JPS62188363A - 記憶回路装置 - Google Patents
記憶回路装置Info
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- JPS62188363A JPS62188363A JP61031176A JP3117686A JPS62188363A JP S62188363 A JPS62188363 A JP S62188363A JP 61031176 A JP61031176 A JP 61031176A JP 3117686 A JP3117686 A JP 3117686A JP S62188363 A JPS62188363 A JP S62188363A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 24
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記憶回路装置に関し特に電源配線のレイアウト
に関する。
に関する。
従来、この種の電源配線のレイアウトとしては、メモリ
セルアレイ部用電源線(接地線も同様)を除いてはメモ
リセルアレイ部の周辺部に配置されていた。第2図は具
体的な従来例である0図において20は電源パッドで有
り、21(右上り斜線部)は電源配線、22は接地パッ
ド、23(左上り斜線部)は接地配線、24〜28はア
ドレスノ(ッファー回路、デコード回路、センスアンプ
回路等の周辺回路である。29.30は記憶セルアレイ
部である。
セルアレイ部用電源線(接地線も同様)を除いてはメモ
リセルアレイ部の周辺部に配置されていた。第2図は具
体的な従来例である0図において20は電源パッドで有
り、21(右上り斜線部)は電源配線、22は接地パッ
ド、23(左上り斜線部)は接地配線、24〜28はア
ドレスノ(ッファー回路、デコード回路、センスアンプ
回路等の周辺回路である。29.30は記憶セルアレイ
部である。
図の通り電源パッド20及び接地パッド22はセルアレ
イ部を間に挾んで両側に配置されている0また周辺回路
はセルアレイ部の回りに配置され、電源配線及び接地配
線が各周辺回路に接続されている。
イ部を間に挾んで両側に配置されている0また周辺回路
はセルアレイ部の回りに配置され、電源配線及び接地配
線が各周辺回路に接続されている。
第3図は第2図のメモリセルアレイ部に使用されるフリ
、プフロ、プ型メモリセルの回路図[a)及び従来型の
マスク図(b)である03図においてT1〜T4は絶縁
型電界効果トランジスタ(以後FETと記to )、4
0.40’はデジット線、41゜41′は負荷抵抗、4
2は電源配線、43は接地配線である。一方マスク図(
b)において45.45’。
、プフロ、プ型メモリセルの回路図[a)及び従来型の
マスク図(b)である03図においてT1〜T4は絶縁
型電界効果トランジスタ(以後FETと記to )、4
0.40’はデジット線、41゜41′は負荷抵抗、4
2は電源配線、43は接地配線である。一方マスク図(
b)において45.45’。
45′はコンタクト穴であり(81図に相当する部分は
同一番号で記載しである。
同一番号で記載しである。
なお、(b)図はデジット線40.40’及び接地線4
4はアルミニウム配線を適用し、ワード線43゜電源線
42.負荷抵抗41.41’およびPETのゲート部は
多結晶シリコンを適用したものである。
4はアルミニウム配線を適用し、ワード線43゜電源線
42.負荷抵抗41.41’およびPETのゲート部は
多結晶シリコンを適用したものである。
上述した従来の電源配線レイアウトでは例えば電源パッ
ド近辺にある回路に接地配線を接続する場合、セルアレ
イ部側部を通して配線しなければならない。また、接地
パッド近辺にある回路に電源線を接続するときも同様に
セルアレイ側部を通して来なければならない。
ド近辺にある回路に接地配線を接続する場合、セルアレ
イ部側部を通して配線しなければならない。また、接地
パッド近辺にある回路に電源線を接続するときも同様に
セルアレイ側部を通して来なければならない。
従がって電源線や接地線を走らせる領域が必要でありこ
れはチップサイズの縮小化にとって大きな問題である0 本発明は上記問題を解消して高密度化を可能にすること
ができる記憶回路装置を提供することである0 C問題点を解決するための手段〕 本発明の記憶回路装置は電源パッド及び接地ノくラドが
メモリセルアレイ部を間に挾んで両者にそれぞれ配置さ
れており、しかも該メモリセルアレイ部の回りに周辺回
路が配置された記憶回路装置において該電源パッド側に
配置された周辺回路に接続される電源線を該メモリセル
アレイ部内に配線させるように構成したものである。
れはチップサイズの縮小化にとって大きな問題である0 本発明は上記問題を解消して高密度化を可能にすること
ができる記憶回路装置を提供することである0 C問題点を解決するための手段〕 本発明の記憶回路装置は電源パッド及び接地ノくラドが
メモリセルアレイ部を間に挾んで両者にそれぞれ配置さ
れており、しかも該メモリセルアレイ部の回りに周辺回
路が配置された記憶回路装置において該電源パッド側に
配置された周辺回路に接続される電源線を該メモリセル
アレイ部内に配線させるように構成したものである。
次に本発明について図面を参照して説明する0第1図は
本発明の実施例のレイアウト図である01は電源パッド
、2は接地パッド、3.3’、3“(左上り斜線)は電
源配線、4.4’、4“(右上り斜1IJl)は接地配
線、5〜9は周辺回路、10〜13はメモリセルアレイ
部である。実施例に示すように電源配置!i!は電源パ
ッドから始まり電源パッド側にある周辺回路に関しては
直接接続される。
本発明の実施例のレイアウト図である01は電源パッド
、2は接地パッド、3.3’、3“(左上り斜線)は電
源配線、4.4’、4“(右上り斜1IJl)は接地配
線、5〜9は周辺回路、10〜13はメモリセルアレイ
部である。実施例に示すように電源配置!i!は電源パ
ッドから始まり電源パッド側にある周辺回路に関しては
直接接続される。
一方接地パッド側にある周辺回路にはメモリセルアレイ
部を通して接続される(配線3’ 、3’ )。
部を通して接続される(配線3’ 、3’ )。
同様に接地配線は接地パッドから始まり、接地パッド側
にある周辺回路に関しては直接接続され、電源パッド側
にある周辺ブロックにはメモリセルアレイ部を通して接
続される。
にある周辺回路に関しては直接接続され、電源パッド側
にある周辺ブロックにはメモリセルアレイ部を通して接
続される。
従って従来方法ではメモリセルアレイ部のほかに電源線
及び接地線の配線領域が必要であるが、本発明でシまメ
モリセルアレイ部に電源線及び接地線を配線させる為電
源線及び接地線の配線領域を必要としない。
及び接地線の配線領域が必要であるが、本発明でシまメ
モリセルアレイ部に電源線及び接地線を配線させる為電
源線及び接地線の配線領域を必要としない。
次にメモリセルアレイ部に電源線及び接地線を配線する
具体例を示す0第4図は第1の実施例であり第3図の従
来型メモリセルのマスク図49の上部に第2のアルミニ
ウム配a47を形成し、これを接地@または電源線とし
て利用したものである。図においてアルミニウム配線よ
り下の層は省略しである。
具体例を示す0第4図は第1の実施例であり第3図の従
来型メモリセルのマスク図49の上部に第2のアルミニ
ウム配a47を形成し、これを接地@または電源線とし
て利用したものである。図においてアルミニウム配線よ
り下の層は省略しである。
第5図は第2の実施例であり苗4mにおいてセル部の電
源線及び接地線と分離して配線するのに対し、これはメ
モリセルアレイ部と周辺回路部の電源配線及び接地配線
を共用する場合の例である。
源線及び接地線と分離して配線するのに対し、これはメ
モリセルアレイ部と周辺回路部の電源配線及び接地配線
を共用する場合の例である。
図において60〜63はメモリセルであり、51〜54
はデジ、ト破55.56は接地線、57はメモリセルの
電源部(第3図42)に接続する電源線である。(上記
51〜57は全て第1層目のアルミニウムで配線されて
いる。) 58は周辺回路に接続される接地線、59は同様に周辺
回路に接続される電源線である。(上記58゜59配線
は全て第2層目のアルミニウムで配線されている。)6
4〜66は第2層目のアルミニウム配、腺より第1層目
のアルミニウム配線に接続する為のコンタクト穴である
。
はデジ、ト破55.56は接地線、57はメモリセルの
電源部(第3図42)に接続する電源線である。(上記
51〜57は全て第1層目のアルミニウムで配線されて
いる。) 58は周辺回路に接続される接地線、59は同様に周辺
回路に接続される電源線である。(上記58゜59配線
は全て第2層目のアルミニウムで配線されている。)6
4〜66は第2層目のアルミニウム配、腺より第1層目
のアルミニウム配線に接続する為のコンタクト穴である
。
〔発明の効果〕
以上記述したようにこの発明はメモリセルアレイ部内に
、電源パッド近辺にある回路に接続する接地配線及び接
地パッド近辺にある回路に接続する電源線を走らせるこ
とにより電源配線及び接地配線を走らせる領域を必要と
せず、高密度化に大きな効果がある。
、電源パッド近辺にある回路に接続する接地配線及び接
地パッド近辺にある回路に接続する電源線を走らせるこ
とにより電源配線及び接地配線を走らせる領域を必要と
せず、高密度化に大きな効果がある。
上記説明では、メモリセルアレイ部内のみを使って、接
地線及び電源線を配置する場合を述べているが、接地線
及び電源線の一部として、使用することを妨げるもので
ない。
地線及び電源線を配置する場合を述べているが、接地線
及び電源線の一部として、使用することを妨げるもので
ない。
第1図は本発明の一実施例の説明図、第2図は従来の記
憶回路装置のレイアウト図、第3図(a)。 fb)は従来のスタティック型メモリセルの回路図及び
マスク図、第4図は本発明のメモリセルの第1の実施例
、第5図は本発明のメモリセルの第2の実施例を示す図
である。 1.20・・・・・・電源パッド、2.22・・・・・
・接地パッド、3.3’、3’、21,42.57.5
9・・・・・・電源配線、4.4’ 、4’ 、23.
43,55゜56.58・・・・・・接地配線、5〜9
.24〜28・・・・・・周辺回路、11〜13・・・
・・・メモリセルアレイ部、T!〜T4・・・・・・絶
縁型電界効果トランジスタ、41゜41′・・・・・・
負荷抵抗、40.40’ 、51〜54・・・・・・デ
ジット線、45.45’ 、45“、64〜66・・・
・コンタクト穴、43−−ワード線、49・・・・従来
型メモリセルのマスク図、47・・・・・・アルミニウ
ム配線、60〜63・・・・・・メモリセル0換1図 構2 口 (住ン (bン 窮 3 図 牛 4 口
憶回路装置のレイアウト図、第3図(a)。 fb)は従来のスタティック型メモリセルの回路図及び
マスク図、第4図は本発明のメモリセルの第1の実施例
、第5図は本発明のメモリセルの第2の実施例を示す図
である。 1.20・・・・・・電源パッド、2.22・・・・・
・接地パッド、3.3’、3’、21,42.57.5
9・・・・・・電源配線、4.4’ 、4’ 、23.
43,55゜56.58・・・・・・接地配線、5〜9
.24〜28・・・・・・周辺回路、11〜13・・・
・・・メモリセルアレイ部、T!〜T4・・・・・・絶
縁型電界効果トランジスタ、41゜41′・・・・・・
負荷抵抗、40.40’ 、51〜54・・・・・・デ
ジット線、45.45’ 、45“、64〜66・・・
・コンタクト穴、43−−ワード線、49・・・・従来
型メモリセルのマスク図、47・・・・・・アルミニウ
ム配線、60〜63・・・・・・メモリセル0換1図 構2 口 (住ン (bン 窮 3 図 牛 4 口
Claims (1)
- 【特許請求の範囲】 1、電源パッド及び接地パッドがメモリセルアレイ部を
間に挾んで両側にそれぞれ配置されており、しかも該メ
モリセルアレイ部の回りに周辺回路が配置された記憶回
路装置において該電源パッド側に配置された周辺回路に
接続される接地線及び該接地パッド側に配置された周辺
回路に接続される電源線を該メモリセルアレイ部内に配
線されたことを特徴とする記憶回路装置。 2、電源線を設けたメモリセル及び接地線を設けたメモ
リセルの2種から構成されたメモリセルアレイ部を有す
ることを特徴とする特許請求の範囲第一項記載の記憶回
路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61031176A JPH0693500B2 (ja) | 1986-02-14 | 1986-02-14 | 記憶回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61031176A JPH0693500B2 (ja) | 1986-02-14 | 1986-02-14 | 記憶回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62188363A true JPS62188363A (ja) | 1987-08-17 |
JPH0693500B2 JPH0693500B2 (ja) | 1994-11-16 |
Family
ID=12324135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61031176A Expired - Lifetime JPH0693500B2 (ja) | 1986-02-14 | 1986-02-14 | 記憶回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0693500B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5097440A (en) * | 1988-12-06 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement |
US5184321A (en) * | 1988-12-06 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement |
US5195053A (en) * | 1989-08-30 | 1993-03-16 | Nec Corporation | Semiconductor memory device wired to accommodate increased capacity without increasing the size of the semiconductor memory device |
US5602793A (en) * | 1992-09-10 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
US6215157B1 (en) | 1998-07-31 | 2001-04-10 | Nec Corporation | Electrostatic discharge protection circuit for a semiconductor integrated circuit and layout thereof |
US7998605B2 (en) | 2005-09-28 | 2011-08-16 | Hitachi Global Storage Technologies Netherlands B.V. | Magnetic recording medium and method for production thereof |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60164352A (ja) * | 1984-02-06 | 1985-08-27 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
-
1986
- 1986-02-14 JP JP61031176A patent/JPH0693500B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60164352A (ja) * | 1984-02-06 | 1985-08-27 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
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US5650972A (en) * | 1992-09-10 | 1997-07-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
US5724293A (en) * | 1992-09-10 | 1998-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
US5815454A (en) * | 1992-09-10 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
US6215157B1 (en) | 1998-07-31 | 2001-04-10 | Nec Corporation | Electrostatic discharge protection circuit for a semiconductor integrated circuit and layout thereof |
US7998605B2 (en) | 2005-09-28 | 2011-08-16 | Hitachi Global Storage Technologies Netherlands B.V. | Magnetic recording medium and method for production thereof |
Also Published As
Publication number | Publication date |
---|---|
JPH0693500B2 (ja) | 1994-11-16 |
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