JPH06252267A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06252267A JPH06252267A JP5039871A JP3987193A JPH06252267A JP H06252267 A JPH06252267 A JP H06252267A JP 5039871 A JP5039871 A JP 5039871A JP 3987193 A JP3987193 A JP 3987193A JP H06252267 A JPH06252267 A JP H06252267A
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- Japan
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ゲートアレイにおける出力用グランド電流に
よるノイズ発生抑止。 【構成】 半導体チップ１の周辺に沿って設けられる複
数の入出力バッファ領域４と、前記入出力バッファ領域
上に設けられる複数の電源・グランド幹線５，６，７
と、前記半導体基板の最外周に設けられる外部端子９と
を有する半導体集積回路装置であって、前記複数の電源
・グランド幹線のうち最外周の配線を出力用グランド幹
線７とするとともに、前記複数の入出力バッファ領域の
一部は２つの出力セル４ａ，４ｂを並列に結線して一体
化してなり、かつこれら出力セルの共通端子は共通使用
外部端子３５に接続され、かつ前記出力用グランド幹線
７はインピーダンスの低減のために空きとなった外部端
子（システムグランドパッド３９）に接続している。出
力用グランド幹線７は上層Ａｌ配線および下層Ａｌ配線
を経由する二重配線構造で外部端子に接続されている。
よるノイズ発生抑止。 【構成】 半導体チップ１の周辺に沿って設けられる複
数の入出力バッファ領域４と、前記入出力バッファ領域
上に設けられる複数の電源・グランド幹線５，６，７
と、前記半導体基板の最外周に設けられる外部端子９と
を有する半導体集積回路装置であって、前記複数の電源
・グランド幹線のうち最外周の配線を出力用グランド幹
線７とするとともに、前記複数の入出力バッファ領域の
一部は２つの出力セル４ａ，４ｂを並列に結線して一体
化してなり、かつこれら出力セルの共通端子は共通使用
外部端子３５に接続され、かつ前記出力用グランド幹線
７はインピーダンスの低減のために空きとなった外部端
子（システムグランドパッド３９）に接続している。出
力用グランド幹線７は上層Ａｌ配線および下層Ａｌ配線
を経由する二重配線構造で外部端子に接続されている。
Description
【０００１】
【産業上の利用分野】本発明はＩＣ，ＬＳＩ等の半導体
集積回路装置に関し、たとえばゲートアレイにおいて、
出力用グランド電流によるノイズの発生およびグランド
電位・出力レベルの上昇を低減化する技術に適用して有
効な技術に関する。
集積回路装置に関し、たとえばゲートアレイにおいて、
出力用グランド電流によるノイズの発生およびグランド
電位・出力レベルの上昇を低減化する技術に適用して有
効な技術に関する。
【０００２】
【従来の技術】半導体集積回路装置の一つとしてゲート
アレイが知られている。ゲートアレイは、半導体チップ
（半導体基板）の中央部分に内部論理セル群を有すると
ともに、半導体チップの周囲には入出力バッファ領域が
設けられている。また、半導体チップの外周部分にはワ
イヤボンディング用の外部端子（ボンディングパッド）
が設けられている。さらに、前記入出力バッファ領域上
には、電源・グランド幹線が設けられている。ゲートア
レイについては、たとえば、日経ＢＰ社発行「日経マイ
クロデバイス」１９８６年７月号、昭和６１年７月１日
発行、Ｐ１１１〜Ｐ１２６に記載されている。この文献
には、入出力バッファ領域まで基本セルを敷き詰めたゲ
ートアレイについて記載されている。また、この文献に
は、「ゲートアレイは通常すべての品種に対して共通に
あらかじめ製造しておくマスター工程（一般にトランジ
スタ形成まで）と、ユーザーの要求によって変えるスラ
イス工程（配線工程）からなる。ゲート敷き詰め方式は
メモリー領域をマスター工程で固定しないため、ユーザ
ーは自由なワード，ビット構成ができる。）旨記載され
ている。また、この文献にはＶDD，接地配線が入出力バ
ッファ上に設けられている状態も示されている。配線は
２層アルミニウム（Ａｌ）構造となるとともに、ボンデ
ィングパッドは基本セル上に２層目のＡｌを使って形成
されている旨記載されている。
アレイが知られている。ゲートアレイは、半導体チップ
（半導体基板）の中央部分に内部論理セル群を有すると
ともに、半導体チップの周囲には入出力バッファ領域が
設けられている。また、半導体チップの外周部分にはワ
イヤボンディング用の外部端子（ボンディングパッド）
が設けられている。さらに、前記入出力バッファ領域上
には、電源・グランド幹線が設けられている。ゲートア
レイについては、たとえば、日経ＢＰ社発行「日経マイ
クロデバイス」１９８６年７月号、昭和６１年７月１日
発行、Ｐ１１１〜Ｐ１２６に記載されている。この文献
には、入出力バッファ領域まで基本セルを敷き詰めたゲ
ートアレイについて記載されている。また、この文献に
は、「ゲートアレイは通常すべての品種に対して共通に
あらかじめ製造しておくマスター工程（一般にトランジ
スタ形成まで）と、ユーザーの要求によって変えるスラ
イス工程（配線工程）からなる。ゲート敷き詰め方式は
メモリー領域をマスター工程で固定しないため、ユーザ
ーは自由なワード，ビット構成ができる。）旨記載され
ている。また、この文献にはＶDD，接地配線が入出力バ
ッファ上に設けられている状態も示されている。配線は
２層アルミニウム（Ａｌ）構造となるとともに、ボンデ
ィングパッドは基本セル上に２層目のＡｌを使って形成
されている旨記載されている。
【０００３】
【発明が解決しようとする課題】半導体集積回路装置に
おいて、負荷の大きなシステムを駆動する場合、２つ以
上の出力セル（バッファ）を並列に接続して１本化する
ことによってＬＳＩ出力の駆動能力を上げて対応するこ
とが考えられる。しかし、駆動能力が上がると、出力の
同時駆動（ＯＮ）によってグランド幹線に流れる電流も
２倍以上となって大きなノイズを発生させることにな
る。また、グランドに流れる電流が大きくなることによ
り、グランドインピーダンス成分によって出力レベルが
変動する。
おいて、負荷の大きなシステムを駆動する場合、２つ以
上の出力セル（バッファ）を並列に接続して１本化する
ことによってＬＳＩ出力の駆動能力を上げて対応するこ
とが考えられる。しかし、駆動能力が上がると、出力の
同時駆動（ＯＮ）によってグランド幹線に流れる電流も
２倍以上となって大きなノイズを発生させることにな
る。また、グランドに流れる電流が大きくなることによ
り、グランドインピーダンス成分によって出力レベルが
変動する。
【０００４】このようなグランドに発生するノイズを抑
える手段として、使用していない出力バッファセルを上
層Ａｌ配線と下層Ａｌ配線を用いてグランドに使用する
ことでグランドの補強を行うことが考えられる。しか
し、未使用の入出力セルをグランドとして使用した場
合、ＬＳＩ全体として使用可能なセルの数が減ることに
より、半導体チップの有効利用ができなくなる。
える手段として、使用していない出力バッファセルを上
層Ａｌ配線と下層Ａｌ配線を用いてグランドに使用する
ことでグランドの補強を行うことが考えられる。しか
し、未使用の入出力セルをグランドとして使用した場
合、ＬＳＩ全体として使用可能なセルの数が減ることに
より、半導体チップの有効利用ができなくなる。
【０００５】本発明の目的は、半導体チップ表面で使用
可能な入出力セルをグランドの補強によって減少させる
ことなく、グランドインピーダンスを低減できる半導体
集積回路装置を提供することにある。本発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面からあきらかになるであろう。
可能な入出力セルをグランドの補強によって減少させる
ことなく、グランドインピーダンスを低減できる半導体
集積回路装置を提供することにある。本発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面からあきらかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。本発明の半導体集積回路装置、すな
わち、半導体基板の周辺に沿って複数の入出力バッファ
領域を有するとともに、この入出力バッファ領域上に電
源・グランド幹線を有しかつ電源・グランド幹線および
各入出力バッファ領域と対になっている外部端子を有す
る半導体集積回路装置において、前記複数の電源・グラ
ンド幹線の中で最外周にかつ入出力セルの外側までグラ
ンド幹線を配線しておく。また、前記複数の入出力バッ
ファ領域の一部において、二つ以上の出力セルを並列に
結線して一体化しておくとともに、これら並列状態の出
力セルの共通端子は一つの外部端子に接続する。さら
に、前記最外周に配線したグランド幹線は、並列結線に
よって空きとなった一つ以上の外部端子に接続されてい
る。この接続は最外周のグランド幹線をそのまま上層配
線（上層アルミニウム配線）として延在させて外部端子
に接続させるとともに、最外周のグランド幹線を入出力
バッファ領域の外側に延在させ、この張出部をスルーホ
ールに充填した導体を介して前記空きとなった一つ以上
の外部端子に電気的に接続した下層配線（下層アルミニ
ウム配線）に接続している。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。本発明の半導体集積回路装置、すな
わち、半導体基板の周辺に沿って複数の入出力バッファ
領域を有するとともに、この入出力バッファ領域上に電
源・グランド幹線を有しかつ電源・グランド幹線および
各入出力バッファ領域と対になっている外部端子を有す
る半導体集積回路装置において、前記複数の電源・グラ
ンド幹線の中で最外周にかつ入出力セルの外側までグラ
ンド幹線を配線しておく。また、前記複数の入出力バッ
ファ領域の一部において、二つ以上の出力セルを並列に
結線して一体化しておくとともに、これら並列状態の出
力セルの共通端子は一つの外部端子に接続する。さら
に、前記最外周に配線したグランド幹線は、並列結線に
よって空きとなった一つ以上の外部端子に接続されてい
る。この接続は最外周のグランド幹線をそのまま上層配
線（上層アルミニウム配線）として延在させて外部端子
に接続させるとともに、最外周のグランド幹線を入出力
バッファ領域の外側に延在させ、この張出部をスルーホ
ールに充填した導体を介して前記空きとなった一つ以上
の外部端子に電気的に接続した下層配線（下層アルミニ
ウム配線）に接続している。
【０００７】
【作用】上記した手段によれば、本発明の半導体集積回
路装置は、最外周にかつ入出力セルの外側まで配線され
たグランド幹線と外部端子を、上層アルミニウム配線で
直接的に接続するとともに、前記張出部，スルーホール
に充填した導体，下層アルミニウム配線を介して間接的
に接続する二重配線構造とし、この二重配線構造によっ
てグランドとしていることから、電流容量の大きなグラ
ンドの供給ができる。このグランドの供給により、出力
端子に最も近い箇所でのノイズの吸収が行われることに
なり、同時に低インピーダンス化ができ、ＬＳＩ全体と
してノイズマージンが向上し、出力レベルの変動が抑え
られる。
路装置は、最外周にかつ入出力セルの外側まで配線され
たグランド幹線と外部端子を、上層アルミニウム配線で
直接的に接続するとともに、前記張出部，スルーホール
に充填した導体，下層アルミニウム配線を介して間接的
に接続する二重配線構造とし、この二重配線構造によっ
てグランドとしていることから、電流容量の大きなグラ
ンドの供給ができる。このグランドの供給により、出力
端子に最も近い箇所でのノイズの吸収が行われることに
なり、同時に低インピーダンス化ができ、ＬＳＩ全体と
してノイズマージンが向上し、出力レベルの変動が抑え
られる。
【０００８】
【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図１は本発明の半導体集積回路装置の要部
を示す一部拡大平面図、図２は本発明の半導体集積回路
装置の模式的平面図、図３は図１のＡ−Ａ線に沿う一部
の断面図、図４は図１のＢ−Ｂ線に沿う一部の断面図、
図５は図１のＣ−Ｃ線に沿う一部の断面図である。
て説明する。図１は本発明の半導体集積回路装置の要部
を示す一部拡大平面図、図２は本発明の半導体集積回路
装置の模式的平面図、図３は図１のＡ−Ａ線に沿う一部
の断面図、図４は図１のＢ−Ｂ線に沿う一部の断面図、
図５は図１のＣ−Ｃ線に沿う一部の断面図である。
【０００９】本発明の半導体集積回路装置、すなわちゲ
ートアレイは、図２に示すように四角形の半導体チップ
構造となっている。この半導体チップ１は、四角形の半
導体基板２の表層部にそれぞれ所望導電型領域を形成し
て素子部を設けるとともに、層間絶縁膜や導体層によっ
て配線等を形成し、これによってゲートアレイを形成し
ている。半導体チップ１の中央部、すなわち破線枠で囲
まれる領域は、多数の論理セルが配置された内部論理セ
ル領域３となっている。また、この内部論理セル領域３
の周囲を取り巻くようにインターフェースとして複数の
入出力バッファ領域４が互いに隣接して配置されてい
る。これら内部論理セル領域３および入出力バッファ領
域４は、半導体基板２の表面上で単層または多層のアル
ミニウム配線によって相互に結線されてＬＳＩの回路を
構成している。また、前記内部論理セル領域３の周囲で
あって前記入出力バッファ領域４上には、層間絶縁膜を
介して電源用およびグランド用の配線５，６，７（電源
・グランド幹線５，６，７）が設けられている。この実
施例では、最外周は出力用グランド幹線７となってい
る。また、前記電源・グランド幹線５，６，７および入
出力バッファ領域４と対になるように半導体チップ１の
周辺（最外周）には外部端子（ボンディングパッド）９
が設けられている。
ートアレイは、図２に示すように四角形の半導体チップ
構造となっている。この半導体チップ１は、四角形の半
導体基板２の表層部にそれぞれ所望導電型領域を形成し
て素子部を設けるとともに、層間絶縁膜や導体層によっ
て配線等を形成し、これによってゲートアレイを形成し
ている。半導体チップ１の中央部、すなわち破線枠で囲
まれる領域は、多数の論理セルが配置された内部論理セ
ル領域３となっている。また、この内部論理セル領域３
の周囲を取り巻くようにインターフェースとして複数の
入出力バッファ領域４が互いに隣接して配置されてい
る。これら内部論理セル領域３および入出力バッファ領
域４は、半導体基板２の表面上で単層または多層のアル
ミニウム配線によって相互に結線されてＬＳＩの回路を
構成している。また、前記内部論理セル領域３の周囲で
あって前記入出力バッファ領域４上には、層間絶縁膜を
介して電源用およびグランド用の配線５，６，７（電源
・グランド幹線５，６，７）が設けられている。この実
施例では、最外周は出力用グランド幹線７となってい
る。また、前記電源・グランド幹線５，６，７および入
出力バッファ領域４と対になるように半導体チップ１の
周辺（最外周）には外部端子（ボンディングパッド）９
が設けられている。
【００１０】配線５，６，７および外部端子９は、図１
および図３〜図５に示されるような構造関係になってい
る。すなわち、半導体チップ１の周辺部分は、図３〜図
４に示すように、シリコンからなる半導体基板２の表層
部には入出力バッファ領域４が設けられている。この入
出力バッファ領域４は、たとえばｎ型領域１５と、この
ｎ型領域１５の表層部にそれぞれ設けられたｐ型領域１
６，１７とからなっている。この入出力バッファ領域４
は、図１および図２に示すように、内部論理セル領域３
の周囲に沿って並んで配置されている。図１および図２
では、入出力バッファ領域４は破線による矩形体として
表示されている。また、前記半導体基板２の主面は絶縁
膜１８で被われている。そして、この絶縁膜１８上には
それぞれ電源・グランド支線１９，２０，２１が設けら
れている。このグランド支線１９はアルミニウム（Ａ
ｌ）で形成されている。前記グランド支線１９の形成
時、Ａｌは前記絶縁膜１８にあらかじめ設けられたスル
ーホール内にも充填されて、導通部２２を構成してそれ
ぞれ前記入出力バッファ領域４のｎ型領域１５，ｐ型領
域１６，１７に電気的に接触している。なお、前記グラ
ンド支線１９において最外周は出力用支線２１となって
いる。また、図１，図２，図４に示すように、前記出力
用支線２１は、半導体基板２の周辺に向かって延在して
いる。この延在部２３はその先端２４を入出力バッファ
領域４に対応する外部端子９の下方にまで延在させてい
る。
および図３〜図５に示されるような構造関係になってい
る。すなわち、半導体チップ１の周辺部分は、図３〜図
４に示すように、シリコンからなる半導体基板２の表層
部には入出力バッファ領域４が設けられている。この入
出力バッファ領域４は、たとえばｎ型領域１５と、この
ｎ型領域１５の表層部にそれぞれ設けられたｐ型領域１
６，１７とからなっている。この入出力バッファ領域４
は、図１および図２に示すように、内部論理セル領域３
の周囲に沿って並んで配置されている。図１および図２
では、入出力バッファ領域４は破線による矩形体として
表示されている。また、前記半導体基板２の主面は絶縁
膜１８で被われている。そして、この絶縁膜１８上には
それぞれ電源・グランド支線１９，２０，２１が設けら
れている。このグランド支線１９はアルミニウム（Ａ
ｌ）で形成されている。前記グランド支線１９の形成
時、Ａｌは前記絶縁膜１８にあらかじめ設けられたスル
ーホール内にも充填されて、導通部２２を構成してそれ
ぞれ前記入出力バッファ領域４のｎ型領域１５，ｐ型領
域１６，１７に電気的に接触している。なお、前記グラ
ンド支線１９において最外周は出力用支線２１となって
いる。また、図１，図２，図４に示すように、前記出力
用支線２１は、半導体基板２の周辺に向かって延在して
いる。この延在部２３はその先端２４を入出力バッファ
領域４に対応する外部端子９の下方にまで延在させてい
る。
【００１１】一方、前記グランド支線１９，２０，２１
および延在部２３は絶縁膜２７で被われている。そし
て、この絶縁膜２７上には、前述した配線５，６，７お
よび外部端子９が設けられている。これら配線５，６，
７および外部端子９もＡｌで形成されている。このＡｌ
による配線部の形成においては、前記絶縁膜２７にもス
ルーホールが設けられていることから、このスルーホー
ル内にもＡｌが充填される。このＡｌの充填による導通
部２９によって前記配線５，６，７および外部端子９は
グランド支線１９，２０，２１および延在部２３に電気
的に繋がることになる。また、前記外部端子９の内の一
つは、図２および図３に示すように、グランドライン用
パッド３０となっている。このグランドライン用パッド
３０に対応する箇所には入出力バッファ領域４が設けら
れていない。また、前記出力用グランド幹線７は、一部
が突出して前記グランドライン用パッド３０にまで延在
している。したがって、前記グランドライン用パッド３
０は、上層Ａｌ配線で構成される延在部３１を介して出
力用グランド幹線７に電気的に接続するとともに、図３
に示すように、導通部２９，下層Ａｌ配線である延在部
２３，この延在部２３と延在部３１を繋ぐ導通部３２，
延在部３１を介して出力用グランド幹線７に接続してい
る。システムグランドは、グランドライン用パッド３０
から上・下層Ａｌ配線を通し、上層Ａｌ配線である出力
用グランド幹線７、さらには導通部２９を介して外部イ
ンターフェース回路（バッファセル）に接続される構造
をとる。なお、以下において、前記グランド支線１９，
２０，２１および延在部２３を下層配線（下層Ａｌ配
線）とも称し、前記配線５，６，７および外部端子９を
上層配線（上層Ａｌ配線）とも称する。
および延在部２３は絶縁膜２７で被われている。そし
て、この絶縁膜２７上には、前述した配線５，６，７お
よび外部端子９が設けられている。これら配線５，６，
７および外部端子９もＡｌで形成されている。このＡｌ
による配線部の形成においては、前記絶縁膜２７にもス
ルーホールが設けられていることから、このスルーホー
ル内にもＡｌが充填される。このＡｌの充填による導通
部２９によって前記配線５，６，７および外部端子９は
グランド支線１９，２０，２１および延在部２３に電気
的に繋がることになる。また、前記外部端子９の内の一
つは、図２および図３に示すように、グランドライン用
パッド３０となっている。このグランドライン用パッド
３０に対応する箇所には入出力バッファ領域４が設けら
れていない。また、前記出力用グランド幹線７は、一部
が突出して前記グランドライン用パッド３０にまで延在
している。したがって、前記グランドライン用パッド３
０は、上層Ａｌ配線で構成される延在部３１を介して出
力用グランド幹線７に電気的に接続するとともに、図３
に示すように、導通部２９，下層Ａｌ配線である延在部
２３，この延在部２３と延在部３１を繋ぐ導通部３２，
延在部３１を介して出力用グランド幹線７に接続してい
る。システムグランドは、グランドライン用パッド３０
から上・下層Ａｌ配線を通し、上層Ａｌ配線である出力
用グランド幹線７、さらには導通部２９を介して外部イ
ンターフェース回路（バッファセル）に接続される構造
をとる。なお、以下において、前記グランド支線１９，
２０，２１および延在部２３を下層配線（下層Ａｌ配
線）とも称し、前記配線５，６，７および外部端子９を
上層配線（上層Ａｌ配線）とも称する。
【００１２】他方、これが本発明の特徴の一つである
が、前記出力用グランド幹線７は、図１乃至図５に示す
ように、入出力バッファ領域４の外側にまで延在してい
る。また、この実施例では、図１に示すように、隣接し
あう２つの入出力バッファ領域４（説明の便宜上出力セ
ル４ａ，４ｂ）を共通の外部端子９に接続して使用す
る。この共通使用外部端子３５は、図１に示すように、
下層Ａｌ配線で形成される分岐した共通延在部３６を介
して前記出力セル４ａ，４ｂに電気的に繋がる。すなわ
ち、前記共通延在部３６は、二つの分岐部３７，３８を
有し、一方の分岐部３７は出力セル４ａに接続され、図
１および図４に示すように他方の分岐部３８は出力セル
４ｂに接続されている。この状態では、出力セル４ａ，
４ｂにおけるインピーダンスは、前記グランドライン用
パッド３０に至る出力用グランド幹線７の長さが長い故
に高インピーダンスをもつことになる。そこで、この実
施例では低インピーダンス化を図るために、前記出力用
グランド幹線７を入出力バッファ領域４から外側に張り
出した部分と、外部端子９の共通使用によって空きとな
った外部端子９を利用する構造となっている。すなわ
ち、前記共通使用外部端子３５の隣の空きとなった外部
端子９をシステムグランドパッド３９として使用する。
このため、このシステムグランドパッド３９と、出力用
グランド幹線７を電気的に接続するために、出力用グラ
ンド幹線７を部分的に前記システムグランドパッド３９
まで延在させる。この張出部４０は、図１および図５に
示すように、上層Ａｌ配線で形成される。また、前記シ
ステムグランドパッド３９と出力用グランド幹線７を下
層Ａｌ配線を介して電気的に接続するために、図１に示
すような構造を採用している。すなわち、入出力バッフ
ァ領域４から張り出した出力用グランド幹線７部分に対
面する絶縁膜２７にスルーホールを設け、上層Ａｌ配線
形成時にこのスルーホールにＡｌを充填させて導通部４
１を形成し、これによって出力用グランド幹線７とシス
テムグランドパッド３９は、導通部４１，延在部２３，
導通部２９を介して電気的に接続する。したがって、２
つの入出力バッファ領域４の外部端子９として１つの共
通使用外部端子３５を使用する場合、空きとなった外部
端子９をシステムグランドパッド３９として使用し、か
つこのシステムグランドパッド３９に２つの入出力バッ
ファ領域４を接続しているため、接続長が短くなり、低
インピーダンスとなる。また、出力用グランド幹線７と
システムグランドパッド３９とは、下層Ａｌ配線および
上層Ａｌ配線を経由して接続する二重配線構造となって
いることからグランドの電流容量が充分となる。
が、前記出力用グランド幹線７は、図１乃至図５に示す
ように、入出力バッファ領域４の外側にまで延在してい
る。また、この実施例では、図１に示すように、隣接し
あう２つの入出力バッファ領域４（説明の便宜上出力セ
ル４ａ，４ｂ）を共通の外部端子９に接続して使用す
る。この共通使用外部端子３５は、図１に示すように、
下層Ａｌ配線で形成される分岐した共通延在部３６を介
して前記出力セル４ａ，４ｂに電気的に繋がる。すなわ
ち、前記共通延在部３６は、二つの分岐部３７，３８を
有し、一方の分岐部３７は出力セル４ａに接続され、図
１および図４に示すように他方の分岐部３８は出力セル
４ｂに接続されている。この状態では、出力セル４ａ，
４ｂにおけるインピーダンスは、前記グランドライン用
パッド３０に至る出力用グランド幹線７の長さが長い故
に高インピーダンスをもつことになる。そこで、この実
施例では低インピーダンス化を図るために、前記出力用
グランド幹線７を入出力バッファ領域４から外側に張り
出した部分と、外部端子９の共通使用によって空きとな
った外部端子９を利用する構造となっている。すなわ
ち、前記共通使用外部端子３５の隣の空きとなった外部
端子９をシステムグランドパッド３９として使用する。
このため、このシステムグランドパッド３９と、出力用
グランド幹線７を電気的に接続するために、出力用グラ
ンド幹線７を部分的に前記システムグランドパッド３９
まで延在させる。この張出部４０は、図１および図５に
示すように、上層Ａｌ配線で形成される。また、前記シ
ステムグランドパッド３９と出力用グランド幹線７を下
層Ａｌ配線を介して電気的に接続するために、図１に示
すような構造を採用している。すなわち、入出力バッフ
ァ領域４から張り出した出力用グランド幹線７部分に対
面する絶縁膜２７にスルーホールを設け、上層Ａｌ配線
形成時にこのスルーホールにＡｌを充填させて導通部４
１を形成し、これによって出力用グランド幹線７とシス
テムグランドパッド３９は、導通部４１，延在部２３，
導通部２９を介して電気的に接続する。したがって、２
つの入出力バッファ領域４の外部端子９として１つの共
通使用外部端子３５を使用する場合、空きとなった外部
端子９をシステムグランドパッド３９として使用し、か
つこのシステムグランドパッド３９に２つの入出力バッ
ファ領域４を接続しているため、接続長が短くなり、低
インピーダンスとなる。また、出力用グランド幹線７と
システムグランドパッド３９とは、下層Ａｌ配線および
上層Ａｌ配線を経由して接続する二重配線構造となって
いることからグランドの電流容量が充分となる。
【００１３】
【発明の効果】（１）本発明の半導体集積回路装置にお
いては、負荷の大きなシステムを駆動するために、２つ
の出力セル（バッファ）を並列に接続して１本化するこ
とによって半導体集積回路装置出力の駆動能力を上げて
対応しているが、出力用グランド幹線を空きとなった外
部端子に接続し、空きとなった外部端子をシステムグラ
ンドパッドとして使用するため、グランドインピーダン
スを低減することができるという効果が得られる。
いては、負荷の大きなシステムを駆動するために、２つ
の出力セル（バッファ）を並列に接続して１本化するこ
とによって半導体集積回路装置出力の駆動能力を上げて
対応しているが、出力用グランド幹線を空きとなった外
部端子に接続し、空きとなった外部端子をシステムグラ
ンドパッドとして使用するため、グランドインピーダン
スを低減することができるという効果が得られる。
【００１４】（２）上記（１）により、本発明の半導体
集積回路装置においては、出力用グランド幹線と空きと
なった外部端子を接続するが、この接続において出力用
グランド幹線の張出部（上層Ａｌ配線）を直接空きとな
った外部端子に接続するとともに、入出力バッファ領域
の外側に張り出した出力用グランド幹線部分をスルーホ
ールを利用して下層Ａｌ配線に接続して空きとなった外
部端子に接続する二重配線構造となっているため、電流
容量が充分となり、グランド電位・出力レベルの上昇を
低減化することができるという効果が得られる。
集積回路装置においては、出力用グランド幹線と空きと
なった外部端子を接続するが、この接続において出力用
グランド幹線の張出部（上層Ａｌ配線）を直接空きとな
った外部端子に接続するとともに、入出力バッファ領域
の外側に張り出した出力用グランド幹線部分をスルーホ
ールを利用して下層Ａｌ配線に接続して空きとなった外
部端子に接続する二重配線構造となっているため、電流
容量が充分となり、グランド電位・出力レベルの上昇を
低減化することができるという効果が得られる。
【００１５】（３）上記（１）により、本発明の半導体
集積回路装置においては、グランドインピーダンスの低
減によってノイズの低減が達成できるとともに、半導体
集積回路装置全体としてノイズマージンを向上させるこ
とができるという効果が得られる。
集積回路装置においては、グランドインピーダンスの低
減によってノイズの低減が達成できるとともに、半導体
集積回路装置全体としてノイズマージンを向上させるこ
とができるという効果が得られる。
【００１６】（４）本発明の半導体集積回路装置におい
ては、複数の出力セルを並列接続して使用し、かつ空き
となった外部端子を使用するため、電源補強のために入
出力バッファ領域を使用するようなこともなく、入出力
バッファ領域の有効利用、すなわち半導体チップの有効
利用が図れるという効果が得られる。
ては、複数の出力セルを並列接続して使用し、かつ空き
となった外部端子を使用するため、電源補強のために入
出力バッファ領域を使用するようなこともなく、入出力
バッファ領域の有効利用、すなわち半導体チップの有効
利用が図れるという効果が得られる。
【００１７】（５）上記（１）および（２）により、本
発明の半導体集積回路装置においては、空きとなった外
部端子の利用および上・下層Ａｌ配線による二重配線構
造の採用によってグランド幹線の幅を広げる必要もなく
なり、半導体チップにおけるチップ面積の有効活用がで
きるという効果が得られる。
発明の半導体集積回路装置においては、空きとなった外
部端子の利用および上・下層Ａｌ配線による二重配線構
造の採用によってグランド幹線の幅を広げる必要もなく
なり、半導体チップにおけるチップ面積の有効活用がで
きるという効果が得られる。
【００１８】（６）上記（１）〜（５）により、本発明
によれば低電流密度電源の半導体集積回路装置を提供す
ることができるという相乗効果が得られる。
によれば低電流密度電源の半導体集積回路装置を提供す
ることができるという相乗効果が得られる。
【００１９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
前記実施例では電源・グランド幹線において、最外周を
グランド幹線としたが、最外周を出力用電源幹線とし
て、外部端子と二重配線構造で接続してもノイズの低
減，出力レベルの変動を抑えることができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
前記実施例では電源・グランド幹線において、最外周を
グランド幹線としたが、最外周を出力用電源幹線とし
て、外部端子と二重配線構造で接続してもノイズの低
減，出力レベルの変動を抑えることができる。
【００２０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるゲート
アレイ技術に適用した場合について説明したが、それに
限定されるものではない。本発明は少なくとも入出力バ
ッファ領域上に電源・グランド幹線を有する半導体集積
回路装置には適用できる。
なされた発明をその背景となった利用分野であるゲート
アレイ技術に適用した場合について説明したが、それに
限定されるものではない。本発明は少なくとも入出力バ
ッファ領域上に電源・グランド幹線を有する半導体集積
回路装置には適用できる。
【図１】 本発明の半導体集積回路装置の要部を示す一
部拡大平面図である。
部拡大平面図である。
【図２】 本発明の半導体集積回路装置の模式的平面図
である。
である。
【図３】 図１のＡ−Ａ線に沿う一部の断面図である。
【図４】 図１のＢ−Ｂ線に沿う一部の断面図である。
【図５】 図１のＣ−Ｃ線に沿う一部の断面図である。
１…半導体チップ、２…半導体基板、３…内部論理セル
領域、４…入出力バッファ領域、４ａ，４ｂ…出力セ
ル、５，６，７…配線（電源・グランド幹線）、７…出
力用グランド幹線、９…外部端子、１５…ｎ型領域、１
６，１７…ｐ型領域、１８…絶縁膜、１９，２０，２１
…グランド支線、２１…出力用支線、２２…導通部、２
３…延在部、２４…先端、２７…絶縁膜、２９…導通
部、３０…グランドライン用パッド、３１…延在部、３
２…導通部、３５…共通使用外部端子、３６…共通延在
部、３７，３８…分岐部、３９…システムグランドパッ
ド、４０…張出部、４１…導通部。
領域、４…入出力バッファ領域、４ａ，４ｂ…出力セ
ル、５，６，７…配線（電源・グランド幹線）、７…出
力用グランド幹線、９…外部端子、１５…ｎ型領域、１
６，１７…ｐ型領域、１８…絶縁膜、１９，２０，２１
…グランド支線、２１…出力用支線、２２…導通部、２
３…延在部、２４…先端、２７…絶縁膜、２９…導通
部、３０…グランドライン用パッド、３１…延在部、３
２…導通部、３５…共通使用外部端子、３６…共通延在
部、３７，３８…分岐部、３９…システムグランドパッ
ド、４０…張出部、４１…導通部。
Claims (4)
- 【請求項１】 半導体基板の周辺に沿って設けられる複
数の入出力バッファ領域と、前記入出力バッファ領域上
に設けられる複数の電源・グランド幹線と、前記半導体
基板の最外周に設けられるとともに前記電源・グランド
幹線および入出力バッファ領域と対になる外部端子と、
を有する半導体集積回路装置であって、前記複数の電源
・グランド幹線のうち最外周の配線を電源幹線またはグ
ランド幹線とするとともに、前記複数の入出力バッファ
領域の一部は二つ以上の出力セルを並列に結線して一体
化してなおかつこれら並列状態の出力セルの共通端子は
一つの外部端子に接続され、かつ前記最外周に配線した
電源幹線またはグランド幹線は空きとなった一つ以上の
外部端子に接続していることを特徴とする半導体集積回
路装置。 - 【請求項２】 前記最外周の電源幹線またはグランド幹
線は、入出力バッファ領域より外側に部分的に延在して
空きとなった一つ以上の外部端子に接続されていること
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記最外周の電源幹線またはグランド幹
線は、入出力バッファ領域より外側に張り出し、この張
出部はスルーホールに充填した導体を介して前記空きと
なった一つ以上の外部端子に電気的に接続した下層配線
に接続されていることを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項４】 前記最外周の電源幹線またはグランド幹
線は、入出力バッファ領域より外側に張り出し、この張
出部はスルーホールに充填した導体を介して前記空きと
なった一つ以上の外部端子に電気的に接続した下層配線
に接続されているとともに、前記最外周の電源幹線また
はグランド幹線は部分的に延在して前記一つ以上の外部
端子に接続されていることを特徴とする請求項１記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039871A JPH06252267A (ja) | 1993-03-01 | 1993-03-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039871A JPH06252267A (ja) | 1993-03-01 | 1993-03-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252267A true JPH06252267A (ja) | 1994-09-09 |
Family
ID=12565049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5039871A Withdrawn JPH06252267A (ja) | 1993-03-01 | 1993-03-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007181355A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Schneider Inverter Corp | インバータ装置 |
-
1993
- 1993-03-01 JP JP5039871A patent/JPH06252267A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007181355A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Schneider Inverter Corp | インバータ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |