JPS61204957A - 大規模集積回路装置 - Google Patents
大規模集積回路装置Info
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- JPS61204957A JPS61204957A JP60044780A JP4478085A JPS61204957A JP S61204957 A JPS61204957 A JP S61204957A JP 60044780 A JP60044780 A JP 60044780A JP 4478085 A JP4478085 A JP 4478085A JP S61204957 A JPS61204957 A JP S61204957A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は大規模集積回路装置に係り、特に集積度の向上
に好適な大規模集積回路に関する。
に好適な大規模集積回路に関する。
集積回路は大規模化、多ビン化の傾向が著しいが信号端
子数の増大に伴ない、電源給電のための電源端子数も多
く必要となる。相補型金属酸化物（Ｃ−ＭＯＳ）のゲー
トアレイ方式の大規模集積回路を例にとると、集積度が
致方ゲートクラスになると、総端子数は２００余本とな
り、負荷駆動能力の向上に伴ない、そのうち２割程度を
電源給電端子が占めるようになる。近年普及したゲート
アレイ方式の大規模集積回路は、入出力バッファ・ゲー
トと、電源給電用の導体層とが併存する周辺領域と、論
理機能、記憶機能等を持つ内部領域よりなるが、前述の
例でいえば、周辺領域の８割が入出力バッファゲート用
の拡散層が占め、残りの２割を給電のための導体層が通
過するだけであり、これは集積回路装置（チップ）の５
％程度にもなる。この領域は、給電のためのアルミニウ
ム配線等の導体層直下の拡散層は何も設けず、無駄な領
域となっている。
子数の増大に伴ない、電源給電のための電源端子数も多
く必要となる。相補型金属酸化物（Ｃ−ＭＯＳ）のゲー
トアレイ方式の大規模集積回路を例にとると、集積度が
致方ゲートクラスになると、総端子数は２００余本とな
り、負荷駆動能力の向上に伴ない、そのうち２割程度を
電源給電端子が占めるようになる。近年普及したゲート
アレイ方式の大規模集積回路は、入出力バッファ・ゲー
トと、電源給電用の導体層とが併存する周辺領域と、論
理機能、記憶機能等を持つ内部領域よりなるが、前述の
例でいえば、周辺領域の８割が入出力バッファゲート用
の拡散層が占め、残りの２割を給電のための導体層が通
過するだけであり、これは集積回路装置（チップ）の５
％程度にもなる。この領域は、給電のためのアルミニウ
ム配線等の導体層直下の拡散層は何も設けず、無駄な領
域となっている。
特開昭５８−２０６１５０号公報は、ポンディングパッ
ド周囲にキャパシタを形成するようにし、集積回路ブ・
ツブ上の有効活用を考えている。上記公報はポンディン
グパッド周囲であり、集積度のより向丘で端子数が増え
てくると、ポンディングパッド周囲の余裕がなくなり。
ド周囲にキャパシタを形成するようにし、集積回路ブ・
ツブ上の有効活用を考えている。上記公報はポンディン
グパッド周囲であり、集積度のより向丘で端子数が増え
てくると、ポンディングパッド周囲の余裕がなくなり。
キャパシタの形成が困腫となってくる、〔発明の目的〕
本発明の目的は、より集積効率の向上をはかる大規模集
積回路を提供することにある。
積回路を提供することにある。
本発明は周辺領域の人出カバラフアゲ・−１−が占める
領域以外で、電源給電用の導体層が通過占有する領域の
直下に論理機能あるいは記憶機能を持たせ、無駄となっ
ていた領域の有効活用をはかる３ 〔発明の実施例〕 以下、本発明の一実施例を図を用いて説明する。第４図
は一般のゲートアレイ方式の大規模集積回路装置の概念
図であり、１がチップ、３がポンディングパッド、２が
入出力バッファと電源給電用経由導体層が併存する周辺
領域、４が論理機能、記憶機能等を有する内部領域であ
る。同図の周辺領域を入出力バッソア部と、給電端子と
給電用導体層の接続に必要な領域とに分離して明示した
のが第５図である。第５図において、１２が１つの入力
バッファもしくは出力バッファが占める領域を示す。そ
して１５が給電端子と給電用導体層との接続に必要な領
域である。第５図のＡ部を拡大した図を第１図に示す。
領域以外で、電源給電用の導体層が通過占有する領域の
直下に論理機能あるいは記憶機能を持たせ、無駄となっ
ていた領域の有効活用をはかる３ 〔発明の実施例〕 以下、本発明の一実施例を図を用いて説明する。第４図
は一般のゲートアレイ方式の大規模集積回路装置の概念
図であり、１がチップ、３がポンディングパッド、２が
入出力バッファと電源給電用経由導体層が併存する周辺
領域、４が論理機能、記憶機能等を有する内部領域であ
る。同図の周辺領域を入出力バッソア部と、給電端子と
給電用導体層の接続に必要な領域とに分離して明示した
のが第５図である。第５図において、１２が１つの入力
バッファもしくは出力バッファが占める領域を示す。そ
して１５が給電端子と給電用導体層との接続に必要な領
域である。第５図のＡ部を拡大した図を第１図に示す。
第１−図のＢ（ハツチング髪した部分）部が給電端子２
９と給電用導体層２２，２３とを導体２６が接続するた
めにのみ存在し、無駄となっている領域である。第２図
は第１図のイー・イ′断面を、第３図は第１図のロー・
口′断面を示している６第２図、第３図はかなり模式化
して示している。第１図は導体層が２層もしくは３層の
プロセスで作られた集積回路を引用している。１部はボ
ンディング・パッド２５．２９と入出力バッファ・ゲー
ト３０への信号配線２４、および接続配線２６のための
ポンディングパッド領域、■が入出力バッファ・ゲート
用の領域、■が内部領域で、■において２７がゲートア
レイとして論理セルの並んだ領域、２８は配線のための
領域である５第１図のＢの領域を有効に利用しようとす
るのが本発明の目的とするところである。この領域は給
電端子のある位置に対応してチップ周辺に散在する。具
体例を第６図、第７図に示す、第６図は第１図のＢの領
域に対応する位置に論理機能を設けたもので、３３が当
該論理機能部である。３４が論理機能部の入出力端子で
、この端子３４を介して内部領域■の論理部と接続され
る。３５は引き出し線である。引き出し線３５はスルー
ホール３６を介して論理機能部３３と接続される１本例
は信号配線が複数層（アルミ配線２層）の例を示してお
り、第１図〜第３図の２２．２３にあたるアルミニウム
の第２層目の配線層を第６図、第７図では省略しである
。従って第６図において、３３部内での配線及び配線３
５．スルーホール３６は内部の上空を通過するアルミニ
ウム第２層の配線とは絶縁されるべく、アルミニウム第
〕一層配線、及び更に下層のポリシリコン層等の配線を
用いる必要がある。この例の場合、周辺領域で無駄とな
っていた領域に有効に設けた論理部の規模は多くの電源
端子を持つ場合で、内部領域の５％程度にもなる。
９と給電用導体層２２，２３とを導体２６が接続するた
めにのみ存在し、無駄となっている領域である。第２図
は第１図のイー・イ′断面を、第３図は第１図のロー・
口′断面を示している６第２図、第３図はかなり模式化
して示している。第１図は導体層が２層もしくは３層の
プロセスで作られた集積回路を引用している。１部はボ
ンディング・パッド２５．２９と入出力バッファ・ゲー
ト３０への信号配線２４、および接続配線２６のための
ポンディングパッド領域、■が入出力バッファ・ゲート
用の領域、■が内部領域で、■において２７がゲートア
レイとして論理セルの並んだ領域、２８は配線のための
領域である５第１図のＢの領域を有効に利用しようとす
るのが本発明の目的とするところである。この領域は給
電端子のある位置に対応してチップ周辺に散在する。具
体例を第６図、第７図に示す、第６図は第１図のＢの領
域に対応する位置に論理機能を設けたもので、３３が当
該論理機能部である。３４が論理機能部の入出力端子で
、この端子３４を介して内部領域■の論理部と接続され
る。３５は引き出し線である。引き出し線３５はスルー
ホール３６を介して論理機能部３３と接続される１本例
は信号配線が複数層（アルミ配線２層）の例を示してお
り、第１図〜第３図の２２．２３にあたるアルミニウム
の第２層目の配線層を第６図、第７図では省略しである
。従って第６図において、３３部内での配線及び配線３
５．スルーホール３６は内部の上空を通過するアルミニ
ウム第２層の配線とは絶縁されるべく、アルミニウム第
〕一層配線、及び更に下層のポリシリコン層等の配線を
用いる必要がある。この例の場合、周辺領域で無駄とな
っていた領域に有効に設けた論理部の規模は多くの電源
端子を持つ場合で、内部領域の５％程度にもなる。
第７図に示すのは他の実施例である。チップの交流特性
のバラツキを管理するための回路を４３部に埋め込み、
入力（バッド部４６）から出力（パッド部４７）への遅
れを測定することにより、交流特性のバラツキがみられ
る様に設定したものである。同図で４４は信号配線、４
５は信号配線４４と埋込部４３との接続をするスルーホ
ールである。４３部に埋め込む回路例を第８図に示す、
同図で５１．５４がボンディング・パッド、５２は入力
バッファゲー１−５５３が出力バッファゲートである。
のバラツキを管理するための回路を４３部に埋め込み、
入力（バッド部４６）から出力（パッド部４７）への遅
れを測定することにより、交流特性のバラツキがみられ
る様に設定したものである。同図で４４は信号配線、４
５は信号配線４４と埋込部４３との接続をするスルーホ
ールである。４３部に埋め込む回路例を第８図に示す、
同図で５１．５４がボンディング・パッド、５２は入力
バッファゲー１−５５３が出力バッファゲートである。
破線で囲んだ５５部を第７図の４３部に設ける。同図に
示した制御信号で、出力バッド５４は一般信号出力用と
、５５部の出力用とに切り換えることができる。また入
力バッド５１は入力バッファ・ゲート５２の出力を５５
の入力部と一般信号とに接続することにより一般入力と
しても使うことができる。第８図の回路を用いれば、プ
ロセスばらつき評価用の信号ピンに、一般の論理用の信
号ピンを流用することができる。従ってこの例の場合、
信号ビン数、集積度に全く影響を与えずに、品質管理用
の回路網を設けることガできる。
示した制御信号で、出力バッド５４は一般信号出力用と
、５５部の出力用とに切り換えることができる。また入
力バッド５１は入力バッファ・ゲート５２の出力を５５
の入力部と一般信号とに接続することにより一般入力と
しても使うことができる。第８図の回路を用いれば、プ
ロセスばらつき評価用の信号ピンに、一般の論理用の信
号ピンを流用することができる。従ってこの例の場合、
信号ビン数、集積度に全く影響を与えずに、品質管理用
の回路網を設けることガできる。
集積回路は限られた面積にできるだけ多くＣ機能を持た
せる。すなわち集積度を上げることが、最大の課題であ
る６本発明によれば、−Ｓとしてはチップ・サイズを大
きくせずに集積回路としての集積度を向上することがで
きる。更に一例としては入出力ビン数及び見かけ上の掴
積度を変えずに品質管理用の回路網を設けて。
せる。すなわち集積度を上げることが、最大の課題であ
る６本発明によれば、−Ｓとしてはチップ・サイズを大
きくせずに集積回路としての集積度を向上することがで
きる。更に一例としては入出力ビン数及び見かけ上の掴
積度を変えずに品質管理用の回路網を設けて。
使うことができる等の様に１周辺領域の給電端子と給電
用導体層の接続のために無駄となる領域を、無駄にする
ことなく有効に利用することができる。
用導体層の接続のために無駄となる領域を、無駄にする
ことなく有効に利用することができる。
第１図は本発明の一実施例で、第５図のＡ部分を拡大し
て示す図、第２図は第１図のイーイ′線断面図、第３図
は第１図のローロ′線断面図、第４図、第５図は大規模
集積回路装置の概念図、第６図、第７図は本発明の実施
例を示す図、第８図は第７図の実施例に適用する論理回
路を示す図である。
て示す図、第２図は第１図のイーイ′線断面図、第３図
は第１図のローロ′線断面図、第４図、第５図は大規模
集積回路装置の概念図、第６図、第７図は本発明の実施
例を示す図、第８図は第７図の実施例に適用する論理回
路を示す図である。
Claims (1)
- 外部との接続端子、及び給電端子が存在するパット領域
と、信号用の入出力バッファと、電源を給電するための
経由導体とが併存する周辺領域と、論理又は記憶機能を
有する内部領域よりなり、上記給電端子から一層又は複
数層の経由導体を経由して上記内部領域に給電される大
規模集積回路に於て、上記電源経由導体が占有する入出
力バッファ用以外の周辺領域に、論理機能もしくは記憶
機能もしくは遅延機能もしくは容量素子、抵抗素子機能
を形成することを特徴とする大規模集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044780A JPS61204957A (ja) | 1985-03-08 | 1985-03-08 | 大規模集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044780A JPS61204957A (ja) | 1985-03-08 | 1985-03-08 | 大規模集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61204957A true JPS61204957A (ja) | 1986-09-11 |
Family
ID=12700920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044780A Pending JPS61204957A (ja) | 1985-03-08 | 1985-03-08 | 大規模集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3002629B1 (en) * | 2014-10-02 | 2020-06-10 | LG Display Co., Ltd. | Pad structure and display device having the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209158A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | マスタスライス半導体装置 |
-
1985
- 1985-03-08 JP JP60044780A patent/JPS61204957A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209158A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | マスタスライス半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3002629B1 (en) * | 2014-10-02 | 2020-06-10 | LG Display Co., Ltd. | Pad structure and display device having the same |
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