CN2510922Y - 支持多种中央处理器的芯片组 - Google Patents

Abstract

一种支持多种中央处理器的芯片组,其将芯片组有关时钟信号等高频重要信号完全独立,不做多任务切换处理,并使这些信号的接脚不再定义作其它信号使用,使其具有自身的球栅极阵列式脚位,且时钟信号走线短于其它信号脚位所用的其它信号走线,而时钟信号走线与其它信号走线之间隔大于其它信号走线之间的间隔。由于时钟信号等高频重要信号不做多任务切换,能与其它信号走线隔绝开来,因此可提高信号的品质。

Description

支持多种中央处理器的芯片组

技术领域

本实用新型是有关于一种计算机主板中的控制芯片组，且特别是关于一种支持多种中央处理器(Central Processing Unit简称CPU，又称为中央处理单元)的芯片组。

背景技术

目前在个人计算机快速的发展下，各种不同品牌的中央处理器不断推出，能支持不同种类或品牌的中央处理器的计算机主板就应运而生，又由于中央处理器的速度不断提高，信号传输品质及稳定影响非常重大，好的传输品质能增加系统效能，也能提高系统稳定性。因此，研发出具备有优良信号传输品质及稳定性，且又能支持不同种类中央处理器的芯片组，就变为一重要课题。

图1A及图1B为可搭配第一类中央处理器与第二类中央处理器的芯片组的计算机系统方框示意图，请同时参照图1A及图1B。此计算机系统中的芯片组110(一般为北桥控制芯片，简称N/B)可连接至第一类中央处理器120或是芯片组110可连接至第二类中央处理器130，上述两类中央处理器例如Intel PIII处理器与AMD K7处理器。

因为Intel PIII处理器只需要一时钟(clock)信号，来与N/B进行数据交换传输，而AMD K7处理器却需要一输入时钟(input clock)信号与一输出时钟(output clock)，来与N/B进行数据交换传输，此输出时钟信号功能类似于选通(strobe)信号。故一般使用与Intel PIII处理器搭配的N/B，并不需要多余的clock信号接脚，但是一般使用与AMD K7处理器搭配的N/B，便需要十几根clock信号接脚。因此，一般在设计可搭配Intel PIII处理器与AMD K7处理器的N/B时，为了节省输出入(I/O)接脚数目，便将时钟信号线(clock signal line)与其它信号线(如地址A/D line)作多任务(multiplexing)处理，使其共享一个接脚。

图2为普通的支持多种中央处理器的芯片组示意图，请参考图2。普通的芯片组210为北桥芯片，其包括：第一系统逻辑电路220、第二系统逻辑电路230、第一切换电路240、第二切换电路250、第一双重定义脚位241、以及第二双重定义脚位251等。其中，第一系统逻辑电路220适用于此芯片组210连接至Intel PIII处理器时，而第二系统逻辑电路230适用于此芯片组210连接至AMD K7处理器时。当芯片组210搭配Intel PIII处理器时，普通的芯片组210利用第一切换电路240与第二切换电路250，来控制切换第一双重定义信号脚位241与第二双重定义信号脚位251上的信号是要连接至第一系统逻辑电路220；同理，当芯片组210搭配AMD K7处理器时，使第一双重定义信号脚位241与第二双重定义信号脚位251上的信号是要连接至第二系统逻辑电路230，请注意此时之第二双重定义信号脚位251经第二切换电路250，连接至第二系统逻辑电路230的时钟信号CLK。

图3为由传输门电路所组成的切换电路，请参照图3，此第二切换电路250包括：第一传输门电路310与第二传输门电路320。其中第一传输门电路310的第一端连接至地址信号线(Ha₄ line)，第二传输门电路320的第一端连接至与时钟信号线(CLK line)，第一传输门电路310与第二传输门电路320两者的第二端接在一起输出。因此当控制端CTLA高电位时，选择连接至Ha₄ line，而当控制端CTLA低电位时，选择连接至CLK line。

上述的电路却有其缺点，因为同属性的信号线，可以共享一个接脚，再利用上述切换电路分别控制信号接脚上所传输的信号是用于Intel PIII处理器或是AMD K7处理器。然而，若是将不同属性的信号线(如在第二切换电路250中Ha₄ line与CLK line)做多任务处理，使其共享同一根脚位时，也即共享第二双重定义信号脚位251时，在信号传输过程中便会产生不想要的串音干扰(crosstalk interference)，使得信号传输的品质变差，若是以传输门电路(transmission gate)做为北桥芯片的切换电路，由于其并非为理想的切换装置，在高频的应用上，若是使用非线性的电路组件(如传输门电路transmission gate或TTL)来切换信号的传送路径，会因为电容电感效应，在电容的接地端产生接地反弹噪声(ground bounce noise)的问题，如此会严重降低信号的品质。

总而言之，如采用普通的设计，将其应用在支持多种中央处理器的芯片组上，因时钟信号及选通信号等为非常高频的信号，如果这些信号和其它信号是以多任务切换电路的技术合并使用同一接脚，会导致因线距太近而有串音干扰情况发生，更甚者，如多任务切换电路使用传输门电路，又会产生接地反弹噪声，使得信号传输的品质大受影响。

发明内容

有鉴于此，本实用新型提供一种支持多种中央处理器的芯片组，可以避免时钟信号等高频信号干扰其它信号，使信号传输品质提高。

本实用新型所提供的一种支持多种中央处理器的芯片组包括：适用于此芯片组连接至第一类中央处理器的第一系统逻辑电路、适用于此芯片组连接至第二类中央处理器的第二系统逻辑电路、双重定义信号脚位、独立时钟脚位、以及多任务切换电路。其中，独立时钟脚位耦接至此第二系统逻辑电路，用于作为时钟信号的接脚，此独立时钟脚位并不定义作为其它信号的接脚。而多任务切换电路耦接至第一系统逻辑电路、第二系统逻辑电路以及双重定义信号脚位，用于将此第一系统逻辑电路之第一信号或此第二系统逻辑电路之第二信号连接至此双重定义信号脚位，其中连接此独立时钟脚位与此第二系统逻辑电路的时钟信号走线短于其它信号脚位所用的其它信号走线，且此时钟信号走线与其它信号走线之间隔大于其它信号走线之间的间隔。

本实用新型提供的一种支持多种中央处理器的芯片组，将时钟信号等高频信号独立出来，独自使用一根接脚而不与其它信号线做多任务处理，可以避免时钟信号等干扰其它信号，使信号传输品质提高，同时为了确保时钟信号能够地与其它信号隔绝开来，将连接此独立时钟脚位与此第一系统逻辑电路的一时钟信号走线短于其它信号脚位所用的其它信号走线，且此时钟信号走线与其它信号走线之间隔大于其它信号走线之间的间隔，可避免信号过度衰减及减少芯片组内部电路的复杂度，使得芯片组的走线容易处理。

本实用新型的芯片组，由于将时钟信号等高频信号独立隔绝，使用专用接脚而不与其它信号线做多任务处理，故至少具有如下的优点：

1.使信号传输时的串音干扰降低；

2.减少芯片组内部电路的复杂度；

3.使得芯片组的走线容易处理。

附图说明

图1A及图1B是可搭配第一类中央处理器与第二类中央处理器的芯片组的计算机系统方框示意图；

图2是普通的支持多种中央处理器的芯片组示意图；

图3是由传输门电路所组成的切换电路；

图4是本实用新型的一较佳实施例的支持多种中央处理器的芯片组示意图。

110：本实用新型的芯片组

120：第一类中央处理器

130：第二类中央处理器

210：芯片组

220：第一系统逻辑电路

230：第二系统逻辑电路

240：第一切换电路

241：第一双重定义脚位

251：第二双重定义脚位

250：第二切换电路

310：第一传输门电路

320：第二传输门电路

410：本实用新型的芯片组

420：第一系统逻辑电路

430：第二系统逻辑电路

440：多任务切换电路

431：独立时钟脚位

432：独立选通脚位

441：双重定义信号脚位

具体实施方式

请再参照图1A及图1B，本实用新型所提供的一种支持多种中央处理器的芯片组就是应用于此种计算机系统。如图所示，为了达成可支持两种不同种类的中央处理器的目的，本实用新型的芯片组可耦接至第一类中央处理器或是耦接至第二类中央处理器。此第一类中央处理器例如是Pentium系列的中央处理器，更特定的说，可以是PentiumIII处理器(简称PIII)；而此第二类中央处理器例如是AMD系列的中央处理器，更特定的说，可以是AMD K7处理器。

由于Intel PIII处理器只需要一种clock信号，来与北桥芯片进行数据交换传输，而AMD K7处理器要与北桥芯片进行数据交换传输，却需要一种input clock信号与一种output clock，其功能类似于选通(strobe)信号，因此，当设计同时支持上述两种中央处理器的北桥芯片时，会发现定义来与Intel PIII处理器搭配的clock信号接脚，会比与AMD K7处理器搭配的clock信号接脚少相当多，例如：十几根接脚。本实用新型的特征之一就是：只要是与一般信号不同属性的高频信号，例如上述的与AMD K7处理器搭配的clock信号，本实用新型即给予独立的信号接脚，绝不与其它Intel PIII处理器搭配的信号共享同一信号接脚。

故从系统主板设计者的角度观之，此芯片组具有多个脚位，这些脚位至少包括：独立时钟脚位以及多个双重定义信号脚位。独立时钟脚位是用于耦接至第二类中央处理器，以作为时钟信号的接脚，此独立时钟脚位并不连接至第一类中央处理器。而其它的双重定义信号脚位可耦接至第一类中央处理器或是耦接至第二类中央处理器，当此芯片组耦接至第一类中央处理器时，这些双重定义信号脚位是定义作为此第一类中央处理器的信号接脚，当此芯片组耦接至第二类中央处理器时，这些双重定义信号脚位是定义作为此第二类中央处理器的信号接脚。

图4是本实用新型的一较佳实施例的支持多种中央处理器的芯片组示意图，请参照图4。本实用新型所提供的一种支持多种中央处理器的芯片组410至少包括：第一系统逻辑电路420、第二系统逻辑电路430、双重定义信号脚位441、独立时钟脚位431、以及多任务切换电路440。所谓系统逻辑电路就是一般芯片组内的中心逻辑控制电路，第一系统逻辑电路420适用于芯片组410连接至第一类中央处理器，而第二系统逻辑电路430适用于芯片组410连接至第二类中央处理器。此第一类中央处理器例如是Pentium系列的中央处理器，更特定的说，可以是Pentium III处理器(简称PIII)；而此第二类中央处理器例如是AMD系列的中央处理器，更特定的说，可以是AMD K7处理器。

芯片组410中的多任务切换电路440耦接至第一系统逻辑电路420、第二系统逻辑电路430以及双重定义信号脚位441，其可将第一系统逻辑电路420的信号或第二系统逻辑电路430的信号连接至双重定义信号脚位441。也即，当芯片组410耦接至Intel PIII处理器时，芯片组410利用多任务切换电路440，使双重定义信号脚位441连接至第一系统逻辑电路420；同理，当芯片组410耦接至AMD K7处理器时，使双重定义信号脚位441连接至第二系统逻辑电路430。

本实用新型主要特征之一就是：独立时钟脚位431耦接至此第二系统逻辑电路430，用于作为时钟信号的接脚，且此独立时钟脚位并不定义作为其它信号的接脚。也就是，当芯片组410耦接至AMD K7处理器时，此第二系统逻辑电路430经独立的路径，专用独立的时钟脚位，连接至AMD K7处理器，此独立的路径与其它信号隔绝开来，并不做多任务处理，其中连接此独立时钟脚位与此第二系统逻辑电路的时钟信号走线短于其它信号脚位所用的其它信号走线，且此时钟信号走线与其它信号走线之间隔大于其它信号走线之间的间隔。

如本领域普通技术人员所知，上述实施例中一再提及时钟信号，其实例如选通信号或是其它不同的时钟信号，也属于与一般信号性质不同的高频重要信号，故如果第二类中央处理器有所谓的选通信号或是其它不同的时钟信号时，则本实用新型的芯片组410也应有独立的选通信号脚位或是其它不同的时钟信号脚位432。

Claims (5)

1、一种支持多种中央处理器的芯片组，该芯片组包括：

一第一系统逻辑电路，其适用于该芯片组连接至一第一类中央处理器时；

一第二系统逻辑电路，其适用于该芯片组连接至一第二类中央处理器时；其特征是，该芯片组还包括：

一双重定义信号脚位，用于作为信号传输的脚位；

一独立时钟脚位，耦接至该第二系统逻辑电路，用于作为一时钟信号的接脚，该独立时钟脚位并不定义作为其它信号的接脚；以及

一多任务切换电路，耦接至该第一系统逻辑电路、该第二系统逻辑电路以及该双重定义信号脚位，用于将该第一系统逻辑电路的一第一信号与该第二系统逻辑电路的一第二信号二者择一连接至该双重定义信号脚位。

2、如权利要求1所述的支持多种中央处理器的芯片组，其特征是，该第一类中央处理器包括：一Pentium系列的中央处理器，该第二类中央处理器包括：一AMD系列的中央处理器。

3、如权利要求2所述的支持多种中央处理器的芯片组，其特征是，该第一类中央处理器为Pentium III处理器，该第二类中央处理器为AMD K7处理器。

4、如权利要求1所述的支持多种中央处理器的芯片组，其特征是，该芯片组更包括：

一独立选通脚位，耦接至该第二系统逻辑电路，用于作为一选通信号的接脚，该独立选通脚位并不定义作为其它信号的接脚。

5、如权利要求1所述的支持多种中央处理器的芯片组，其特征是，连接该独立时钟脚位与该第二系统逻辑电路的一时钟信号走线短于其它信号脚位所用的其它信号走线，且该时钟信号走线与其它信号走线的间隔大于其它信号走线之间的间隔。

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