CN1846273A - 循环器链存储器命令和地址总线拓扑 - Google Patents

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Abstract

本发明的实施例提供一种存储器命令和地址(CA)总线体系结构，它可适应更高的CA数据输出频率，而且信号降级减小。对于本发明的一个实施例，CA信号被路由到双DIMM/通道存储器总线设计的两个双列直插存储模块(DIMM)中第一个。然后CA信号被分为若干分量，其中各CA信号分量通过第一DIMM上的一组动态随机存取存储器(DRAM)芯片顺序路由。然后CA信号分量被重组并路由到第二DIMM。重组的CA信号则再次分为若干分量，其中各CA信号分量通过第一DIMM上的一组动态随机存取存储器(DRAM)芯片顺序路由，然后CA信号分量被重组。在一个实施例中，在通过各DRAM进行路由之后，CA信号端接于DIMM。

Description

循环器链存储器命令和地址总线拓扑
领域
[0001]一般来说，本发明的实施例涉及数字处理系统存储器体系结构的领域，更具体来说，涉及存储器命令和地址总线拓扑。
背景
[0002]典型的存储器体系结构具有限制其性能的若干缺点。这是因动态随机存取存储器(DRAM)的不断增大的数据输出频率而引起的。同步DRAM(SDRAM)通过其中还采用与处理器的内部时钟同步的接口高速传递数据。因此，SDRAM具有等于时钟频率的输出数据频率。双倍数据速率(DDR)SDRAM通过在时钟的上升沿和下降沿输出数据更快地提供数据，因而具有两倍于时钟频率的输出数据频率。对于SDRAM以及DDR，时钟频率与核心频率同步。对于DDR II，I/O缓冲器定时为核心频率的两倍，因此提供更大的输出数据频率。
[0003]随着输出数据频率增大，信号完整性减小。图1说明根据先有技术的一种典型存储器体系结构。如图1所示的存储器体系结构100包括芯片组105。芯片组(核心逻辑)105包括存储控制器106，它控制系统处理器(未示出)与系统存储器之间的数据流。系统存储器可包含在一个或多个双列直插存储模块(DIMM)110中。在这种体系结构中，命令和地址(CA)信号沿CA总线108从存储控制器106传播到各DIMM 110。CA总线108可具有例如八条并行线路向DRAM传播CA信号。在板上，CA信号被分开并路由到各DIMM。在每个DIMM上，CA信号被相继分离，从而通过迹线109路由到各DRAM，如图1所示。这种相继分离产生成比例减小的CA信号分量到达各DRAM。由于迹线109的长度基本上相称，因此到任何DRAM的电气延迟大致相同。因此，每个减小的CA信号分量同时命中相应DRAM的负载，实质上使各CA信号分量降级。另外，从迹线图案产生的电反射可能产生干扰。这种干扰的程度取决于信号强度以及实际信号与反射之间的比率。
[0004]图1所示的先有技术体系结构在较低频率(例如200Mhz)是可接受的。但是，随着频率增大以及信号长度变成与迹线的物理长度成比例，信号降级变得不可接受。
[0005]以上所述的信号降级已经通过若干方式来解决，其中包括改变电路(例如附加电阻器、双重线路(额外引脚)等)，以及缓冲DIMM(添加额外逻辑芯片以减少CA总线上的负载)。这些方法是昂贵的，因为它们对于特定设计相当于对工业标准的重大背离。
[0006]另一种先有技术存储器体系结构、即直接RambusTMDRAM(DRDRAM)通过采用16位总线(而不是DRAM的8位总线)以及数据流水线传输来增大数据输出频率。DRDRAM通过顺序路由选择方案解决集中负载问题，但是由于信号通过32个DRAM芯片来路由，因此信号强度最终降级。另外，直接DRDRAM路由选择是通过一个DIMM到达主板上的连接器以及通过下一个DIMM，最后端接于主板上，它要求连接器上的附加引脚。此外，通过附加连接器的路由如上所述因来自连接器的电反射而使信号降级。
附图简介
[0007]通过参照用来说明本发明的实施例的以下描述和附图，可以最佳地理解本发明。附图包括：
[0008]图1说明根据先有技术的一种典型存储器体系结构；
[0009]图2说明根据本发明的一个实施例的存储器CA总线体系结构；以及
[0010]图3说明根据本发明的一个实施例、其中CA信号从存储控制器传播到系统存储器的过程。
详细说明
[0011]本发明的实施例提供一种存储器CA总线体系结构，它可适应更高的CA数据输出频率，并且减小了信号降级。对于本发明的一个实施例，CA信号被路由到多DIMM/通道存储器总线设计的第一DIMM上中心定位的DRAM。在这一点上，CA信号被分离，以及CA信号分量被路由到DIMM的一部分上的一组DRAM，而其它CA信号分量则被路由到第一DIMM上的其它DRAM组。然后，顺序通过第一DIMM的相应部分上的一组DRAM中的各DRAM来路由CA信号分量。CA信号分量则被重组并传送给第二DIMM。该过程继续进行，直到CA信号被路由到多DIMM存储器总线设计的所有DIMM为止。在一个实施例中，在通过最后一个DIMM进行路由之后，CA信号被端接于最后一个DIMM上的端接点。在一个备选实施例中，在通过最后一组DRAM进行路由并在最后一个DIMM上重组之后，CA信号端接于主板。
[0012]在以下描述中，陈述了许多具体细节。但是应当理解，即使没有这些具体细节也可以实施本发明的实施例。在其它情况下，没有详细说明众所周知的电路、结构和技术，以免影响对本描述的理解。
[0013]本说明中提到“一个实施例”或“实施例”表示结合该实施例所述的特定特征、结构或特性包含在本发明的至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”在本说明的各个位置中的出现不一定都表示同一个实施例。此外，特定特征、结构或特性可通过任何适当方式结合在一个或多个实施例中。
[0014]此外，创造性方面在于单个公开实施例的并非全部特征。因此，详细说明之后的权利要求明确地结合到这个详细说明中，其中各权利要求本身代表本发明的独立实施例。
[0015]图2说明根据本发明的一个实施例的存储器CA总线体系结构。图2所示的存储器体系结构200包括通过CA总线208耦合到DIMM 210a和DIMM 210b的芯片组205。芯片组205包括存储控制器206。在工作期间，CA信号被路由到中央位置DIMM 210a。图2说明路由到DRAM 1a-16a中的DRAM之间的中央定位点。在图2中，路由是对于DRAM 4a与DRAM 5a之间的点进行的，但是，在备选实施例中，路由可能是其它点。在主板上，CA信号从芯片组205上的驱动器引脚207传播到DIMM 210a上的连接器引脚211a。在这一点，CA信号被分为两个分量。第一CA信号分量通过DIMM 210a上的DRAM 5a-12a传播，从DRAM 5a开始。第一CA信号分量在DIMM 210a上不再被分离，而是通过DRAM 5a-12a的每个传播，每次一个DRAM。因此，信号通过其中传播的负载是分布式负载而不是像先有技术方案中那样的“集中”负载。第二CA分量通过DRAM4a-1a和DRAM 16a-13a传播，如图所示。然后，第一CA分量和第二CA分量被重组并通过连接器212路由到DIMM 210b上中央定位的连接器213。然后，CA信号被分离，其中的第一CA信号分量通过DRAM 5b-12b进行路由，以及第二CA信号分量通过DRAM 4b-1b和16b-13b进行路由。然后，CA信号分量被重组。在通过DIMM210b上的每个DRAM进行传播后，信号端接于主板(未示出)上的端接点216b。在备选实施例中，在两个CA信号分量被重组之后，端接点可能处于DIMM 210b上。
[0016]通过CA信号分量的顺序传播的负载分布可能需要额外的逻辑。例如，可能需要额外的逻辑来跟踪由于通过第一DRAM和最后一个DRAM(在各DIMM上)的信号传播之间的延迟(时差)而产生的时钟域交叉。对于一个实施例，这种额外逻辑可在芯片组上实现。在备选实施例中，额外逻辑可在DRAM本身上或者在芯片组以及DRAM这两者上实现。
阻抗
[0017]如上所述，沿CA总线的不匹配阻抗可能导致使CA信号降级的反射。根据本发明的一个实施例的CA总线拓扑简化了CA信号通过DIMM以及通过主板的路由，从而使信号反射减小。另外，根据本发明的一个实施例的CA总线拓扑为匹配阻抗提供更大的灵活性。对于一个实施例，DRAM阻抗和对于给定带宽的Bloch模式阻抗与大于或等于主板阻抗的DIMM上阻抗匹配。芯片组驱动器阻抗与主板阻抗匹配，以及DIMM端接点阻抗与DIMM上阻抗匹配。
[0018]最严重的寄生现象是互连电阻和互连(接地和耦合)电容以及衬底串扰。互连寄生现象成为越来越严重的问题，特别是对于多个金属互连层。
[0019]根据本发明的一个实施例的CA总线体系结构利用小DRAM电容性硅负载和封装来调整PCB布线，以便匹配给定带宽上的Bloch模式阻抗，如上所述。
[0020]DDRIII成比例寄生现象的估算值将达到大约50-60欧姆的DIMM上阻抗以及大约25-50欧姆的主板阻抗。实质上通过DDRII的规范可实现超过800MT/s的数据速率带宽。
[0021]图3说明根据本发明的一个实施例、其中CA信号从存储控制器传播到系统存储器的过程。图3所示的过程300在操作305开始，其中CA信号从存储控制器传播到双DIMM/通道存储器总线设计的两个DIMM中的第一个。备选实施例适用于具有两个以上DIMM的多DIMM/通道存储器总线设计。
[0022]在操作310，CA信号根据CA信号分量将通过其中传播的DIMM上的DRAM组的数量被分为两个或两个以上分量，以及每个分量被传播到DIMM上的相应一组DRAM。
[0023]在操作315，每组DRAM的CA信号分量同时传播到相应组的各个DRAM。每个CA信号分量顺序地通过组传播，从组的指定DRAM开始。
[0024]在操作320，两个或两个以上CA信号分量中的每个被重组。
[0025]在操作325，重组CA信号被传播到第二DIMM。信号再次被分离，以及CA信号分量通过第二DIMM上的每组DRAM传播，如以上参照操作310和315所述。
[0026]在操作330，两个或两个以上CA信号分量中的每个被重组，以及重组CA信号端接于主板。在本发明的一个备选实施例中，CA信号分量可在重组后端接于第二DIMM。
一般事项
[0027]本发明的实施例提供适合台式机和移动平台中常见的双DIMM/通道存储器总线设计的CA总线体系结构。在备选实施例中，CA总线体系结构可适用于其它存储器总线设计。根据一个实施例的CA总线体系结构增加CA带宽，而没有显著背离现有的工业标准。对于一个实施例，使引脚数最少，并且逻辑复杂度仅仅略有增加。
[0028]对于一个实施例，通道设计被优化为利用单向总线CADRAM寄生现象，将通道带宽提高到先有技术CA拓扑方案的八倍。
[0029]对于本发明的一个实施例，Dimm上路由和主板路由得到简化，从而提供调整阻抗的灵活性，以便提供优化的电压摆幅和最小反射，从而提供更高性能。
[0030]参照图2，每个CA信号分量的传播顺序被描述为首先通过DIMM 210a的前侧上的各组的所有DRAM(例如DRAM 4a-1a)进行，然后通过DIMM 210a的后侧上的组的所有DRAM(即DRAM16a-13a)继续进行。在备选实施例中，CA信号分量的传播可从各组的前侧DRAM改变到后侧DRAM，或者反之。例如，CA信号分量的传播可在DRAM 1a开始，继续进行到DRAM 16a，以及从前侧DRAM改变到后侧DRAM，最后到达DRAM 13a以便与其它CA信号分量重组。
[0031]虽然按照若干实施例对本发明进行了描述，但本领域的技术人员会知道，本发明不限于所述实施例，而是可在所附权利要求的精神和范围之内经过修改和变更来实施。因此，本描述被看作是说明性而不是限制性的。

Claims (30)

1.一种存储系统体系结构，包括：
存储控制器；
多个存储模块，各存储模块包含多个存储器芯片；
命令和地址总线，把所述存储控制器耦合到所述多个存储模块中的每一个，使得从所述存储控制器传播到所述存储器芯片之一的命令和地址信号顺序传播到所述多个存储模块中的每一个，所述命令和地址信号在各存储模块上被分为两个或两个以上分量，各分量对应于相应存储模块的存储器芯片组，各分量顺序传播到对应的存储器芯片组中的每个存储器芯片。
2.如权利要求1所述的存储系统体系结构，其特征在于，在通过所述相应存储模块的所述存储器芯片中每一个传播之后，在传播到所述多个存储模块中的下一个存储模块之前，所述命令和地址信号的所述两个或两个以上分量被重组。
3.如权利要求2所述的存储系统体系结构，其特征在于，所述命令和地址信号在通过所述多个存储模块中每个的各存储器芯片传播后被端接。
4.如权利要求1所述的存储系统体系结构，其特征在于，各存储模块为双列直插存储模块，以及各存储器芯片为动态随机存取存储器芯片。
5.如权利要求2所述的存储系统体系结构，其特征在于，所述命令和地址总线为单向地址总线。
6.如权利要求3所述的存储系统体系结构，其特征在于，所述多个存储模块包括两个存储模块，以及所述多个存储器芯片包括十六个存储器芯片。
7.如权利要求6所述的存储系统体系结构，其特征在于，所述命令和地址信号在通过所述多个存储模块中的每一个顺序传播之后被端接于最后一个存储模块上的信号端接点。
8.如权利要求6所述的存储系统体系结构，其特征在于，所述芯片组上的连接器与第一存储模块上的连接器之间的第一阻抗小于通过存储模块的第二阻抗。
9.如权利要求8所述的存储系统体系结构，其特征在于，所述第二阻抗在指定容限以内与通过所述多个存储器芯片的第三阻抗加上对应于指定数据输出频率的Bloch模式阻抗相同。
10.如权利要求9所述的存储系统体系结构，其特征在于，芯片组驱动器阻抗在指定容限以内与第一阻抗相同，以及所述信号端接点的阻抗在指定容限以内与第二阻抗相同。
11.一种方法，包括：
通过命令和地址总线把命令和地址信号从芯片组传播到多个存储模块其中之一，各存储模块包含两个或两个以上存储装置组；
把所述命令和地址信号分为多个分量，各分量对应于相应存储模块的存储装置组；
把各分量顺序传播到对应的存储装置组中的每个存储装置。
12.如权利要求11所述的方法，其特征在于，还包括：
在通过所述对应的存储装置组中的每个存储装置传播之后，重组所述命令和地址信号的所述多个分量；以及
把所述重组的命令和地址信号传播到所述多个存储模块中的下一个存储模块。
13.如权利要求12所述的方法，其特征在于，所述命令和地址信号在通过所述多个存储模块中每个的各存储装置传播后被端接。
14.如权利要求11所述的方法，其特征在于，各存储模块为双列直插存储模块，以及各存储装置为动态随机存取存储装置。
15.如权利要求12所述的方法，其特征在于，所述命令和地址总线为单向地址总线。
16.如权利要求11所述的方法，其特征在于，所述多个存储模块包括两个存储模块，以及所述多个存储装置包括十六个存储装置。
17.如权利要求16所述的方法，其特征在于，还包括：
在通过所述多个存储模块中每一个顺序传播之后，把所述命令和地址信号端接于最后一个存储模块上的信号端接点。
18.如权利要求16所述的方法，其特征在于，所述芯片组上的连接器与第一存储模块上的连接器之间的第一阻抗小于通过存储模块的第二阻抗。
19.如权利要求18所述的方法，其特征在于，所述第二阻抗在指定容限以内与通过所述多个存储装置的第三阻抗加上对应于指定数据输出频率的Bloch模式阻抗相同。
20.如权利要求19所述的方法，其特征在于，芯片组驱动器阻抗在指定容限以内与第一阻抗相同，以及所述信号端接点的阻抗在指定容限以内与第二阻抗相同。
21.一种系统，包括：
处理器；
耦合到所述处理器的存储控制器；
耦合到所述存储控制器的命令和地址总线，所述命令和地址总线配置成向多个存储模块其中之一传播命令和地址信号，把所述命令和地址信号分为多个分量，各分量对应于所述存储模块中包含的多个存储装置的特定存储装置组，以及把各分量顺序传播到对应的存储装置组的每个存储装置。
22.如权利要求21所述的存储系统体系结构，其特征在于，在通过所述存储模块的所述存储装置中每一个传播之后，在传播到所述多个存储模块中的下一个存储模块之前，所述命令和地址信号的所述多个分量被重组。
23.如权利要求22所述的存储系统体系结构，其特征在于，所述命令和地址信号在通过所述多个存储模块中每个的各存储装置传播后被端接。
24.如权利要求21所述的系统，其特征在于，各存储模块为双列直插存储模块，以及各存储装置为动态随机存取存储装置。
25.如权利要求21所述的系统，其特征在于，所述命令和地址总线为单向地址总线。
26.如权利要求21所述的系统，其特征在于，所述多个存储模块包括两个存储模块，以及所述多个存储装置包括十六个存储装置。
27.如权利要求26所述的系统，其特征在于，还包括：
在通过所述多个存储模块中的每一个顺序传播之后，把所述命令和地址信号端接于最后一个存储模块上的信号端接点。
28.如权利要求26所述的系统，其特征在于，所述存储控制器上的连接器与第一存储模块上的连接器之间的第一阻抗小于通过存储模块的第二阻抗。
29.如权利要求28所述的系统，其特征在于，所述第二阻抗在指定容限以内与通过所述多个存储装置的第三阻抗加上对应于指定数据输出频率的Bloch模式阻抗相同。
30.如权利要求29所述的系统，其特征在于，存储控制器驱动器阻抗在指定容限以内与第一阻抗相同，以及所述信号端接点的阻抗在指定容限以内与第二阻抗相同。
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