CN109525237B - 接口单元以及具有该接口单元的接口模块和芯片 - Google Patents

接口单元以及具有该接口单元的接口模块和芯片 Download PDF

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Abstract

本申请提供一种输出接口单元以及具有该接口单元的接口模块和芯片。该输出接口单元包括第一D触发器，第二D触发器，分路器，第一多路选择器和第二多路选择器。本申请还提供一种相应的输入接口单元以及具有该接口单元的接口模块和芯片。该输入接口单元包括第三D触发器、第四D触发器、第五D触发器和第三多路选择器。上述输出接口单元和输入接口单元通过控制选路信号的信号值来控制分路器和多路选择器的输出状态和输入，从而实现同一个输出接口单元或者输入接口单元能够采用两种封装方式，即实现同一个输出接口单元或者输入接口单元对TSV和MCM两种封装方式的兼容。

Description

接口单元以及具有该接口单元的接口模块和芯片
技术领域
本申请涉及集成电路技术领域，尤其涉及一种接口单元以及具有该接口单元的接口模块和芯片。
背景技术
芯片的封装通常是将多个裸芯片(DIE)通过特定方法与其它部件整合为一块完整芯片，主要的封装方法有穿透硅通孔技术(through silicon via，TSV)和多芯片封装技术(multi chip package，MCP)两种。其中，TSV是指通过穿孔的方式实现芯片中不同层之间信号连接的封装方式，而MCM是指通过对die进行扩展叠加的方式实现芯片中不同层之间信号连接的封装方式。
采用TSV封装得到芯片的纵剖结构示意图如图1a所示，在该芯片中，die与封装基板900(Package Substrate)之间依次层压有微凸块层901(Microbumps)、硅中介层902(Silicon Interposer)和覆晶反扣焊法凸块层903(Controlled Collapsed ChipConnection Bump,C4bump),通过Microbumps和Silicon Interposer实现DIE间信号的互连。
与TSV封装方式相比，采用MCM封装得到的芯片中没有Microbumps和SiliconInterposer。DIE直接连到C4 bump，在package substrate内实现DIE间信号的互连。而在package substrate中走线需要的间距远大于在interposer中走线的间距。
由此可见，由于两种封装方式所用的材料不同，两种封装方式加工工艺的精度也不同。因此，两种封装方式对裸芯片上的走线密度要求不同，TSV封装要求DIE的走线密度高，而MCM封装要求DIE的走线密度低。由于两种封装方式的走线密度不同，想要使采用两种封装方式获得的芯片在使用时具有相同的带宽，就要使它们管脚的数量和传输速率不同。所以在采用不同的封装方式时，要为DIE配置不同的能够形成特定走线密度的输出接口单元与对应的输入接口单元连接以实现DIE之间数据信号的互连。
例如，TSV封装方法中输出接口单元和对应的输入接口单元的电路如图1b所示，从图1b可以看出，采用TSV封装方式封装时，每个输出接口单元和对应的输入接口单元都需要两个数据信号传输端和一个时钟信号传输端。MCM封装方法中输出接口单元和对应的输入接口单元的电路如图2所示，从图2可以看出，采用MCM封装方法封装时，如果要实现与TSV封装方式具有相同的带宽，则每个输出接口单元和对应的输入接口单元仅需要一个数据信号传输端和一个时钟信号传输端。
由此可以看出，在相同带宽的要求下，对于不同的封装方式就要采用不同形式的输出接口单元和对应的输入接口单元，即，对于不同的封装方式就要采用不同形式的接口单元。。
发明内容
本申请提供了一种接口单元以及具有该接口单元的接口模块和芯片，以解决TSV和MCM两种封装方法不能采用相同形式的接口单元的问题。
为了解决上述技术问题，本申请提供了如下几方面：
第一方面，本申请提供一种输出接口单元，包括第一D触发器，第二D触发器，分路器，第一多路选择器和第二多路选择器。所述分路器的输入端与所述第一D触发器的输出端连接。所述分路器的第二输出端与所述第一多路选择器的第一输入端连接。所述第二D触发器的输出端分别与所述第一多路选择器的第二输入端及所述第二多路选择器的第二输入端连接。所述第一多路选择器的输出端与所述第二多路选择器的第一输入端连接。所述分路器的第一输出端为所述输出接口单元的第一输出端。所述第二多路选择器的输出端为所述输出接口选择模块的第二输出端。所述分路器的第二输出端与所述第二多路选择器的第一输入端受相同选路信号的控制。
可选地，所述输出接口单元还包括第一控制器，所述第一控制器用于提供第一选路信号。所述第一选路信号的信号值包括第一信号值或者第二信号值。所述第一信号值用于对分路器的第二输出端和第二多路选择器的第一输入端钳位。所述第二信号值用于对分路器的第一输出端和第二多路选择器的第二输入端钳位。
如果第一选路信号的信号值为所述第一信号值，则分路器的第二输出端和第二多路选择器的第一输入端被钳位。所述分路器通过第二输出端输出信号。所述第二多路选择器选择由第一输入端输入的信号作为输入信号。
如果第一选路信号的信号值为所述第二信号值，则分路器的第一输出端和第二多路选择器的第二输入端被钳位。所述分路器通过第一输出端输出信号。所述第二多路选择器选择由第二输入端输入的信号作为输入信号。
可选地，所述输出接口单元还包括第一时钟发生器。所述第一多路选择器根据所述第一时钟发生器产生的时钟信号选择由第一输入端输入的信号作为输入信号或者选择由第二输入端输入的信号作为输入信号。
由于所述输出接口单元设置有分路器、多路选择器和用于提供选路信号的控制器，所以可以根据封装方式来控制选路信号的信号值，从而控制分路器的输出状态和多路选择器的输入状态，进而控制所述输出接口单元第一输出端的输出状态，使得在采用TSV和MCM中任意一种封装方式时都可以使用所述输出接口单元。
具体地，如果第一选路信号的信号值为所述第一信号值，分路器的第二输出端和第二多路选择器的第一输入端被钳位，其余电路未被钳位，这种情况下，所述输出接口单元与对应的输入接口单元可以采用TSV方式封装，输出接口单元在发送端时钟(TX时钟)上升沿发送数据，输入接口单元在接收端时钟(RX时钟)下降沿接收数据。RX时钟是TX时钟的随路时钟。在高频下，输入接口单元的接收端用数字锁相环(Delay-Locked Loop，DLL)对随路时钟进行整形。利用DLL使随路时钟与接收到的时钟产生180°相位差。在此随路时钟下，对发送端发送的数据信号进行中心采样。从而减小对时钟占空比的依赖，增加数据采样的余量(裕度，timing margin)。其波形图如图3b所示。
如果第一选路信号的信号值为所述第二信号值，分路器的第一输出端和第二多路选择器的第二输入端被钳位，其余电路未被钳位，这种情况下，所述输出接口单元与对应的输入接口单元可以采用MCM方式封装，输出接口单元的发送端通过DLL将输入时钟整形为占空比恰当的时钟。利用DLL产生的0°，180°相位时钟发送数据，每一个相位发送1bit数据。与之对应的输入接口单元的接收端将从发送端随路过来的时钟用DLL处理，产生90°和270°相位时钟。即，随路时钟与接收到的时钟形成90°和270°相位差，再在上述相位时钟下对发送端发送来的数据信号进行中心采样。其波形图如图3c所示。
由此可知，本申请提供的所述输出接口单元不需要改变接口单元的电路，仅通过控制选路信号的信号值，就能够实现选择用双倍速率(即，MCM方式封装)传输数据，或者选择用单倍速率(即，TSV方式封装)传输数据，即，实现在采用TSV和MCM中任意一种封装方式时都可以使用所述输出接口单元。
可选地，所述输出接口单元还包括第一时钟发生器。
在一种可能的实现方式中，所述第一D触发器与所述第二D触发器时钟相同。使得所述第一D触发器与所述第二D触发器同步。
在另一种可能实现的方式中，所述第一多路选择器根据第一时钟发生器产生的时钟信号选择采用第一输入端输入的信号或者第二输入端输入的信号作为输入信号。
在另一种可能实现的方式中，所述第一时钟发生器的输出端为所述输出接口单元的时钟输出端。
第二方面，本申请还提供一种输出接口模块，包括至少一个第一方面所述的输出接口单元。
在一种可能的实现方式中，所述输出接口模块中所有输出接口单元的时钟相同。使得所有所述输出接口单元同步。
进一步地，为减少时钟发生器的使用数量，所述输出接口模块中所有输出接口单元共用一个时钟发生器。
在另一种可能的实现方式中，所述输出接口模块中所有所述输出接口单元受相同选路信号的控制。使得所有所述输出接口单元能够采用相同的封装方式。
进一步地，为减少控制器的使用数量，所述输出接口模块中所有输出接口单元共用一个控制器。
第三方面，本申请还提供一种芯片，包括第一内部处理单元和至少一个第一方面所述的输出接口单元，其中，所述第一内部处理单元用于DIE内部信息处理，所述输出接口单元的输入端与第一内部处理单元对应的输出端连接。
在一种可能的实现方式中，所述芯片中所有所述输出接口单元的时钟相同。使得所述芯片中所有所述输出接口单元同步。
进一步地，为减少时钟发生器的使用数量，所述芯片中所有所述输出接口单元共用一个时钟发生器。
可选地，在所述芯片中所有所述输出接口单元受相同的选路信号控制。使得所有所述输出接口单元能够采用相同的封装方式。
进一步地，为减少控制器的使用数量，所述芯片中所有所述输出接口单元共用一个控制器。
或者，所述芯片包括第一内部处理单元和至少一个第二方面所述的输出接口模块。
所述输出接口模块中输出接口单元的输入端与第一内部处理单元对应的输出端连接。
在一种可能的实现方式中，所述芯片中所有所述输出接口模块的时钟相同。使得所有所述输出接口模块同步。
进一步地，为减少时钟发生器的使用数量，所述芯片中所有所述输出接口模块共用一个时钟发生器。
在另一种可能的实现方式中，在所述芯片中所有所述输出接口模块受相同选路信号的控制。使得所有所述输出接口模块能够采用相同的封装方式。
进一步地，为减少控制器的使用数量，所述芯片中所有所述输出接口模块共用一个控制器。
第四方面，本申请还提供一种输入接口单元，包括第三D触发器、第四D触发器、第五D触发器和第三多路选择器。所述第三D触发器的输出端与所述第三多路选择器的第一输入端连接。所述第四D触发器的输出端与所述第三多路选择器的第二输入端连接。所述第三D触发器的输入端为所述输出接口单元的第一输入端。所述第四D触发器的输入端或者所述第五D触发器的输入端为所述输出接口单元的第二输入端。所述第三多路选择器的输出端为所述输出接口单元的第一输出端。所述第五D触发器的输出端为所述输出接口单元的第二输出端。所述第四触发器是下降沿触发器。
可选地，所述输入接口单元还包括第二控制器。所述第二控制器用于提供第二选路信号。所述第二选路信号的信号值包括第三信号值和第四信号值。所述第三信号值用于对第三多路器的第二输入端钳位。第四信号值用于对第三多路器的第一输入端钳位。
如果所述第二选路信号的信号值为所述第三信号值，所述第三多路选择器的第二输入端被钳位。所述第三多路选择器选择由第一输入端输入的信号作为输入信号。
如果所述第二选路信号的信号值为所述第四信号值，所述第三多路选择器的第一输入端被钳位。所述第三多路选择器选择由第二输入端输入的信号作为输入信号。
所述输入接口单元还包括第二时钟发生器。如果所述第二选路信号的信号值为所述第三信号值，所述第二时钟发生器产生的时钟与接收到的时钟信号具有90°相位差。如果所述第二选路信号的信号值为所述第四信号值，所述第二时钟发生器产生的时钟与接收到的时钟信号具有270°相位差。
由于所述输入接口单元设置有多路选择器和用于提供选路信号的控制器，所以可以根据封装方式来控制选路信号的信号值，从而多路选择器的输入状态，进而控制所述输入接口单元第一输入端的输入状态，使得在采用TSV和MCM中任意一种封装方式时都可以使用所述输入接口单元。
具体地，如果所述第二选路信号的信号值为第三信号值，第三多路选择器的第二输入端被钳位。由所述输入接口单元第一输入端输入的信号通过第三D触发器输出至第三多路选择器的第一输入端。再由第三多路选择器输出至所述输入接口单元的第一输出端。由所述输入接口单元第二输入端输入的信号通过第五D触发器输出至所述输入接口单元的第二输出端。这种情况下，所述输出接口单元与对应的输入接口单元采用TSV方式封装。所述输入接口单元在RX时钟下降沿接收数据。
如果所述第二选路信号的信号值为第四信号值，第三多路选择器的第一输入端被钳位。由所述输入接口单元的第二接收端接收到的信号经过第四D触发器输出至第三多路选择器的第二输入端。再由第三多路选择器输出至所述输入接口单元的第一输出端。由所述输入接口单元的第二接收端接收到的信号同时经过第五D触发器输出至所述输入接口单元的第二输出端。这种情况下，所述输出接口单元与对应的输入接口单元采用MCM方式封装。输入接口单元的接收端将从发送端随路过来的时钟用DLL处理，产生90°和270°相位时钟。即，随路时钟与接收到的时钟形成90°和270°相位差，再在上述相位时钟下对发送端发送来的数据信号进行中心采样。
由此可知，本申请提供的所述输入接口单元不需要改变接口单元的电路，仅通过控制选路信号的信号值，就能够实现选择用双倍速率(即，MCM方式封装)传输数据，或者选择用单倍速率(即，TSV方式封装)传输数据，即，实现在采用TSV和MCM中任意一种封装方式时都可以使用所述输入接口单元。
在另一种可能的实现方式中，所述输入接口单元还包括第二时钟发生器。
可选地，所述第三D触发器、所述第四D触发器与所述第五D触发器的时钟相同。
在另一种可能的实现方式中，所述输入接口单元还包括第六D触发器、第七D触发器与第八D触发器。在所述第三D触发器的输出端与所述第三多路选择器的第一输入端之间连接有第六D触发器。在所述第四D触发器的输出端与所述第三多路选择器的第二输入端之间连接有第七D触发器。在所述第五D触发器的输出端连接有第八D触发器。所述第三D触发器、所述第四D触发器与所述第五D触发器用于采集外部信息。所述第六D触发器、第七D触发器与第八D触发器用于将第三D触发器、第四D触发器与第五D触发器采集到的外部信息送到DIE内部的处理模块。
可选地，所述第三D触发器与所述第六D触发器的时钟相同，所述第四D触发器与所述第七D触发器的时钟相同，所述第五D触发器与所述第八D触发器的时钟相同。使得所述第三D触发器与所述第六D触发器同步，所述第四D触发器与所述第七D触发器同步，所述第五D触发器与所述第八D触发器同步。
在另一种可能的实现方式中，所述第二时钟发生口器的输入端作为所述输入接口单元的时钟输入端。
在本实现方式中，如果所述第二选路信号的信号值为第三信号值，所述第三多路选择器的第二输入端被钳位，由所述输入接口单元第一输入端输入的信号通过所述第三D触发器输出至所述第六D触发器。再由所述第六D触发器输出至所述第三多路选择器的第一输入端。再由所述第三多路选择器输出至所述输入接口单元的第一输出端。由所述输入接口单元第二输入端输入的信号通过所述第五D触发器输出至所述第八D触发器。再由所述第八D触发器输出至所述输入接口单元的第二输出端。所述第二时钟发生器与随路时钟形成90°相位时钟。这种情况下，所述输入接口单元与对应的输出接口单元之间采用TSV方式封装。所述输入接口单元在接收端时钟(RX时钟)下降沿接收数据。
如果所述第二选路信号的信号值为第四信号值，所述第三多路选择器的第一输入端被钳位。由所述输入接口单元的第二接收端接收到的信号经过所述第四D触发器输出至第七D触发器。再由所述第七D触发器输出至所述第三多路选择器的第二输入端。再由所述第三多路选择器输出至所述输入接口单元的第一输出端。由所述输入接口单元的第二接收端接收到的信号同时经过所述第五D触发器输出至所述第八D触发器的输入端。再由所述第八D触发器输出至所述输入接口单元的第二输出端。这种情况下，所述输入接口单元与对应的输出接口单元之间通过MCM方式封装，所述输入接口单元的接收端将由发送端随路过来的时钟用DLL处理，产生270°相位时钟，再对数据进行中心采样。
第五方面，本申请还提供一种输入接口模块，包括至少一个第四方面所述的输入接口单元。
在一种可能的实现方式中，所述输入接口模块中所有输入接口单元的时钟相同。使得所述输入接口模块中所有输入接口单元同步。
进一步地，为减少时钟发生器的使用数量，所述输入接口模块中所有输入接口单元共用一个时钟发生器。
在另一种可能的实现方式中，所述输入接口模块中所有输入接口单元受相同选路信号的控制。使得所有所述输出接口单元能够采用相同的封装方式。
进一步地，所述输入接口模块中所有输入接口单元共用一个控制器。便于控制信号值相同，而且，减少控制器的使用数量。
第六方面，本申请还提供一种芯片，包括第二内部处理单元和至少一个第四方面所述输入接口单元。所述第二内部处理单元用于DIE内部信息处理。所述输入接口单元的输出端与第二内部处理单元对应的输入端连接。
在一种可能的实现方式中，所述芯片中所有所述输出接口单元的时钟相同。使得所述芯片中所有所述输出接口单元同步。
进一步地，为减少时钟发生器的使用数量，所述芯片中所有所述输出接口单元共用一个时钟发生器。
在另一种可能的实现方式中，为使得所有所述输出接口单元能够采用相同的封装方式，所述芯片中所有所述输出接口单元受相同的选路信号的控制。
进一步地，为减少控制器的使用数量，所述芯片中所有所述输出接口单元共用一个控制器。
或者，所述芯片包括第二内部处理单元和至少一个第五方面所述输入接口模块。所述第二内部处理单元用于DIE内部信息处理。所述输入接口模块中输入接口单元的输出端与第二内部处理单元对应的输入端连接。
在一种可能的实现方式中，所述芯片中所有所述输出接口模块的时钟相同。使得所述芯片中所有所述输出接口模块同步。
进一步地，为减少时钟发生器的使用数量，所述芯片中所有所述输出接口模块共用一个时钟发生器。
在另一种可能的实现方式中，为使得所有所述输出接口模块能够采用相同的封装方式，所述芯片中所有所述输出接口模块受相同的选路信号的控制。
可选地，为减少控制器的使用数量，所述芯片中所有所述输出接口模块共用一个控制器。
第七方面，本申请还提供一种芯片，包括第一方面所述输出接口单元和第四方面所述输入接口单元。所述输出接口单元的第一输出端与对应的输入接口单元的第一输入端连接。所述输出接口单元的第二输出端与对应的输入接口单元的第二输入端连接。
在一种可能的实现方式中，所述输出接口单元与所述输入接口单元的时钟相位差为0°、90°、180°或者270°中的至少一种。使得所述输出接口单元与所述输入接口单元能够采用特定的封装方式。
具体地，如果所述输出接口单元被第一信号值控制，则与之连接的所述输入接口单元被第三信号值控制。所述输出接口单元的第一输出端与所述输入接口单元的第一输入端连接。所述输出接口单元的第二输出端与对应的所述输入接口单元的第二输入端连接。所述输出接口单元的时钟出端与对应的输入接口单元的时钟输入端连接。所述输出接口单元与所述输入接口单元采用TSV方式封装。
如果所述输出接口单元被第二信号值控制，则与之连接的所述输入接口单元被第四信号值控制。所述输出接口单元的第二输出端与所述输入接口单元的第二输入端连接。所述输出接口单元的时钟输出端与所述输入接口单元的时钟输入端连接。所述输出接口单元与所述输入接口单元采用MCM方式封装。
或者，所述芯片包括第三方面所述输出接口模块和第六方面所述输入接口模块。所述输出接口模块中输出接口单元的第一输出端与所述输入接口模块中对应的输入接口单元的第一输入端连接。所述输出接口模块中输出接口单元的第二输出端与所述输入接口模块中对应的输入接口单元的第二输入端连接。
附图说明
图1a示出采用TSV封装得到芯片的纵剖结构示意图；
图1b示出常规TSV封装方法中预设的接口单元的电路；
图2示出常规MCM封装方法中预设的接口单元的电路；
图3a为本实施例提供的一种输出接口单元的结构示意图；
图3b为本实施例提供的一种输出接口单元在TSV封装模式下的波形图；
图3c为本实施例提供的一种输出接口单元在MCM封装模式下的波形图；
图4为本实施例提供的一种输出接口模块的结构示意图；
图5为本实施例提供的一种芯片的结构示意图；
图6为本实施例提供的一种输入接口单元结构示意图；
图7为本实施例提供的一种输入接口模块结构示意图；
图8为本实施例提供的另一种芯片的结构示意图；
图9为本实施例提供的另一种芯片的结构示意图；
图10为本实施例提供的另一种芯片的结构示意图。
具体实施方式
图3a为本实施例提供的一种输出接口单元的结构示意图，包括第一D触发器1，第二D触发器2，分路器3，第一多路选择器4、第二多路选择器5、第一时钟发生器6和第一控制器401。第一D触发器1的输入端D1为所述输出接口单元的第一输入端。第一D触发器1的输出端Q1与分路器3的输入端I3连接。分路器3的第一输出端Z30为所述输出接口单元的第一输出端。分路器3的第二输出端Z31与第一多路选择器4的第一输入端I40连接。第二D触发器2的输入端D2为所述输出接口单元的第二输入端。第二D触发器2的输出端Q2与第一多路选择器4的第二输入端I41连接。第一多路选择器4的输出端Z4与第二多路选择器5的第一输入端I51连接。第二D触发器2的输出端Q2还与第二多路选择器5的第二输入端I50连接。第二多路选择器5的输出端Z5为所述输出接口单元的第二输出端。第一时钟发生器6的输出端Z61为所述输出接口单元的时钟输出端。第一控制器401的输出端口分别与分路器3的选路信号输入端口S3和第二多路选择器5的选路信号输入端口S5连接。即，分路器3与第二多路选择器5受相同的选路信号控制。
在此需要说明的是，在本申请中，所述D触发器可以是在时钟信号作用下，输出结果根据时钟信号的状态而改变的触发器，也可以是实现D类触发器相同或相似功能的电路。除特殊说明，本申请中所述D触发器均为上升沿触发器。所述D触发器用于将接收到的数据寄存下来，在特定时钟下再将寄存的数据输出到输出端。所述分路器可以是根据选路信号的不同信号值将其所应输出的信号输出给不同元器件的电路。所述多路选择器可以是根据选路信号的信号值选择某一输出端作为信号输出端的电路，也可以是实现多路选择器相同或相似功能的电路。所述控制器可以是DIE的输入管脚，也可以是来自DIE内部的与输入管脚具有相同功能的电路。所述“连接”既包括两个电路器件直接相连，也包括两个电路器件通过其它电路器件相连。所述“钳位”可以是指使电路器件的输出端无信号输出，也可以是指使电路器件的输入端无信号输入。所述“时钟相同”可以是指采用同一时钟信号的输入。
由于所述输出接口单元包括分路器、多路选择器和控制器，通过改变选路信号的信号值就可以改变所述输出接口单元第一输出端的输出状态，使所述输出接口单元的第一输出端和第二输出端同时进行信号输出，或者仅使所述输出接口单元中的第二输出端进行信号输出。使得所述输出接口单元在采用TSV和MCM中任意一种封装方式时都可以使用。
在一种可能的实现方式中，第一D触发器1与第二D触发器2的时钟相同。所述时钟相同是指第一D触发器1与第二D触发器2采用同一时钟信号的输入。使得第一D触发器1、第二D触发器2同步。
第一控制器401用于提供第一选路信号，所述第一选路信号的信号值包括第一信号值或者第二信号值。所述分路器的第二输出端与所述第二多路选择器的第一输入端受相同的选路信号值控制。即，如果所述分路器通过第二输出端输出信号，则所述第二多路选择器选择第一输入端输入的信号作为输入信号。如果所述分路器通过第一输出端输出信号，则所述第二多路选择器选择第二输入端输入的信号作为输入信号。
在一种可能的实现方式中，结合图3a，第一信号值为0，第二信号值为1。第一信号值用于对分路器3的第二输出端Z31和第二多路选择器5的第一输入端I51钳位。第二信号值用于对分路器3的第一输出端Z30和第二多路选择器5的第二输入端I50钳位。
具体地，当第一控制器401提供第一信号值时，分路器3的第二输出端Z31和第二多路选择器5的第一输入端I51被钳位。由所述输出接口单元的第一输入端D1输入的信号经过第一D触发器1的输出端Q1输出至分路器3，再由分路器3的第一输出端Z30输出至所述输出接口单元的第一输出端。输出接口单元的第二输入端输入的信号经过第二D触发器2的输出端Q2输出至第二多路选择器5，再由第二多路选择器5的输出端Z5输出至所述输出接口单元的第二输出端。这种情况下，所述输出接口单元与对应的输入接口单元之间通过TSV方式封装，输出接口单元的TX时钟上升沿发送数据，输入接口单元在RX时钟下降沿接收数据。RX时钟是TX时钟的随路时钟。在高频下，输入接口单元的接收端用DLL对随路时钟进行整形，利用DLL产生的180°相位时钟，再在此相位时钟下对发送端发送来的数据信号进行中心进行数据采样。从而减小对时钟占空比的依赖，增加数据采样的余量。其波形图如图3b所示。
当控制器提供第二信号值时，分路器3的第一输出端Z30和第二多路选择器5的第二输入端I51被钳位。由所述输出接口单元的第一输入端输入的信号经过第一D触发器1的输出端Q1输出至分路器3，再由分路器3的第二输出端Z31输出至第一多路选择器4的第一输入端I40。所述输出接口单元的第二输入端输入的信号经过第二D触发器1的输出端Q2输出至第一多路选择器4的第二输入端I41。第一多路选择器4根据第一时钟发生器6产生的时钟信号选择采用第一输入端或者第二输入端输入的信号作为输入信号。具体地，当第一时钟发生器6产生低电平时钟信号时，第一多路选择器4选择第一输入端的信号作为输入信号。当第一时钟发生器6产生高电平时钟信号时，第一多路选择器4选择第二输入端的信号作为输入信号。信号经过第一多路选择器4的输出端Z4输出至第二多路选择器5的第一输入端I51，再由第二多路选择器5的输出端Z5输出至所述输出接口单元的第二输出端。这种情况下，所述输出接口单元与对应的输入接口单元之间通过MCM方式封装，输出接口单元的发送端通过DLL将输入时钟整形为占空比恰当的时钟。利用DLL产生的0°，180°相位时钟发送数据，第一个相位发送1bit数据。与本输出接口单元对应的输入接口单元的接收端将从发送端随路过来的时钟用DLL处理，产生90°和270°相位时钟，再在此相位时钟下对发送端发送的数据信号进行中心对数据进行中心采样。其波形图如图3c所示。
从而，通过控制控制器提供的选路信号的信号值，能够实现控制所述输入接口单元采用双倍速率(即，MCM方式封装)传输数据，或者采用单倍速率(即，TSV方式封装)传输数据。
在另一种可能的实现方式中，第一信号值为0，第二信号值为1。第一信号值用于对分路器3的第一输出端Z30和第二多路选择器5的第二输入端I50钳位。第二信号值用于对分路器3的第二输出端Z31和第二多路选择器5的第一输入端I51钳位。具体内容请参见前述实现方式中的相关描述，在此不再赘述。
图4为本实施例提供的一种输出接口模块的结构示意图，如图4所示，所述输出接口模块包括至少两个所述输出接口单元。
具体地，第一D触发器101、第二D触发器102、分路器103、第一多路选择器104、第二多路选择器105、第一控制器501和第一时钟发生器106构成第一输出接口单元。第一D触发器201、第二D触发器202、分路器203、第一多路选择器204、第二多路选择器205、第一控制器501和第一时钟发生器106构成第二输出接口单元。
在一种可能的实现方式中，所述输出接口模块中所有输出接口单元的时钟相同。使得所有所述输出接口单元同步。
进一步地，为减少时钟发生器的使用数量以及便于控制时钟相同，所述输出接口模块中两个输出接口单元共用一个时钟发生器。
为使所述输出接口模块中所有输出接口单元能够采用相同的封装方式，所述输出接口模块中所有所述输出接口单元可以受相同选路信号的控制。
进一步地，为减少控制器的使用数量，所述输出接口模块中所有输出接口单元可以共用一个控制器，由该控制器来为各个输出接口单元提供选路信号。结合图4，在同一个输出接口模块中，当一个所述输出接口单元的选路信号的信号值为0时，其余所述输出接口单元的选路信号的信号值也为0。当一个所述输出接口单元的选路信号的信号值为1时，其余所述输出接口单元的选路信号的信号值也为1。进一步地，所述输出接口模块中的所有输出接口单元可以共用第一时钟发生器106，也可以共用第一控制器501。
由于所述输出接口单元设置有多路选择器和用于提供选路信号的控制器，所以根据封装方式控制选路信号的信号值，从而改变所述输出接口模块中所有输出接口单元的第一输出端的输出状态，使得不论采用TSV方式封装还是采用MCM方式封装，均可使用所述输出接口模块。
本实施例还提供一种芯片，所述芯片包括第一内部处理单元和至少一个输出接口单元，其中，第一内部处理单元用于DIE内部信息处理，输出接口单元的输入端与第一内部处理单元对应的输出端连接。
为使得所述芯片中所有所述输出接口单元同步，所述芯片中所有所述输出接口单元的时钟相同。
进一步地，为便于控制时钟相同，而且，减少时钟发生器的使用数量，所述芯片中所有所述输出接口单元可以共用一个时钟发生器。
为使得所有所述输出接口单元的封装方式相同，所述芯片中所有所述输出接口单元受相同选路信号的控制。
进一步地，为便于控制信号值相同，而且，减少控制器的使用数量，所述芯片中所有所述输出接口模块可以共用一个控制器。
图5为本实施例提供的一种芯片的结构示意图，结合图5，所述芯片包括第一内部处理单元600和至少一个输出接口模块700，其中，第一内部处理单元600用于DIE内部信息处理，输出接口模块700包括至少两个输出接口单元，所有输出接口单元的输入端与第一内部处理单元对应的输出端连接。
为使得所述芯片中所有所述输出接口单元同步，所述芯片中所有所述输出接口单元的时钟相同。
进一步地，为便于控制时钟相同，而且，减少时钟发生器的使用数量，所述芯片中所有所述输出接口单元可以共用一个时钟发生器106。
为使得所有所述输出接口单元的封装方式相同，所述芯片中所有所述输出接口单元受相同选路信号的控制。
进一步地，为便于控制信号值相同，而且，减少控制器的使用数量，所述芯片中所有所述输出接口模块可以共用一个控制器501。
图6为本实施例提供的一种输入接口单元结构示意图，结合图6，所述输入接口单元包括第三D触发器7、第四D触发器8、第五D触发器9、第三多路选择器13、第六D触发器10、第七D触发器11、第八D触发器12、第二时钟发生器14和第二控制器402。第三D触发器7的输入端D7为所述输入接口单元的第一输入端。第三D触发器7的输出端Q7与第六D触发器10的输入端D10连接。第六D触发器10的输出端Q10与第三多路选择器13的第一输入端I130连接。第四D触发器8的输入端D8或者第五D触发器9的输入端D9为所述输入接口单元的第二输入端。第四D触发器8的输出端Q8与第七D触发器11的输入端D11连接。第七D触发器11的输出端Q11与第三多路选择器13的第二输入端I131连接。第三多路选择器13的输出端Z13为所述输入接口单元的第一输出端。第五D触发器9的输出端Q9与第八D触发器12的输入端D12连接。第八D触发器12的输出端Q12为所述输入接口单元的第二输出端。第二时钟发生器14的输入端I14作为所述输入接口单元的时钟输入端。第二时钟发生器14的输出端Z141作为所述输入接口单元的时钟输出端。第四触发器8是下降沿触发器。
第三D触发器7、第四D触发器8与第五D触发器9用于采集外部信息。
第六D触发器10、第七D触发器11与第八D触发器12用于将第三D触发器7、第四D触发器8与第五D触发器9采集到的外部信息送到DIE内部的处理单元。
在本实现方式中，第三D触发器7、第六D触发器10、第四D触发器8、第七D触发器11、第五D触发器9与第八D触发器12的时钟均相同。
第二控制器402用于提供第二选路信号。所述第二选路信号的信号值包括第三信号值和第四信号值。结合图6，所述第三信号值为0，所述第四信号值为1。第三信号值用于对第三多路选择器13的第二输入端I131钳位，并使第二时钟发生器与接收到的时钟形成90°相位差。第四信号值用于对第三多路选择器13的第一输入端I130钳位，并使第二时钟发生器与接收到的时钟形成270°相位差。
由于所述输入接口单元包括多路选择器和控制器，通过改变选路信号的信号值就可以改变所述输入接口单元第一输入端的输入状态，使所述输入接口单元中的第一输入端和第二输入端同时进行信号输入或者仅使第二输入端进行信号输入。使得所述输入接口单元在TSV和MCM中任意一种封装方式时都可以使用所述输入接口单元。
具体地，当第二控制器402提供第三信号值时，第三多路选择器13的第二输入端I131被钳位，由所述输入接口单元第一输入端输入的信号通过第三D触发器7的输出端Q7输出至第六D触发器10。再由第六D触发器10的输出端Q10输出至第三多路选择器13的第一输入端I130。再由第三多路选择器13的输出端Z13输出至所述输入接口单元的第一输出端。由所述输入接口单元第二输入端输入的信号通过第五D触发器9的输出端Q9输出至第八D触发器12。再由第八D触发器12的输出端Q12输出至所述输入接口单元的第二输出端。第二时钟发生器与接收到的时钟(随路时钟)形成90°相位差。这种情况下，所述输入接口单元与对应的输出接口单元之间通过TSV方式封装，所述输入接口单元在RX时钟下降沿接收数据。
当第二控制器402提供第四信号值时，第三多路选择器13的第一输入端I130被钳位。由所述输入接口单元的第二接收端接收到的信号经过第四D触发器8输出至第七D触发器11。再由第七D触发器11输出至第三多路选择器13的第二输入端。再由第三多路选择器13输出至所述输入接口单元的第一输出端。由所述输入接口单元的第二接收端接收到的信号同时经过第五D触发器9输出至第八D触发器12的输入端。再由第八D触发器12输出至所述输入接口单元的第二输出端。这种情况下，所述输入接口单元与对应的输出接口单元之间通过MCM方式封装，所述输入接口单元的接收端将由发送端随路过来的时钟用DLL处理，使得第二时钟发生器与随路时钟形成270°相位差，再在上述相位时钟下对发送端发送来的发送端发送来的进行数据信号进行中心采样。
图7为本实施例提供的一种输入接口模块结构示意图，结合图7，所述输入接口模块包括至少两个所述输入接口单元。
具体地，所述输入接口模块包括第三D触发器107、第四D触发器108、第五D触发器109、第六D触发器110、第七D触发器111、第八D触发器112、第三多路选择器113、第二控制器502和第二时钟发生器114构成第一输入接口单元。第三D触发器207、第四D触发器208、第五D触发器209、第六D触发器210、第七D触发器211、第八D触发器212、第三多路选择器213、第二控制器502和第二时钟发生器114构成第二输出接口单元。
在一种可实现的方式中，所述输入接口模块中所有输入接口单元的时钟相同。
在另一种可实现的方式中，为便于控制时钟相同，而且，减少时钟发生器的使用数量，所述输入接口模块中所有输入接口单元共用第二时钟发生器114。
在另一种可实现的方式中，为使所述输入接口模块中所有输入接口单元能够采用相同的封装方式，所有所述输出接口单元受相同选路信号的控制。
进一步地，为减少控制器的使用数量所述输入接口模块中所有输入接口单元共用第二控制器502。
本实施例还提供一种芯片，所述芯片包括第二内部处理单元和至少一个输入接口单元。所述第二内部处理单元用于DIE内部信息处理。所述输入接口单元的输出端与第二内部处理单元对应的输入端连接。
在一种可实现的方式中，所述芯片中所有所述输出接口单元的时钟相同。使得所有所述输出接口单元同步。
进一步地，为便于控制时钟相同，而且，减少时钟发生器的使用数量，所述芯片中所有所述输出接口单元共用一个时钟发生器。
在另一种可能的实现方式中，为使所有所述输出接口单元的封装方式相同，所述芯片中所有所述输出接口单元受到相同选路信号的控制。
进一步地，为便于控制信号值相同，而且，减少控制器的使用数量，所述芯片中所有所述输出接口单元共用一个控制器。
图8为本实施例提供的另一种芯片的结构示意图，结合图8，所述芯片包括第二内部处理单元601和至少一个所述输入接口模块701。所述第二内部处理单元用于DIE内部信息处理。所述输入接口模块中输入接口单元的输出端与第二内部处理单元对应的输入端连接。
在一种可实现的方式中，所述芯片中所有所述输出接口模块的时钟相同。使得所有所述输出接口模块同步。
进一步地，为便于控制时钟相同，而且，减少时钟发生器的使用数量，所述芯片中所有所述输出接口模块共用一个时钟发生器114。
在另一种可能的实现方式中，为使所有所述输出接口单元的封装方式相同，所述芯片中所有所述输出接口模块受到相同选路信号的控制。
进一步地，为便于控制信号值相同，而且，减少控制器的使用数量，所述芯片中所有所述输出接口模块共用第二控制器502。
图9为本实施例提供的一种芯片的结构示意图，结合图9，所述兼容式芯片包括设置于裸芯片上的输出接口单元800和输入接口单元801。所述输出接口单元900中输出接口单元的第一输出端与所述输入接口单元800中对应的输入接口单元的第一输入端连接。所述输出接口单元中输出接口单元的第二输出端与所述输入接口单元中对应的输入接口单元的第二输入端连接。
在一种可能的实现方式中，所述输出接口单元与所述输入接口单元的时钟相位差为0°、90°、180°或者270°中的至少一种。使得所述输出接口单元与所述输入接口单元能够采用特定的封装方式。
在另一种可能的实现方式中，如果所述输出接口单元被第一信号值控制，则与之连接的所述输入接口单元被第三信号值控制。所述输出接口单元的第一输出端与对应的所述输入接口单元的第一输入端连接。所述输出接口单元的第二输出端与对应的所述输入接口单元的第二输入端连接。所述输出接口单元的时钟出端与所述输入接口单元的时钟输入端连接。所述输出接口单元与所述输入接口单元采用TSV方式封装。
在另一种可能的实现方式中，如果所述输出接口单元被第二信号值控制，则与之连接的所述输入接口单元被第四信号值控制。所述输出接口单元的第二输出端与对应的所述输入接口单元的第二输入端连接。所述输出接口单元的时钟出端与对应的所述输入接口单元的时钟输入端连接。所述输出接口单元与对应的所述输入接口单元采用MCM方式封装。
图10为本实施例提供的另一种芯片的结构示意图，结合图10，所述芯片包括所述输出接口模块700和所述输入接口模块701。所述输出接口模块700包括至少两个输出接口单元，所述输入接口模块701包括至少两个输入接口单元。其中，所述输出接口模块中输出接口单元的第一输出端与对应的输入接口单元的第一输入端连接。所述输出接口模块中输出接口单元的第二输出端与对应的输入接口单元的第二输入端连接。
在一种可能的实现方式中，所述输出接口模块700与所述输入接口模块701的时钟相位差为0°、90°、180°或者270°中的至少一种。使得所述输出接口模块700与所述输入接口模块701可以采用特定的封装方式。
在另一种可能的实现方式中，如果所述输出接口单元被第一信号值控制，则与之连接的所述输入接口单元被第三信号值控制。所述输出接口单元的第一输出端与所述输入接口单元的第一输入端连通。所述输出接口单元的第二输出端与所述输入接口单元的第二输入端连通。所述输出接口单元的时钟出端与所述输入接口单元的时钟输入端连通。此种情况下，所述输出接口单元与所述输入接口单元为TSV封装。
在另一种可能的实现方式中，如果所述输出接口模块700被第二信号值控制，则与之连接的所述输入接口模块701被第四信号值控制。所述输出接口单元的第二输出端与所述输入接口单元的第二输入端连接。所述输出接口单元的时钟出端与所述输入接口单元的时钟输入端连接。此种情况下，所述输出接口单元与所述输入接口单元采用MCM方式封装。
以上结合具体实施方式和范例性实例对本申请进行了详细说明，不过这些说明并不能理解为对本申请的限制。本领域技术人员理解，在不偏离本申请精神和范围的情况下，可以对本申请技术方案及其实施方式进行多种等价替换、修饰或改进，这些均落入本申请的范围内。本申请的保护范围以所附权利要求为准。

Claims (13)

1.一种输出接口单元，其特征在于，包括第一D触发器，第二D触发器，分路器，第一多路选择器和第二多路选择器，其中，
所述分路器的输入端与所述第一D触发器的输出端连接，所述分路器的第二输出端与所述第一多路选择器的第一输入端连接；
所述第二D触发器的输出端分别与所述第一多路选择器的第二输入端及所述第二多路选择器的第二输入端连接；
所述第一多路选择器的输出端与所述第二多路选择器的第一输入端连接；
所述分路器的第一输出端为所述输出接口单元的第一输出端，所述第二多路选择器的输出端为所述输出接口单元的第二输出端；
所述分路器的选路信号输入端口与所述第二多路选择器的选路信号输入端口均接收第一控制器的第一选路信号。
2.根据权利要求1所述输出接口单元，其特征在于，所述输出接口单元还包括第一控制器，所述第一控制器用于提供第一选路信号，所述第一选路信号的信号值包括第一信号值和第二信号值，其中，
如果所述第一选路信号的信号值为所述第一信号值，则分路器的第二输出端和第二多路选择器的第一输入端被钳位，所述分路器通过第二输出端输出信号，所述第二多路选择器选择由第一输入端输入的信号作为输入信号；
如果所述第一选路信号的信号值为所述第二信号值，则分路器的第一输出端和第二多路选择器的第二输入端被钳位，所述分路器通过第一输出端输出信号，所述第二多路选择器选择由第二输入端输入的信号作为输入信号。
3.根据权利要求1或2所述输出接口单元，其特征在于，所述输出接口单元还包括第一时钟发生器，所述第一时钟发生器用于产生时钟信号，所述第一多路选择器根据所述时钟信号选择由第一输入端输入的信号或者由第二输入端输入的信号作为输入信号。
4.一种芯片，其特征在于，包括第一内部处理单元和至少一个如权利要求1至3任一顶所述输出接口单元，其中，所述第一内部处理单元用于DIE内部信息处理，所述输出接口单元的输入端与所述第一内部处理单元对应的输出端连接。
5.根据权利要求4所述的芯片，其特征在于，所述芯片中所有所述输出接口单元的时钟相同，所有所述输出接口单元受到相同选路信号的控制。
6.一种输入接口单元，其特征在于，所述输入接口单元与输出接口单元连接，以及接收所述输出接口单元发送的数据，所述输出接口单元如权利要求1-3任一项所述，所述输入接口单元包括第三D触发器、第四D触发器、第五D触发器和第三多路选择器，其中，
所述第三多路选择器的输出端为所述输入接口单元的第一输出端；
所述第三D触发器的输入端为所述输入接口单元的第一输入端，所述第四D触发器的输入端或者所述第五D触发器的输入端为所述输入接口单元的第二输入端；
所述第四D触发器是下降沿触发器；
所述输入接口单元还包括第六D触发器、第七D触发器与第八D触发器，其中，
所述第六D触发器的输入端与所述第三D触发器的输出端连接，所述第六D触发器的输出端与所述第三多路选择器的第一输入端连接；
所述第七D触发器的输入端与所述第四D触发器的输出端连接，所述第七D触发器的输出端与所述第三多路选择器的第二输入端连接；
所述第八D触发器的输入端与所述第五D触发器的输出端连接，所述第八D触发器的输出端为所述输入接口单元的第二输出端。
7.根据权利要求6所述输入接口单元，其特征在于，所述输入接口单元还包括第二控制器，所述第二控制器用于提供第二选路信号，所述第二选路信号的信号值包括第三信号值和第四信号值，其中，
如果第二选路信号的信号值为所述第三信号值，所述第三多路选择器的第二输入端被钳位，所述第三多路选择器选择由第一输入端输入的信号作为输入信号；
如果第二选路信号的信号值为所述第四信号值，所述第三多路选择器的第一输入端被钳位，所述第三多路选择器选择由第二输入端输入的信号作为输入信号。
8.根据权利要求6或7所述输入接口单元，其特征在于，所述输入接口单元还包括第二时钟发生器，
如果第二选路信号的信号值为第三信号值时，所述第二时钟发生器产生的时钟与接收到的时钟信号具有90°相位差；
如果第二选路信号的信号值为第四信号值时，所述第二时钟发生器产生的时钟与接收到的时钟信号具有270°相位差。
9.根据权利要求6所述输入接口单元，其特征在于，所述第三D触发器与所述第六D触发器的时钟相同，所述第四D触发器与第七D触发器的时钟相同，所述第五D触发器与第八D触发器的时钟相同。
10.一种芯片，其特征在于，包括第二内部处理单元和至少一个如权利要求6至9任一项所述输入接口单元，其中，所述第二内部处理单元用于DIE内部信息处理，所述输入接口单元的输出端与所述第二内部处理单元对应的输入端连接。
11.根据权利要求10所述的芯片，其特征在于，所述芯片中所有所述输入接口单元的时钟相同，所有所述输入接口单元受相同选路信号的控制。
12.一种芯片，其特征在于，包括权利要求1至3任一项所述输出接口单元和权利要求6至9任一项所述输入接口单元，其中，
所述输出接口单元的第一输出端与对应的输入接口单元的第一输入端连接；
所述输出接口单元的第二输出端与对应的输入接口单元的第二输入端连接。
13.根据权利要求12所述的芯片，其特征在于，所述输出接口单元与对应的输入接口单元的时钟相位差为0°、90°、180°或者270°中的至少一种。
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