KR20130011355A - 반도체 집적회로 및 그의 신호 전달 방법 - Google Patents

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Abstract

적층 구조를 가지는 반도체 집적회로 및 그의 신호 전달 방법에 관한 것으로, 제1 반도체 칩 상부에 다수의 제2 반도체 칩이 차례로 적층된 반도체 집적회로에 있어서, 외부 입력 신호를 상기 제2 반도체 칩으로 전달하며, 칩 적층 순서에 대응하는 지연시간을 외부 입력 신호에 반영하여 내부로 출력하기 위한 보정회로를 구비하는 제1 반도체 칩; 칩 적층 순서에 대응하는 지연시간을 입력 신호에 반영하여 내부로 출력하기 위한 보정회로를 각각 구비하는 다수의 제2 반도체 칩; 및 다수의 제2 반도체 칩을 각각 수직으로 관통하며 제1 반도체 칩에서 전달된 외부 입력 신호를 입력 신호로써 각각의 제2 반도체 칩으로 전달하기 위한 다수의 칩관통비아를 포함하며, 제1 반도체 칩 및 다수의 제2 반도체 칩에 구비된 보정회로는 제1 반도체 칩 및 다수의 제2 반도체 칩을 걸쳐 전송되는 내부신호를 이용하여 칩 적층 순서에 대응하는 지연시간을 정의하는 반도체 집적회로 및 그의 신호 전달 방법이 제공된다.

Description

반도체 집적회로 및 그의 신호 전달 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF TRANSMITTING SIGNAL THEREOF}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 적층 구조를 가지는 반도체 집적회로 및 그의 신호 전달 방법에 관한 것이다.
일반적으로, 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 적층(stack) 패키지에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 적층 패키지에 의하면, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 적층 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 적층 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
적층 패키지는 크게 개별 반도체 칩들을 적층한 후 한번에 적층된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 적층하는 방법으로 제조할 수 있으며, 적층 패키지의 개별 반도체칩들은 금속 와이어 또는 관통 실리콘 비아(Through Silicon Via : TSV) 등을 통하여 전기적으로 연결된다. 특히, 관통 실리콘 비아(TSV)를 이용한 적층 패키지는 반도체 칩 내에 관통 실리콘 비아(TSV)를 형성해서 관통 실리콘 비아(TSV)에 의해 수직으로 반도체 칩들 간에 물리적 및 전기적 연결이 이루어지도록 한 구조이다.
도 1에는 관통 실리콘 비아(TSV)를 형성하는 방법을 설명하기 위한 공정도가 도시되어 있다. 이때, 도 1은 활성화 층(active layer)에 일부의 회로가 형성된 상태에서 관통 실리콘 비아(TSV)를 형성하는 방법인 비아 미들 프로세스(via middle process)를 예로 들어 설명한다.
도 1을 참조하면, 일단 웨이퍼 기판(wafer substrate;102) 상에 활성화 층(active layer;104)과 트랜지스터(106)가 형성된 상태에서(a), 활성화 층(104)과 웨이퍼 기판(102)을 식각(etching)하여 일정 깊이의 홈을 형성하고 그 홈의 내부에 금속(예:구리)과 같은 전도성 물질을 충진하여 관통 실리콘 비아(TSV;108)의 기틀을 마련한다(b).
그리고, 활성화 층(104) 상부에 층간 절연층(110) 및 층간 절연층(110)의 내부에 메탈 라인(112)을 형성한다(c). 여기서, 메탈 라인(112)은 트랜지스터(106) 또는 관통 실리콘 비아(108)가 전기적으로 연결되는 대상과의 매개체 역할을 한다. 그리고, 관통 실리콘 비아(108)를 전기적으로 연결하기 위한 최상위 메탈 라인에는 관통 실리콘 비아용 패드(114)가 형성된다.
관통 실리콘 비아용 패드(114)가 형성되면, 관통 실리콘 비아용 패드(114)에 전기적으로 접속되는 범프(bump;116)를 형성하고, 층간 절연층(110) 상부에 캐리어(carrier;118)를 형성한다(d). 여기서, 범프(116)는 적층되는 다른 반도체 칩에 형성된 관통 실리콘 비아와 전기적으로 접속되기 위한 구성요소이며, 캐리어(118)는 관통 실리콘 비아(108)의 일단을 외부로 노출하기 위하여 실시되는 웨이퍼 시닝(thinning) 공정시 웨이퍼를 고정시키기 위한 구성요소이다.
웨이퍼 시닝(thinning) 공정이 실시됨에 따라 외부로 노출된 관통 실리콘 비아(108)의 일단에 범프(120)를 형성(e)한 다음, 캐리어(118)를 제거한다(f). 이로써, 적층을 위한 반도체 칩(100A)의 제작이 완료되며 제작이 완료된 반도체 칩(100A)의 상/하부에는 범프(116, 120)가 구비되어 있음을 알 수 있다.
이후, 다수의 반도체 칩(100A, 100B)에 포함된 관통 실리콘 비아를 전기적으로 접속함으로써, 다수의 반도체 칩(100A, 100B)이 적층된다.
이하에서는 도 1과 같이 제작 완료되어 수직으로 적층된 다수의 반도체 칩(이하 "반도체 집적회로"라 칭함)으로 신호가 인가되는 경로를 설명하도록 한다.
도 2에는 외부로터 인가된 신호가 반도체 집적회로의 내부에 포함된 관통 실리콘 비아를 통해 각각의 반도체 칩으로 전달되는 경로를 설명하기 위한 반도체 집적회로의 측면도가 도시되어 있다. 이때, 도 2에 도시된 반도체 집적회로는 각각의 반도체 칩 및 관통 실리콘 비아가 도 1과 같이 도시되어야 하지만, 설명의 편의를 위하여 개념적으로 도시되었음에 유의한다.
도 2를 참조하면, 일단 외부로부터 인가된 신호(SIG)는 제1 반도체 칩(CHIP1)에 구비된 버퍼(BUF)를 통해 내부화된 신호(SIG1)로 버퍼링되어, 제1 반도체 칩(CHIP1)의 내부로 인가되는 동시에 제2 반도체 칩(CHIP2)에 구비된 관통 실리콘 비아(TSV1)로 전달된다. 그리고, 제2 반도체 칩(CHIP2)에 구비된 관통 실리콘 비아(TSV1)를 통해 전달된 신호(SIG2)는 제2 반도체 칩(CHIP2)의 내부로 인가되는 동시에 제3 반도체 칩(CHIP3)에 구비된 관통 실리콘 비아(TSV2)로 전달된다. 또한, 제3 반도체 칩(CHIP3)에 구비된 관통 실리콘 비아(TSV2)를 통해 전달된 신호(SIG3)는 제3 반도체 칩(CHIP3)의 내부로 인가되는 동시에 제4 반도체 칩(CHIP4)에 구비된 관통 실리콘 비아(TSV3)로 전달되며, 이렇게 제4 반도체 칩(CHIP4)에 구비된 관통 실리콘 비아(TSV3)를 통해 전달된 신호(SIG4)는 제4 반도체 칩(CHIP4)의 내부로 인가된다.
여기서, 각각의 신호(SIG, SIG1, SIG2, SIG3, SIG4)가 전달될 때, 제1 반도체 칩(CHIP1)에 구비된 버퍼(BUF)에 의해 발생하는 지연시간을 'tDbuf'라하고 각각의 관통 실리콘 비아(TSV1, TSV2, TSV3)에 의해 발생하는 지연시간을 'tDtsv'라고 한다면, 도 3에 도시된 바와 같이 제1 반도체 칩(CHIP1)의 내부로 인가되는 신호(SIG1)는 외부로부터 인가된 신호(SIG)에 비하여 'tDbuf'만큼의 지연이 발생하고, 제2 반도체 칩(CHIP2)의 내부로 인가되는 신호(SIG2)는 외부로부터 인가된 신호(SIG)에 비하여 'tDbuf + tDtsv'만큼의 지연이 발생하고, 제3 반도체 칩(CHIP3)의 내부로 인가되는 신호(SIG3)는 외부로부터 인가된 신호(SIG)에 비하여 'tDbuf + (tDtsv * 2)'만큼의 지연이 발생하고, 제4 반도체 칩(CHIP4)의 내부로 인가되는 신호(SIG4)는 외부로부터 인가된 신호(SIG)에 비하여 'tDbuf + (tDtsv * 3)'만큼의 지연이 발생한다. 정리하면, 제1 내지 제4 반도체 칩(CHIP1 ~ CHIP4)에 인가되는 신호(SIG1, SIG2, SIG3, SIG4)는 관통 실리콘 비아(TSV1, TSV2, TSV3)에 의한 지연으로 인하여 스큐(skew)가 발생하게 된다.
이와 같은 관통 실리콘 비아(TSV1, TSV2, TSV3)에 의한 신호 지연은 관통 실리콘 비아(TSV1, TSV2, TSV3) 및 이를 전기적으로 접속시키기 위한 범프(bump;도 1 참조) 등에 의한 기생 저항(parasitic resistor) 성분 및 기생 캐패시터(parasitic capacitor) 성분(R * C)에 의하여 발생하게 되며, 이러한 신호 지연에 의해 발생하는 스큐(skew)는 고속 동작을 제약하는 문제점이 있다.
본 발명은 적층된 반도체 칩 간에 발생하는 스큐(skew)가 최소화된 반도체 집적회로 및 그의 신호 전달 방법을 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 적층 구조를 가지는 반도체 집적회로에 있어서, 칩 적층 순서에 대응하는 지연시간을 입력 신호에 반영하여 내부로 출력하기 위한 보정회로를 각각 구비하는 다수의 반도체 칩; 및 다수의 반도체 칩마다 동일한 위치에 각각 수직으로 관통하며, 입력 신호를 각각의 반도체 칩으로 전달하기 위한 다수의 칩관통비아를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 제1 반도체 칩 상부에 다수의 제2 반도체 칩이 차례로 적층된 반도체 집적회로에 있어서, 외부 입력 신호를 제2 반도체 칩으로 전달하며, 칩 적층 순서에 대응하는 지연시간을 외부 입력 신호에 반영하여 내부로 출력하기 위한 보정회로를 구비하는 상기 제1 반도체 칩; 칩 적층 순서에 대응하는 지연시간을 입력 신호에 반영하여 내부로 출력하기 위한 보정회로를 각각 구비하는 다수의 제2 반도체 칩; 및 다수의 제2 반도체 칩마다 제1 위치에 각각 수직으로 관통하며, 제1 반도체 칩에서 전달된 외부 입력 신호를 입력 신호로써 각각의 제2 반도체 칩으로 전달하기 위한 다수의 칩관통비아를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 외부로부터 인가된 신호를 적층된 다수의 반도체 칩으로 전달하기 위한 반도체 집적회로의 신호 전달 방법에 있어서, 테스트 모드시 상기 적층된 다수의 반도체 칩 간에 실제 발생하는 지연시간을 각각 산출하는 단계; 및 노말 모드시 각각의 반도체 칩으로 전달되는 신호에 각각 산출된 지연시간을 반영하여 각각의 반도체 칩의 내부로 출력하는 단계를 포함한다.
적층된 반도체 칩 간에 발생하는 지연시간을 미리 산출하여 반도체 칩 내부로 인가되는 신호에 반영함으로써, 적층된 반도체 칩 간에 발생하는 스큐(skew)를 최소화할 수 있는 효과가 있다.
도 1은 반도체 칩을 수직으로 관통하는 칩관통비아(예:TSV)를 형성하는 과정을 설명하기 위한 공정도이다.
도 2는 종래기술에 의한 반도체 집적회로의 신호 전달 방법을 개념적으로 설명하기 위한 반도체 집적회로의 구성도이다.
도 3은 도 2에 도시된 반도체 집적회로의 신호 전달 방법을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 실시예에 따른 반도체 집적회로를 개념적으로 설명하기 위한 구성도이다.
도 5는 도 4에 도시된 제1 보정회로의 내부 구성도이다.
도 6은 도 4에 도시된 반도체 집적회로의 신호 전달 방법을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 4개의 반도체 칩이 적층된 것을 예로 들어 설명한다.
도 4에는 본 발명의 실시예에 따른 반도체 집적회로를 개념적으로 설명하기 위한 구성도가 도시되어 있다.
도 4를 참조하면, 반도체 집적회로(200)는 제1 반도체 칩(210) 상부에 3 개의 제2 반도체 칩(220, 230, 240)이 차례로 적층된 구조를 가진다. 여기서, 외부로부터 신호(SIG)를 인가받는 제1 반도체 칩(210)을 마스터 칩이라 하며, 마스터 칩의 제어를 받는 3 개의 제2 반도체 칩(220, 230, 240)을 슬레이브 칩이라 한다. 통상적으로, 마스터 칩과 슬레이브 칩은 동종 또는 이종 공정을 통해 제조될 수 있다.
제1 반도체 칩(210)은 외부 입력 신호(SIG)를 버퍼링하여 내부화된 신호(SIG')를 출력하기 위한 제1 버퍼부(211)와, 테스트 인에이블 신호(TMEN)에 응답하여 예정된 주기를 가지는 내부 클럭신호(CLK)를 생성하기 위한 클럭신호 생성부(213)와, 클럭신호(CLK)를 버퍼링하기 위한 제2 버퍼부(215)와, 내부화된 신호(SIG')를 3 개의 제2 반도체 칩(220, 230, 240)으로 전달하며 칩 적층 순서에 대응하는 지연시간을 내부화된 신호(SIG')에 반영하여 제1 내부 입력 신호(SIG1)로써 출력하기 위한 보정회로(217)를 포함한다. 여기서, 보정회로(217)는 제1 반도체 칩(210)의 칩 적층 순서에 대응하는 지연시간을 산출하기 위하여 제2 버퍼부(215)로부터 출력되는 제1 내부 클럭신호(CLK11)와 제1 내부 클럭신호(CLK11)가 3 개의 제2 반도체 칩(220, 230, 240)에 구비된 모든 테스트용 관통 실리콘 비아(Through Silicon Via)(TSV21, TSV22, TSV23, TSV33, TSV32, TSV31)를 경유하여 전송된 제2 내부 클럭신호(CLK12)를 이용하게 된다. 한편, 제1 버퍼부(211)의 동작에 의한 지연시간(tDbuf1)과 제2 버퍼부(215)의 동작에 의한 지연시간(tDbuf2)이 동일하게 설계되는 것이 좋으며, 클럭신호 생성부(213)는 보정회로(217)가 위상 차이를 산출할 수 있도록 충분한 주기를 가지는 클럭신호(CLK)를 생성하는 것이 좋다. 한편, 제1 반도체 칩(210)은 최상위에 적층된 제2 반도체 칩(240)에만 활성화되는 탑다이신호(TOP DIE)에 응답하여 보정회로(217)의 두 개의 입력단 - 제1 및 제2 내부 클럭신호(CLK11, CLK12)가 입력되는 터미널임 - 을 연결하기 위한 스위칭부(219)를 더 포함한다.
3 개의 제2 반도체 칩(220, 230, 240) 각각은, 칩 적층 순서에 대응하는 지연시간을 각각의 입력 신호(SIG'', SIG''', SIG'''')에 반영하여 제2 내지 제4 내부 입력 신호(SIG1, SIG3, SIG4)로써 출력하기 위한 보정회로(221, 231, 241)와, 제1 위치에 수직으로 관통하며 제1 반도체 칩(210)에서 전달된 내부화된 입력 신호(SIG')를 각각의 입력 신호(SIG'', SIG''', SIG'''')로써 전달하기 위한 신호 전달용 관통 실리콘 비아(TSV11, TSV12, TSV13)와, 제2 위치에 수직으로 관통하며 제1 반도체 칩(210)에서 전달된 제1 내부 클럭신호(CLK11)를 최상위에 적층된 제2 반도체 칩(240)까지 전달하기 위한 제1 테스트용 관통 실리콘 비아(TSV21, TSV22, TSV23)와, 제3 위치에 수직으로 관통하며 제1 테스트용 관통 실리콘 비아(TSV21, TSV22, TSV23)를 통해 최상위에 적층된 제2 반도체 칩(240)까지 전달된 제2 내부 클럭신호(CLK42)를 다시 최하위에 적층된 제1 반도체 칩(210)으로 전달하기 위한 제2 테스트용 관통 실리콘 비아(TSV31, TSV32, TSV33)를 포함한다. 여기서, 각각의 보정회로(221, 231, 241)는 칩 적층 순서에 대응하는 지연시간을 산출하기 위하여 각각의 제1 테스트용 관통 실리콘 비아(TSV21, TSV22, TSV23)를 통해 전달된 제1 내부 클럭신호(CLK21, CLK31, CLK41)과 각각의 제2 테스트용 관통 실리콘 비아(TSV31, TSV32, TSV33)로 전달되는 제2 내부 클럭신호(CLK22, CLK32, CLK42)를 이용한다. 한편, 3 개의 제2 반도체 칩(220, 230, 240)은 최상위에 적층된 제2 반도체 칩(240)에만 활성화되는 탑다이신호(TOP DIE)에 응답하여 각각의 보정회로(221, 231, 241)의 두 개의 입력단 - 제1 및 제2 내부 클럭신호(CLK21, CLK31, CLK41)(CLK22, CLK32, CLK42)가 입력되는 터미널임 - 을 연결하기 위한 스위칭부(223, 233, 243)를 더 포함한다.
한편, 도 5에는 도 4에 도시된 제1 반도체 칩(210)에 포함된 보정회로(217)가 블록 구성도로 도시되어 있다.
본 발명의 실시예에서는 제1 반도체 칩(210) 및 3 개의 제2 반도체 칩(220, 230, 240)에 포함된 보정회로(217, 221, 231, 241)가 모두 동일한 구성을 가지므로, 제1 반도체 칩(210)에 포함된 보정회로(217)만을 대표적으로 설명하기로 한다.
도 5를 참조하면, 보정회로(217)는 제1 및 제2 내부 클럭신호(CLK11, CLK12)의 위상 차이에 대응하는 지연시간을 산출하기 위한 지연시간 산출부(217A)와, 지연시간 산출부(217A)로부터 출력되는 조절신호(CTRL<0:N>)에 응답하여 지연시간이 조절되며 내부화된 입력 신호(SIG')에 조절된 지연시간을 반영하여 내부로 출력하기 위한 제1 가변 지연부(217B)를 포함한다.
여기서, 지연시간 산출부(217A)는 조절신호(CTRL<0:N>)에 응답하여 지연시간이 조절되며 제1 내부 클럭신호(CLK11)에 조절된 지연시간을 반영하여 출력하기 위한 제2 가변 지연부(217A_1)와, 제2 가변 지연부(217A_1)의 출력신호와 제2 내부 클럭신호(CLK12)에 응답하여 조절신호(CTRL<0:N>)를 생성하기 위한 조절신호 생성부(217A_2)를 포함한다. 한편, 조절신호 생성부(217A_2)는 제2 가변 지연부(217A_1)의 출력신호(CLK_DELY)에 응답하여 제2 내부 클럭신호(CLK12)를 출력하기 위한 D 플립플롭(217A_21)과, 제2 가변 지연부(217A_1)의 출력신호(CLK_DELY)를 D 플립플롭(217A_21)의 동작에 의한 지연시간(tDdff)만큼 지연시키기 위한 지연부(217A_23)와, D 플립플롭(217A_21)의 출력신호(LOCK)와 지연부(217A_23)의 출력신호(CLK_DELY1)에 응답하여 조절신호(CTRL<0:N>)를 출력하기 위한 쉬프터(217A_25)를 포함한다. 여기서, D 플립플롭(217A_21)과 쉬프터(217A_25)는 초기화신호(RESET)에 응답하여 초기화되며, 예컨대 초기화신호(RESET)는 반도체 집적회로(200)의 초기 구동시 또는 외부 입력 신호(SIG)가 전달되지 않는 모드(예:stand-by 모드)에서 업데이트시 활성화될 수 있다.
한편, 제1 가변 지연부(217B)와 제2 가변 지연부(217A_1)는 VCDL(Variable Coarse Delay Line)을 포함하여 구현될 수 있으며, 특히 제1 가변 지연부(217B)의 지연시간은 제2 가변 지연부(217A_1)의 지연시간의 절반(half)만큼만 조절되도록 구현되는 것이 좋다. 이는 아래에서 자세하게 설명하도록 한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 집적회로(200)의 신호 전달 방법을 설명한다.
본 발명의 실시예에 따른 반도체 집적회로(200)의 신호 전달 방법은 크게 두 가지 과정을 통해 이루어진다. 즉, 테스트 모드시 반도체 칩(210, 220, 230, 240) 간에 실제 발생하는 지연시간을 각각 산출하는 제1 과정과, 노말 모드시 각각의 반도체 칩(210, 220, 230, 240)으로 전달되는 내부 입력 신호(SIG', SIG'', SIG''', SIG'''')에 각각의 산출된 지연시간을 반영하여 출력하는 제2 과정을 포함한다.
먼저, 제1 과정을 설명한다.
테스트 모드에 진입하면, 탑다이신호(TOP DIE)에 응답하여 최상위에 적층된 제2 반도체 칩(240)에 포함된 스위칭부(243)만이 단락되며, 테스트 인에이블 신호(TMEN)가 활성화되면서 클럭신호 생성부(213)로부터 생성된 내부 클럭신호(CLK)가 제2 버퍼부(215)로 인가되기 시작한다.
그러면, 제2 버퍼부(215)를 통해 버퍼링된 제1 내부 클럭신호(CLK11)는 제1 반도체 칩(210)에 포함된 보정회로(217)로 인가되는 동시에 제2 반도체 칩(220)에 포함된 제1 테스트용 관통 실리콘 비아(TSV21)로 전달된다. 그리고, 제2 반도체 칩(220)에 포함된 제1 테스트용 관통 실리콘 비아(TSV21)를 통해 전달된 제1 내부 클럭신호(CLK21)는 제3 반도체 칩(220)에 포함된 보정회로(221)로 인가되는 동시에 제3 반도체 칩(230)에 포함된 제1 테스트용 관통 실리콘 비아(TSV22)로 전달된다. 그리고, 제3 반도체 칩(230)에 포함된 제1 테스트용 관통 실리콘 비아(TSV22)를 통해 전달된 제1 내부 클럭신호(CLK31)는 제3 반도체 칩(230)에 포함된 보정회로(231)로 인가되는 동시에 제4 반도체 칩(240)에 포함된 제1 테스트용 관통 실리콘 비아(TSV23)로 전달된다. 그리고, 제4 반도체 칩(230)에 포함된 제1 테스트용 관통 실리콘 비아(TSV23)를 통해 전달된 제1 내부 클럭신호(CLK41)는 제4 반도체 칩(230)에 포함된 보정회로(241)로 인가되고, 제1 내부 클럭신호(CLK41)가 단락된 스위칭부(243)를 통과한 신호인 제2 내부 클럭신호(CLK42)는 제4 반도체 칩(240)에 포함된 보정회로(241)로 인가되는 동시에 제4 반도체 칩(240)에 포함된 제2 테스트용 관통 실리콘 비아(TSV33)을 통해 제3 반도체 칩(230)으로 전달된다. 계속해서, 제3 반도체 칩(230)으로 전달된 제2 내부 클럭신호(CLK32)는 제3 반도체 칩(230)에 포함된 보정회로(231)로 인가되는 동시에 제3 반도체 칩(230)에 포함된 제2 테스트용 관통 실리콘 비아(TSV32)를 통해 제2 반도체 칩(220)으로 전달된다. 그리고, 제2 반도체 칩(220)으로 전달된 제2 내부 클럭신호(CLK22)는 제2 반도체 칩(220)에 포함된 보정회로(221)로 인가되는 동시에 제2 반도체 칩(220)에 포함된 제2 테스트용 관통 실리콘 비아(TSV31)를 통해 제1 반도체 칩(210)으로 전달된다. 그리고, 제1 반도체 칩(210)으로 전달된 제2 내부 클럭신호(CLK12)는 제1 반도체 칩(230)에 포함된 보정회로(217)로 인가된다.
여기서, 상기와 같이 각각의 보정회로(217, 221, 231, 241)에 인가된 제1 및 제2 내부 클럭신호(CLK11, CLK21, CLK31, CLK41)(CLK12, CLK22, CLK32, CLK42)의 위상 차이를 살펴본다. 이때, 본 발명의 요지를 흐트러뜨리지 않기 위하여 제2 버퍼부(215)에 의한 지연시간(tDbuf2)은 포함하지 않고 설명하기로 한다. 먼저, 제1 반도체 칩(210)에 포함된 보정회로(217)에 인가되는 제1 내부 클럭신호(CLK11)가 기준이 되므로 그 지연시간은 '0 * tDtsv'가 되고, 제2 반도체 칩(220)에 포함된 보정회로(221)에 인가되는 제1 내부 클럭신호(CLK21)는 한 개의 관통 실리콘 비아(TSV21)를 경유하므로 그 지연시간은 '1 * tDtsv'가 되고, 제3 반도체 칩(230)에 포함된 보정회로(231)에 인가되는 제1 내부 클럭신호(CLK31)는 두 개의 관통 실리콘 비아(TSV21, TSV22)를 경유하므로 그 지연시간은 '2 * tDtsv'가 되고, 제4 반도체 칩(240)에 포함된 보정회로(241)에 인가되는 제1 내부 클럭신호(CLK41)는 세 개의 관통 실리콘 비아(TSV21, TSV22, TSV23)를 경유하므로 그 지연시간은 '3 * tDtsv'가 된다. 아울러, 제4 반도체 칩(240)에 포함된 보정회로(241)에 인가되는 제2 내부 클럭신호(CLK42)는 제1 내부 클럭신호(CLK41)와 동일한 지연시간을 가지므로 그 지연시간은 '3 * tDtsv'가 된고, 제3 반도체 칩(230)에 포함된 보정회로(231)에 인가되는 제2 내부 클럭신호(CLK32)는 네 개의 관통 실리콘 비아(TSV21, TSV22, TSV23, TSV33)를 경유하므로 그 지연시간은 '4 * tDtsv'가 되고, 제2 반도체 칩(220)에 포함된 보정회로(221)에 인가되는 제2 내부 클럭신호(CLK22)는 다섯 개의 관통 실리콘 비아(TSV21, TSV22, TSV23, TSV33, TSV32)를 경유하므로 그 지연시간은 '5 * tDtsv'가 되며, 제1 반도체 칩(210)에 포함된 보정회로(217)에 인가되는 제2 내부 클럭신호(CLK12)는 여섯 개의 관통 실리콘 비아(TSV21, TSV22, TSV23, TSV33, TSV32, TSV31)를 경유하므로 그 지연시간은 '6 * tDtsv'가 된다. 이에 따라, 제1 반도체 칩(210)에 포함된 보정회로(217)에 인가되는 제1 및 제2 내부 클럭신호(CLK11, CLK12)의 위상 차이는 '6 * tDtsv(6 * tDtsv - 0 * tDtsv)'이 되고, 제2 반도체 칩(220)에 포함된 보정회로(221)에 인가되는 제1 및 제2 내부 클럭신호(CLK21, CLK22)의 위상 차이는 '4 * tDtsv(5 * tDtsv - 1 * tDtsv)'이 되고, 제3 반도체 칩(230)에 포함된 보정회로(231)에 인가되는 제1 및 제2 내부 클럭신호(CLK31, CLK32)의 위상 차이는 '2 * tDtsv(4 * tDtsv - 2 * tDtsv)'이 되며, 제4 반도체 칩(240)에 포함된 보정회로(241)에 인가되는 제1 및 제2 내부 클럭신호(CLK41, CLK42)의 위상 차이는 '0 * tDtsv(3 * tDtsv - 3 * tDtsv)'이 된다.
따라서, 상기의 위상 차이는 각각의 반도체 칩(210, 220, 230, 240)에서 산출된 지연시간, 즉 각각의 반도체 칩(210, 220, 230, 240)에 포함된 제2 가변 지연부(217A_1)의 조절된 지연시간과 같다. 참고적으로, 제1 및 3 개의 제2 반도체 칩(210, 220, 230, 240)에 포함된 보정회로(217, 221, 231, 241)의 동작은 모두 동일하므로, 이하에서는 제1 반도체 칩(210)에 포함된 보정회로(217)만을 대표적으로 설명한다. 일단, 초기 구동시 제2 가변 지연부(217A_1)는 디폴트값으로 '0'의 지연시간이 설정되므로, 제2 가변 지연부(217A_1)는 제1 내부 클럭신호(CLK12)를 지연없이 출력한다. 그러면, D 플립플롭(217A_21)은 지연된 제1 내부 클럭신호(CLK_DELY) 및 제2 내부 클럭신호(CLK12)의 위상 차이에 의하여 동작제어신호(LOCK)를 활성화하고, 쉬프터(21A_25)는 D 플립플롭(217A_21)의 동작제어신호(LOCK)와 지연부(217A_23)의 출력신호(CLK_DELY1)에 응답하여 조절신호(CTRL<0:N>)를 생성하며, 제2 가변 지연부(217A_1)는 조절신호(CTRL<0:N>)에 응답하여 지연시간이 조절된다. 이에 따라, 제2 가변 지연부(217A_1)는 제1 내부 클럭신호(CLK11)에 조절된 지연시간을 반영하여 출력하게 되며, 상기와 같은 일련의 동작을 반복한다. 이후, 제2 가변 지연부(217A_1)로부터 출력되는 지연된 제1 내부 클럭신호(CLK_DELY)와 제2 내부 클럭신호(CLK12)의 위상 차이가 '0'이 되면, D 플립플롭(217A_21)은 동작제어신호(LOCK)를 비활성화하고, 쉬프터(21A_25)는 비활성화된 동작제어신호(LOCK)에 따라 조절신호(CTRL<0:N>)를 락킹(locking)하며, 제2 가변 지연부(217A_1)는 락킹된 조절신호(CTRL<0:N>)에 따라 지연시간이 조절 완료된다. 이때의 조절 완료된 지연시간은 제1 및 제2 내부 클럭신호(CLK11, CLK12)의 위상 차이와 동일한 '6 * tDtsv'이 될 것이다.
다음, 제2 과정을 설명한다.
일단, 제1 과정에서 각각의 반도체 칩(210, 220, 230, 240)에 포함된 제2 가변 지연부(217A_1)의 지연시간이 조절됨에 따라 제1 가변 지연부(218B)의 지연시간이 함께 조절된다. 이때, 제1 가변 지연부(218B)의 지연시간은 제2 가변 지연부(217A_1)의 지연시간의 절반(half)에 해당하는 만큼만 조절된다. 그 이유는 제1 과정에서 지연시간 산출시 제1 및 제2 테스트용 관통 실리콘 비아(TSV21, TSV22, TSV23)(TSV31, TSV32, TSV33)을 경유하는 신호를 이용하므로, 노말 모드에서 신호 전달시 실제 반영되는 지연시간보다 2배에 대응하는 지연시간이 산출되기 때문이다. 다시 말해, 노말 모드에서는, 제1 반도체 칩(240)에 인가되는 내부 입력 신호(SIG')가 기준이되므로 그 지연시간은 '0 * tDtsv'이 되고, 제2 반도체 칩(220)에 인가되는 내부 입력 신호(SIG'')는 한 개의 신호 전달용 관통 실리콘 비아(TSV11)를 경유하므로 그 지연시간은 '1 * tDtsv'가 되고, 제3 반도체 칩(230)에 인가되는 내부 입력 신호(SIG''')는 두 개의 신호 전달용 관통 실리콘 비아(TSV11, TSV12)를 경유하므로 그 지연시간은 '2 * tDtsv'가 되고, 제4 반도체 칩(240)에 인가되는 내부 입력 신호(SIG'''')는 세 개의 신호 전달용 관통 실리콘 비아(TSV11, TSV12, TSV13)를 경유하므로 그 지연시간은 '3 * tDtsv'가 되는데, 이때의 지연시간은 제1 과정에서 산출된 지연시간의 절반에 대응됨을 알 수 있다.
이러한 상태에서, 노말 모드시 외부로부터 입력 신호(SIG)가 인가되면, 제1 버퍼부(211)를 통해 내부 입력 신호(SIG')로 버퍼링된다. 버퍼링된 내부 입력 신호(SIG')는 제1 반도체 칩(210)에 포함된 보정회로(217)로 인가되는 동시에 제2 반도체 칩(220)에 포함된 신호 전달용 관통 실리콘 비아(TSV11)로 전달된다. 그러면, 제1 반도체 칩(210)에 포함된 보정회로(217)는 내부 입력 신호(SIG')를 '3 * tDtsv'만큼 지연시켜 제1 내부 입력 신호(SIG1)로써 출력한다. 그리고, 신호 전달용 관통 실리콘 비아(TSV11)를 통해 전달된 내부 입력 신호(SIG'')는 제2 반도체 칩(220)에 포함된 보정회로(221)로 인가되는 동시에 제3 반도체 칩(230)에 포함된 신호 전달용 관통 실리콘 비아(TSV12)로 전달된다. 그러면, 제2 반도체 칩(220)에 포함된 보정회로(221)는 내부 입력 신호(SIG'')를 '2 * tDtsv'만큼 지연시켜 제2 내부 입력 신호(SIG2)로써 출력한다. 그리고, 신호 전달용 관통 실리콘 비아(TSV12)를 통해 전달된 내부 입력 신호(SIG''')는 제3 반도체 칩(230)에 포함된 보정회로(231)로 인가되는 동시에 제4 반도체 칩(240)에 포함된 신호 전달용 관통 실리콘 비아(TSV13)로 전달된다. 그러면, 제3 반도체 칩(230)에 포함된 보정회로(231)는 내부 입력 신호(SIG''')를 '1 * tDtsv'만큼 지연시켜 제3 내부 입력 신호(SIG3)로써 출력한다. 그리고, 신호 전달용 관통 실리콘 비아(TSV13)를 통해 전달된 내부 입력 신호(SIG'''')는 제4 반도체 칩(240)에 포함된 보정회로(241)로 인가되며, 제4 반도체 칩(240)에 포함된 보정회로(241)는 내부 입력 신호(SIG'''')를 '0 * tDtsv'만큼 지연시켜 제4 내부 입력 신호(SIG4)로써 출력한다.
따라서, 도 6에 도시된 바와 같이, 제1 내지 제4 내부 입력 신호(SIG1, SIG2, SIG3, SIG4)는 각각의 반도체 칩(210, 220, 230,240) 간에 반영되는 지연시간에 따라 발생하는 스큐(skew)가 최소화됨을 알 수 있다.
이와 같은 본 발명의 실시예에 따르면, 최상위에 적층되어 지연시간이 가장 많이 반영되는 반도체 칩(240)의 내부 입력 신호(SIG4)를 기준으로 하위에 적층된 반도체 칩(210, 220, 230)의 내부 입력 신호(SIG1, SIG2, SIG3)를 대응하는 지연시간만큼 지연시킴에 따라 적층된 다수의 반도체 칩 간에 발생하는 스큐를 최소화할 수 있으므로, 고속 동작에 용이하게 적용할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에 도시된 조절신호 생성부(217A_2)는 D 플립플롭(217A_21)과 쉬프터(217A_25)를 대신하여 위상 비교기(phase detector)와 카운터(counter)를 구비할 수도 있으며, 이외에도 위상 차이를 산출할 수 있는 구성이라면 어떠한 것이라도 적용 가능하다.
200 : 반도체 집적회로 210 : 제1 반도체 칩
211 : 제1 버퍼부 213 : 클럭신호 생성부
215 : 제2 버퍼부 217 : 보정회로
217A : 지연시간 산출부 217A_1 : 제2 가변 지연부
217A_2 : 조절신호 생성부 217A_21 : D 플립플롭
217A_23 : 지연부 217A_25 : 쉬프터
217B : 제1 가변 지연부 219 : 스위칭부
220 ~ 240 : 제2 반도체 칩 221, 231, 241 : 보정회로
223, 233, 243 : 스위칭부
TSV11, TSV12, TSV13 : 신호 전달용 관통 실리콘 비아
TSV21, TSV22, TSV23 : 제1 테스트용 관통 실리콘 비아
TSV31, TSV32, TSV33 : 제2 테스트용 관통 실리콘 비아

Claims (20)

  1. 적층 구조를 가지는 반도체 집적회로에 있어서,
    칩 적층 순서에 대응하는 지연시간을 입력 신호에 반영하여 내부로 출력하기 위한 보정회로를 각각 구비하는 다수의 반도체 칩; 및
    상기 다수의 반도체 칩마다 수직으로 관통하며, 상기 입력 신호를 각각의 반도체 칩으로 전달하기 위한 다수의 칩관통비아
    를 포함하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 보정회로는 상기 다수의 반도체 칩을 걸쳐 전송되는 내부신호를 이용하여 상기 칩 적층 순서에 대응하는 지연시간을 정의하는 반도체 집적회로.
  3. 제2항에 있어서,
    상기 내부신호는 상기 다수의 반도체 칩을 걸쳐 일방향으로 전달되는 제1 내부신호와, 상기 제1 내부신호가 상기 다수의 반도체 칩을 걸쳐 상기 일방향의 반대방향으로 되돌아오는 제2 내부신호를 포함하는 반도체 집적회로.
  4. 제1항 내지 제3항에 있어서,
    상기 다수의 반도체 칩은 최상위에 또는 최하위에 적층되는 마스터 칩과, 상기 마스터 칩을 제외한 적어도 하나 이상의 슬레이브 칩을 포함하는 반도체 집적회로.
  5. 제1 반도체 칩 상부에 다수의 제2 반도체 칩이 차례로 적층된 반도체 집적회로에 있어서,
    외부 입력 신호를 상기 제2 반도체 칩으로 전달하며, 칩 적층 순서에 대응하는 지연시간을 상기 외부 입력 신호에 반영하여 내부로 출력하기 위한 보정회로를 구비하는 상기 제1 반도체 칩;
    상기 칩 적층 순서에 대응하는 지연시간을 입력 신호에 반영하여 내부로 출력하기 위한 보정회로를 각각 구비하는 상기 다수의 제2 반도체 칩; 및
    상기 다수의 제2 반도체 칩을 각각 수직으로 관통하며, 상기 제1 반도체 칩에서 전달된 상기 외부 입력 신호를 상기 입력 신호로써 각각의 제2 반도체 칩으로 전달하기 위한 다수의 제1 칩관통비아
    를 포함하는 반도체 집적회로.
  6. 제5항에 있어서,
    상기 제1 반도체 칩 및 상기 다수의 제2 반도체 칩에 구비된 보정회로는 상기 제1 반도체 칩 및 상기 다수의 제2 반도체 칩을 걸쳐 전송되는 내부신호를 이용하여 상기 칩 적층 순서에 대응하는 지연시간을 정의하는 반도체 집적회로.
  7. 제6항에 있어서,
    상기 내부신호는 상기 제1 반도체 칩 및 상기 다수의 제2 반도체 칩을 걸쳐 제1 적층 방향으로 전달되는 제1 내부신호와, 상기 제1 내부신호가 상기 제1 반도체 칩 및 상기 다수의 제2 반도체 칩을 걸쳐 상기 제2 적층 방향 - 상기 제1 적층 방향과 반대 방향임 - 으로 되돌아오는 제2 내부신호를 포함하는 반도체 집적회로.
  8. 제7항에 있어서,
    상기 다수의 제2 반도체 칩을 각각 수직으로 관통하며, 상기 제1 내부신호를 각각의 제2 반도체 칩의 보정회로로 전달하기 위한 다수의 제2 칩관통비아; 및
    상기 다수의 제2 반도체 칩을 각각 수직으로 관통하며, 상기 제2 내부신호를 각각의 제2 반도체 칩의 보정회로로 전달하기 위한 다수의 제3 칩관통비아를 더 포함하는 반도체 집적회로.
  9. 제8항에 있어서,
    상기 제1 반도체 칩 및 상기 다수의 제2 반도체 칩은 각각의 보정회로의 입력단 - 상기 제1 및 제2 내부신호가 각각 입력되는 터미널을 말함 - 을 선택적으로 연결하기 위한 스위칭부를 각각 더 포함하며,
    상기 스위칭부는 최상위에 적층된 제2 반도체 칩에만 활성화되는 탑다이(top die)신호에 응답하여 연결되는 반도체 집적회로.
  10. 제9항에 있어서,
    상기 제1 반도체 칩은 테스트 인에이블 신호에 응답하여 상기 제1 내부신호를 생성하기 위한 내부신호 생성부를 더 포함하는 반도체 집적회로.
  11. 제10항에 있어서,
    상기 제1 내부신호는 예정된 주기를 가지는 클럭 신호인 반도체 집적회로.
  12. 제9항에 있어서,
    상기 제1 반도체 칩은 외부로부터 인가된 신호를 버퍼링하여 상기 외부 입력 신호로써 출력하기 위한 제1 버퍼부를 더 포함하는 반도체 집적회로.
  13. 제12항에 있어서,
    상기 제1 반도체 칩은,
    테스트 인에이블 신호에 응답하여 예정된 주기를 가지는 클럭신호를 생성하기 위한 클럭신호 생성부; 및
    상기 클럭신호를 버퍼링하여 상기 제1 내부신호로써 출력하기 위한 제2 버퍼부를 더 포함하며,
    상기 제1 버퍼부와 제2 버퍼부는 각각의 입력신호를 버퍼링하여 출력할 때 동일한 지연시간을 가지는 반도체 집적회로.
  14. 제9항에 있어서,
    상기 각각의 보정회로는,
    상기 제1 및 제2 내부신호의 위상 차이에 대응하는 지연시간을 산출하기 위한 지연시간 산출부; 및
    상기 지연시간 산출부로부터 출력되는 조절신호에 따라 지연시간이 조절되며 상기 외부 입력 신호 또는 상기 입력 신호에 조절된 지연시간을 반영하여 내부로 출력하기 위한 제1 가변 지연부를 포함하는 반도체 집적회로.
  15. 제14항에 있어서,
    상기 지연시간 산출부는,
    상기 조절신호에 따라 지연시간이 조절되며 상기 제1 내부신호에 조절된 지연시간을 반영하여 출력하기 위한 제2 가변 지연부;
    상기 제2 가변 지연부의 출력신호와 상기 제2 내부신호에 응답하여 상기 조절신호를 생성하기 위한 조절신호 생성부를 포함하는 반도체 집적회로.
  16. 제15항에 있어서,
    상기 조절신호 생성부는,
    상기 제2 가변 지연부의 출력신호에 응답하여 상기 제2 내부신호를 출력하기 위한 D 플립플롭;
    상기 제2 가변 지연부의 출력신호를 상기 D 플립플롭의 동작에 의한 지연시간만큼 지연시키기 위한 지연부; 및
    상기 D 플립플롭의 출력신호와 상기 지연부의 출력신호에 응답하여 상기 조절신호를 출력하기 위한 쉬프터(shifter)를 포함하는 반도체 집적회로.
  17. 제15항에 있어서,
    상기 조절신호 생성부는,
    상기 제2 가변 지연부의 출력신호와 상기 제2 내부신호의 위상을 비교하기 위한 위상 비교기;
    상기 제2 가변 지연부의 출력신호를 상기 위상 비교기의 동작에 의한 지연시간만큼 지연시키기 위한 지연부; 및
    상기 위상 비교기의 출력신호와 지연부의 출력신호에 응답하여 상기 조절신호를 출력하기 위한 카운터(counter)를 포함하는 반도체 집적회로.
  18. 제15항에 있어서,
    상기 제1 가변 지연부와 상기 제2 가변 지연부는 VCDL(Variable Coarse Delay Line)을 포함하는 반도체 집적회로.
  19. 제15항에 있어서,
    상기 제1 가변 지연부의 지연시간은 상기 제2 가변 지연부의 지연시간의 절반(half)에 대응되도록 조절되는 반도체 집적회로.
  20. 외부로부터 인가된 신호를 적층된 다수의 반도체 칩으로 전달하기 위한 반도체 집적회로의 신호 전달 방법에 있어서,
    테스트 모드 시 상기 적층된 다수의 반도체 칩 간에 실제 발생하는 지연시간을 각각 산출하는 단계; 및
    노말 모드 시 각각의 반도체 칩으로 전달되는 신호에 각각 산출된 지연시간을 반영하여 상기 각각의 반도체 칩의 내부로 출력하는 단계
    를 포함하는 반도체 집적회로의 신호 전달 방법.
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