CN108206033A - 存储器件及其设置导电线的方法 - Google Patents

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Abstract

一种包括存储器单元阵列区域的存储器件包括：形成在存储器单元阵列区域的第一列导电层中并在列方向上延伸的列选择信号线，形成在存储器单元阵列区域中与第一列导电层不同的第二列导电层中并且在列方向上延伸的全局输入输出数据线，以及形成在存储器单元阵列区域中第一列导电层和第二列导电层之间的屏蔽导电层中的电源线。通过在不同列导电层中形成列选择信号线和全局输入输出数据线并在列导电层之间的屏蔽导电层中形成电源线，可以减少信号线和电源线中的噪声，并且可以增强存储器件的性能。

Description

存储器件及其设置导电线的方法
相关申请的交叉引用
本申请要求2016年12月16日向韩国知识产权局(KIPO)递交的韩国专利申请10-2016-0172242的优先权，其全部公开内容通过引用合并于此。
技术领域
示例实施例总体上涉及半导体集成电路，更具体地涉及存储器件和设置存储器件的导电线的方法。
背景技术
通常，半导体存储器件可以包括存储器单元阵列区域和外围区域，并且这两个区域可被设计为使用不同的电源电压。许多信号线和电源线可以布置在存储器单元阵列区域的上部。电源线可以以网格的形式设置，并且当电源线的网格紧凑时，可以稳定地提供电力。随着存储器件的集成度提高，可能难以设置信号线和电源线。
发明内容
一些示例实施例可以提供一种能够有效地设置信号线和电源线的存储器件和设置所述存储器件的导电线的方法。
根据示例实施例，一种包括存储器单元阵列区域的存储器件包括：列选择信号线，形成在所述存储器单元阵列区域的第一列导电层中并在列方向上延伸；全局输入输出数据线，形成在所述存储器单元阵列区域中与所述第一列导电层不同的第二列导电层中并在列方向上延伸；以及电源线，形成在所述存储器单元阵列区域中所述第一列导电层和所述第二列导电层之间的屏蔽导电层中。
根据示例实施例，一种包括存储器单元阵列区域的存储器件包括：局部输入输出数据线，形成在所述存储器单元阵列区域的第一导电层中并在行方向上延伸；列选择信号线，形成在与所述存储器单元阵列区域的所述第一导电层不同的所述存储器单元阵列区域的第二导电层中并且在垂直于行方向的列方向上延伸，其中所述第一导电层在所述第二导电层上方；电源线，形成在所述第二导电层上方的所述存储器单元阵列区域的第三导电层中；以及全局输入输出数据线，形成在所述第三导电层上方的所述存储器单元阵列区域的第四导电层中并在列方向上延伸。
根据示例实施例，一种包括存储器单元阵列区域的存储器件包括：双字线结构、连接区域、子字线驱动器区域、读出放大器区域和子存储器单元阵列区域，所述双字线结构包括至少一条主字线和多条子字线，所述至少一条主字线在所述子存储器单元阵列区域和所述子字线驱动器区域上沿行方向延伸；字选择信号线和局部输入输出数据线，在所述连接区域和所述读出放大器区域上沿行方向延伸；以及列选择信号线和全局输入输出数据线，在所述读出放大器区域和所述子存储器单元阵列区域上沿垂直于行方向的列方向延伸。
根据示例实施例，一种设置包括存储器单元阵列区域的存储器件的导电线的方法包括：在所述存储器单元阵列区域的第一列导电层中形成在列方向上延伸的列选择信号线；在与所述存储器单元阵列区域的所述第一列导电层不同的所述存储器单元阵列区域的第二列导电层中形成在列方向上延伸的全局输入输出数据线；以及在所述存储器单元阵列区域中所述第一列导电层和所述第二列导电层之间的屏蔽导电层中形成电源线。
根据示例实施例的存储器件和相关联的方法可以通过在不同的列导电层中形成列选择信号线和全局输入输出数据线以及在列导电层之间的屏蔽导电层中形成电源线来减少信号线和电源线中的噪声并增强存储器件的性能。
附图说明
根据结合附图的以下详细描述，将更清楚地理解本公开的示例实施例。
图1是示出根据示例实施例的设置存储器件的导电线的方法的流程图。
图2是示出根据示例实施例的导电线的设置结构的图。
图3是示出根据示例实施例的存储器件的框图。
图4是示出包括在图3的存储器件中的存储器单元阵列区域的示例布局的图。
图5是示出包括在图5的存储器单元阵列区域中的子存储器单元阵列区域和读出放大器区域的示例的图。
图6是示出根据示例实施例的导电线的设置结构的图。
图7是图6的导电线的示例分配结构的透视图。
图8A、图8B和图8C是示出根据示例实施例的导电线的设置结构的图。
图9A和图9B是用于描述根据示例实施例的导电线的设置结构的图。
图10是示出根据示例实施例的导电线的设置结构的图。
图11A、图11B和图11C是示出图10的导电线的分配结构的截面图。
图12是示出根据示例实施例的导电线的设置结构的图。
图13是示出图12的导电线的分配结构的截面图。
图14A和图14B是用于描述根据示例实施例的导电线的设置结构的图。
图15是示出根据示例实施例的导电线的设置结构的图。
图16A、图16B、图16C和图16D是示出图15的导电线的分配结构的截面图。
图17是示出包括再分配线的半导体封装的图。
图18A、图18B、图18C、图19、图20和图21是用于描述根据示例实施例的使用再分配线的导电线的设置结构的图。
图22A和图22B是用于描述根据示例实施例的导电线的设置结构的图。
图23是示出包括根据示例实施例的存储器件的移动系统的框图。
具体实施方式
现在将参考附图在下文中更全面地描述本公开，在附图中示出了各种实施例。然而，本发明可以以许多不同形式实施，且不应被解释为限于本文所阐述的示例实施例。这些示例实施例仅是示例，且不需要本文提供的细节的许多实现和变型是可能的。还应该强调的是本公开提供了备选示例的细节，但是这种备选方案的列举不是穷举的。此外，各示例之间的细节的任何一致性不应被解释为需要这种细节，列出本文所描述的每个特征的每个可能变型是不切实际的。在确定本发明的要求时应参考权利要求的语言。
除非上下文另有说明，否则术语第一、第二、第三等用作标签以将一个元件、组件、区域、层或部分与(可能相似或可能不相似的)另一个元件、组件、区域、层或部分相区分。因此，以下在说明书的一个部分(或权利要求)中讨论的第一元件、组件、区域、层或部分可以在说明书的另一部分(或另一权利要求)中被称为第二元件、组件、区域、层或部分。
将理解，当提及元件“连接”或“耦接”到另一元件或在另一元件“之上”时，该元件可以直接连接/耦接到该另一元件/直接在该另一元件之上，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件或“接触”另一元件或与另一元件“接触”时，不存在介于中间的元件。
如本文所使用的，除非另有说明，否则描述为“电连接”的项目被配置为使得电信号可以从一个项目传递到另一个项目。因此，物理地连接到不允许电流通过的无源电绝缘组件(例如，印刷电路板的预浸料层、连接两个器件的电绝缘粘合剂、电绝缘底部填充物或模制层等)的无源导电组件(例如，导线、焊盘、内部电线路等)不与该组件电连接。
图1是示出根据示例实施例的设置存储器件的导电线的方法的流程图，图2是示出根据示例实施例的导电线的设置结构的图。图2示出了沿着行方向X切割的存储器件的存储器单元阵列区域的截面图。以下将参考图3和图4进一步描述存储器单元阵列区域。
在下文中，使用在三维空间中彼此垂直的第一方向X、第二方向Y和第三方向Z来描述导电线的设置结构。第一方向X对应于行方向，第二方向Y对应于列方向，第三方向Z对应于竖直方向。
参考图1和图2，列选择信号线CSL形成在存储器单元阵列区域的第一列导电层CM1中，使得列选择信号线CSL在列方向Y上延伸(S200)。全局输入输出数据线GIO形成在存储器单元阵列区域的与第一列导电层CM1不同的第二列导电层CM2中(例如，第一列导电层CM1和第二列导电层CM2可以位于不同的空间位置)，使得全局输入输出数据线GIO在列方向Y上延伸(S400)。电源线PW形成在存储器单元阵列区域的第一列导电层CM1和第二列导电层CM2之间的屏蔽导电层SM中(S600)。电源线PW是连接到使用电力(例如，电压)进行操作的集成电路和/或晶体管的端子的线。在有源操作期间，电源线可以提供恒定的电力源，例如可以是正电位、接地电位或负电位的Vdd、VSS、Vbb，并且可以连接到电源电路，诸如半导体芯片的内部电源电路，其中电源线PW形成为半导体芯片的集成电路的一部分。
在一些示例实施例中，屏蔽导电层SM中的电源线PW可以在列方向Y上延伸。在其他示例实施例中，屏蔽导电层SM中的电源线PW可以在垂直于列方向Y的行方向X上延伸。
例如，如图2所示，可以在存储器单元阵列区域中在竖直方向Z上顺序地形成第一导电层M1、第二导电层M2、第三导电层M3和第四导电层M4。第一列导电层CM1可以对应于第二导电层M2，屏蔽导电层SM可以对应于第三导电层M3，第二列导电层CM2可以对应于第四导电层M4。在图2中省略了可形成在第一导电层M1中的导电线。如下所述，可以在第一导电层M1中形成局部输入输出数据线、主字线、字选择信号线、其他电源线等。例如，在行方向X上延伸的电源线可以形成在第一导电层M1中，并且设置在局部输入输出数据线、主字线和字选择信号线之间。可以以该顺序形成第一导电层M1、第二导电层M2、第三导电层M3和第四导电层M4，而不在其间形成其他导电层。因此，可在M1和M2、M2和M3以及M3和M4之间不插入导电层(尽管可以理解，竖直延伸的导电通孔可以在紧邻的导电层之间的位置中延伸)。
图2的示例实施例仅示出形成在屏蔽导电层SM中的电源线PW，但是电源线PW的这种配置不限于此。在一些示例实施例中，也可以在第一列导电层CM1和/或第二列导电层CM2中形成其他电源线。在一些示例实施例中，在列方向Y上延伸的电源线可以形成在第一列导电层CM1中并且设置在列选择信号线CSL之间。在其他示例实施例中，电源线可以形成在第二列导电层CM2中并且设置在全局输入输出数据线GIO之间。这样形成的电源线可以形成电力网以提供稳定的电力。此外，电源线可以执行在信号线之间的电磁屏蔽的功能。
根据示例实施例，可以在第一导电层M1下方和/或第四导电层M4上方进一步形成一个或多个导电层。第一至第四导电层M1～M4可以是金属线被图案化的金属层，并且第一至第四导电层M1～M4可以与多晶硅导电线被图案化的多晶硅层不同。根据示例实施例，第二列导电层CM2可以设置在第一列导电层CM1的下方，并且多个导电层可以设置在第一列导电层CM1和第二列导电层CM2之间。
这样，根据示例实施例的存储器件和设置存储器件的导电线的方法可以通过在不同列导电层中形成列选择信号线和全局输入输出数据线并在列导电层之间的屏蔽导电层中形成电源线来减少信号线和电源线中的噪声并且增强存储器件的性能。
在下文中，参考图3、图4和图5描述存储器件的示例，但是根据示例实施例的存储器件的配置和布局不限于此。
图3是示出根据示例实施例的存储器件的框图。
参考图3，内部电路可对应于存储器区域400或存储器件400。存储器区域400(或备选地，存储器件)可以包括控制逻辑410、地址寄存器420、存储体控制逻辑430、行地址复用器440、列地址锁存器450、行解码器460、列解码器470、存储器单元阵列480、读出放大器单元485、输入/输出(I/O)选通电路490、数据输入/输出(I/O)缓冲器495和刷新计数器445。
存储器单元阵列480可以包括多个存储体阵列480a～480h。行解码器460可以包括分别耦接到存储体阵列480a～480h的多个存储体行解码器460a～460h，列解码器470可以包括分别耦接到存储体阵列480a～480h的多个存储体列解码器470a～470h，并且读出放大器单元485可以包括分别耦接到存储体阵列480a～480h的多个存储体读出放大器485a～485h。
地址寄存器420可以从存储器控制器(未示出)接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR在内的地址ADDR。地址寄存器420可以将接收的存储体地址BANK_ADDR提供给存储体控制逻辑430，可以将接收的行地址ROW_ADDR提供给行地址复用器440，并且可以将接收的列地址COL_ADDR提供给列地址锁存器450。
存储体控制逻辑430可以响应于存储体地址BANK_ADDR产生存储体控制信号。可以响应于存储体控制信号而激活与存储体地址BANK_ADDR相对应的存储体行解码器460a～460h之一，并且可以响应于存储体控制信号而激活与存储体地址BANK_ADDR相对应的存储体列解码器470a～470h之一。
行地址复用器440可以从地址寄存器420接收行地址ROW_ADDR，并且可以从刷新计数器445接收刷新行地址REF_ADDR。行地址复用器440可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器440输出的行地址RA可以施加于存储体行解码器460a～460h。
存储体行解码器460a～460h中激活的一个可以对从行地址复用器440输出的行地址RA进行解码，并且可以激活与行地址RA相对应的字线。例如，所激活的存储体行解码器可以将字线驱动电压施加到与行地址RA相对应的字线。
列地址锁存器450可以从地址寄存器420接收列地址COL_ADDR，并且可以临时存储接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器450可以产生从接收的列地址COL_ADDR递增的列地址。列地址锁存器450可以将临时存储或产生的列地址施加于存储体列解码器470a～470h。
存储体列解码器470a～470h中激活的一个可以对从列地址锁存器450输出的列地址COL_ADDR进行解码，并且可以控制输入/输出选通电路490，以便输出与列地址COL_ADDR相对应的数据。
I/O选通电路490可以包括用于对输入/输出数据进行选通的电路。I/O选通电路490还可以包括：用于存储从存储体阵列480a～480h输出的数据的读数据锁存器、以及用于将数据写入到存储体阵列480a～480h的写驱动器。
要从存储体阵列480a～480h中的一个存储体阵列中读取的数据可以由与要从其读取数据的所述一个存储体阵列耦接的读出放大器单元485感测，并且可以被存储在读数据锁存器中。存储在读数据锁存器中的数据可以经由数据I/O缓冲器495提供给存储器控制器。要写入存储体阵列480a～480h中的一个存储体阵列中的数据DQ可以从存储器控制器提供给数据I/O缓冲器495。写驱动器可以将数据DQ写入存储体阵列480a～480h中的一个存储体阵列中。
控制逻辑410可以控制存储器区域400的操作。例如，控制逻辑410可以产生针对存储器区域400的控制信号，以执行写操作或读操作。控制逻辑410可以包括：对从存储器控制器接收的命令CMD进行解码的命令解码器411、以及设置存储器区域400的操作模式的模式寄存器设置412。
例如，命令解码器411可以通过对写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来产生与命令CMD相对应的控制信号。
图4是示出包括在图3的存储器件中的存储器单元阵列的示例布局的图。
图4示出了存储器单元阵列区域10、列解码器20和行解码器30，并且图3的存储器件的其他组件为了便于说明而被省略。图4所示的存储器单元阵列区域10、列解码器20和行解码器30分别对应于图3所示的存储器单元阵列480、列解码器470和行解码器460。存储器单元阵列区域10包括双字线结构、连接区域CJ、子字线驱动器区域SWD、读出放大器区域SA和子存储器单元阵列区域SMCA，其中该双字线结构包括主字线NWE和多条子字线SWL。根据示例实施例，主字线NWE形成在屏蔽导电层SM中，并且在子存储器单元阵列区域SMCA和子字线驱动器区域SWD上沿行方向X延伸。存储器单元阵列区域10还可以在子字线驱动器区域SWD上包括多个子字线驱动器，每个子字线驱动器驱动子字线SWL中对应的一个。可以响应于通过字选择信号线PX和主字线NWE传送的信号来选择子字线SWL。多条子字线SWL可以形成在存储器单元阵列区域10的多晶硅层中，并且一条或多条字线连接线形成在多晶硅层上方的金属层中以与子字线驱动器区域SWD相交，并且如下所述，每个字线连接线通过竖直接触部连接设置在子字线驱动区域SWD的两侧的多条子字线SWL中的一对子字线。
在一些实施例中，字选择信号线PX、主字线NWE、子字线SWL、列选择信号线CSL、局部输入输出数据线LIO和全局输入输出数据线GIO可以形成在存储器单元阵列区域10的上部中。为了方便说明，图4中省略了电源线。
在存储器单元阵列区域10中，在行方向X和列方向Y上重复设置连接区域CJ、子字线驱动器区域SWD、读出放大器区域SA和子存储器单元阵列区域SMCA。存储器单元MC形成在子存储器单元阵列区域SMCA中，并连接到子字线SWL和位线BL。响应于通过字选择信号线PX、主字线NWE和列选择信号线CSL传送的信号，可以将数据写入存储器单元MC或从存储器单元MC读取数据。
列解码器20在列选择信号线CSL上产生信号，以根据所提供的列地址CA选择阵列的一个或多个列进行读取或写入。行解码器30对行地址RA进行解码以产生用于选择主字线NWE之一的信号和用于选择字线选择线PX之一的信号。
主字线NWE在子字线驱动器区域SWD和子存储器单元阵列区域SMCA上沿行方向X延伸，并且字选择信号线PX和局部输入输出数据线LIO在连接区域CJ和读出放大器区域SA上沿行方向X延伸。列选择信号线CSL和全局输入输出数据线GIO在读出放大器区域SA和子存储器单元阵列区域SMCA上沿列方向Y延伸。
图5是示出包括在图5的存储器单元阵列区域中的子存储器单元阵列区域和读出放大器区域的示例的图。
图5示出了具有在存储器单元阵列区域上方路由的电源线和信号的示例实施例。为了便于说明，图5中示出了与一对位线BL和BLB相对应的一个读出放大器区域SA的配置。
在图5中，MC1、NWEi、SWL1、BL1和BL1B表示设置在图5左部的存储器单元、主字线、子字线和位线对，并且MC2、NWE(i+1)、SWL2、BL2和BL2B表示设置在图5右部的存储器单元、主字线、子字线和位线对。SBL、SBLB表示将BL1和BL1B连接到BL2和BL2B的读出位线对。PRE1和PRE2表示预充电电路，ISO1和ISO2表示位线隔离门，BLSA表示位线读出放大器，IOG表示数据输入输出门，LGIOG表示局部全局输入输出门。每个存储器单元MC1和MC2可以是DRAM单元，DRAM单元包括连接到子字线SWL1和SWL2中的相应一个以及位线对BL1/BL1B和BL2/BL2B中的相应一对的一个NMOS晶体管N和一个电容器C。
读出放大器区域SA的配置如图5所示。预充电电路PRE1被设置为对位线对BL1和BL1B预充电，并且预充电电路PRE2被设置为对位线对BL2和BL2B预充电。位线隔离门ISO1设置在位线对BL1和BL1B与读出位线对SBL和SBLB之间，位线隔离门ISO2设置在位线对BL2和BL2B与读出位线对SBL和SBLB之间。位线读出放大器BLSA设置在读出位线对SBL和SBLB之间，以放大读出位线对SBL和SBLB的信号电平。数据输入输出门IOG被设置为在读出位线对SBL和SBLB与局部输入输出数据线对LIO和LIOB之间传送数据。局部全局输入输出门LGIOG被设置为在局部输入输出数据线对LIO和LIOB与全局输入输出数据线对GIO和GIOB之间传送数据。
可以响应于通过字选择信号线PX和主字线NWEi和NWE(i+1)传送的信号来选择子字线。即使图5中未示出，局部输入输出数据线对LIO和LIOB可以被布置在行方向X上的预定数量的子存储器单元阵列区域分离。
根据示例实施例的设置信号线和电源线的方法可以应用于具有如图5所示的配置的DRAM设备，但是不限于此。例如，即使图5示出了全局输入输出数据线GIO设置在读出放大器区域SA和子存储器单元阵列区域SMCA上，它们也可以被设置在连接区域CJ和子字线驱动器区域SWD上。如果全局输入输出数据线GIO设置在连接区域CJ和子字线驱动器区域SWD上，则局部全局输入输出门LGIOG可以设置在连接区域CJ上。
在下文中，描述根据示例实施例的设置导电线的方法，并且与图3至图5的描述重复的描述可以被省略。
图6是示出根据示例实施例的导电线的设置结构的图，图7是图6的导电线的示例分配结构的透视图。
图6示出了设置在第一导电层M1、第二导电层M2、第三导电层M3和第四导电层M4中的导电线。如图6所示，第一导电层M1中的导电线可以在行方向X上延伸，并且设置在第二导电层M2、第三导电层M3和第四导电层M4中的导电线可以在列方向Y上延伸。这种结构可以称为一行三列(1R-3C)结构。
图6用于表示导电线的竖直结构，并且不限定导电线的详细设置结构。例如，图6中的一条导电线可以表示相同种类的多条导电线。即使图6中示出了第三导电层M3中的电源线PW，为了便于说明，其他电源线也可以设置在其他导电层中。
参考图6，在行方向X上延伸的局部输入输出数据线LIO、字选择信号线PX和主字线NWE可以形成在第一导电层M1中。可以在与第一列导电层CM1相对应的第二导电层M2中形成在列方向Y上延伸的列选择信号线CSL。在列方向Y上延伸的电源线PW可以形成在与屏蔽导电层SM相对应的第三导电层M3中。可以在与第二列导电层CM2相对应的第四导电层M4中形成在列方向Y上延伸的全局输入输出数据线GIO。
图7示出了与存储器单元阵列区域相对应的导电线的示例分配结构。参考图7，可以在与第一列导电层CM1相对应的第二导电层M2中形成在列方向Y上延伸的列选择信号线CSL，并且可以在与存储器单元阵列区域的第二列导电层CM2相对应的第四导电层M4中形成在列方向Y上延伸的全局输入输出数据线GIO。电源线POWER可以形成在与存储器单元阵列区域的屏蔽导电层SM相对应的第三导电层M3中，其中屏蔽导电层SM在与第一列导电层CM1相对应的第二导电层M2和与第二列导电层CM2相对应的第四导电层M4之间。屏蔽导电层M3中的电源线POWER可以减少全局输入输出数据线GIO和列选择信号线CSL之间的耦接噪声。
在列方向Y上延伸的一些电源线POWER可以形成在与第一列导电层CM1相对应的第二导电层M2中，并设置在列选择信号线CSL之间。此外，在列方向Y上延伸的一些电源线POWER可以形成在与第二列导电层CM2相对应的第四导电层M4中，并设置在全局输入输出数据线GIO之间。形成在与第一列导电层CM1相对应的第二导电层M2中的电源线POWER可以减少列选择信号线CSL之间的耦接噪声，并且形成在与第二列导电层CM2相对应的第四导电层M4中的电源线POWER可以减少全局输入输出数据线GIO之间的耦接噪声。
如果不同导电层中的电源线提供相同的电压，则电源线可以通过通孔接触部VIA连接以形成如图7所示的电力网。紧凑型电力网可以向存储器单元阵列区域提供稳定的电力。
这样，列选择信号线CSL和全局输入输出数据线GIO可以形成在不同的导电层中，并且电源线PW可以形成在列选择信号线CSL的导电层与全局输入输出数据线GIO的导电层之间的导电层中，以减少信号线和电源线之间的噪声并增强存储器件的性能。
图8A、图8B和图8C是示出根据示例实施例的导电线的设置结构的图。
图8A、图8B和图8C示出了设置在第一导电层M1、第二导电层M2、第三导电层M3和第四导电层M4中的导电线。如图8A、图8B和图8C所示，第一导电层M1和第三导电层M3中的导电线可以在行方向X上延伸，并且设置在第二导电层M2和第四导电层M4中的导电线可以在列方向Y上延伸。这种结构可以称为两行两列(2R-2C)结构。
图8A、图8B和图8C用于表示导电线的竖直结构，并且不限定导电线的详细设置结构。例如，图6中的一条导电线可以表示相同种类的多条导电线。即使在图8A、图8B和图8C中示出了第三导电层M3中的电源线PW，为了便于说明，其他电源线也可以设置在其他导电层中。
参考图8A，可以在第一导电层M1中形成沿行方向X延伸的局部输入输出数据线LIO和字选择信号线PX。可以在与第一列导电层CM1相对应的第二导电层M2中形成在列方向Y上延伸的列选择信号线CSL。可以在与屏蔽导电层SM相对应的第三导电层M3中形成沿行方向X延伸的电源线PW和主字线NWE。可以在与第二列导电层CM2相对应的第四导电层M4中形成在列方向Y上延伸的全局输入输出数据线GIO。
参考图8B，可以在第一导电层M1中形成沿行方向X延伸的局部输入输出数据线LIO和主字线NWE。可以在与第一列导电层CM1相对应的第二导电层M2中形成在列方向Y上延伸的列选择信号线CSL。可以在与屏蔽导电层SM相对应的第三导电层M3中形成沿行方向X延伸的电源线PW和字选择信号线PX。可以在与第二列导电层CM2相对应的第四导电层M4中形成在列方向Y上延伸的全局输入输出数据线GIO。
参考图8C，可以在第一导电层M1中形成沿行方向X延伸的局部输入输出数据线LIO。可以在与第一列导电层CM1相对应的第二导电层M2中形成在列方向Y上延伸的列选择信号线CSL。可以在与屏蔽导电层SM相对应的第三导电层M3中形成沿行方向X延伸的电源线PW、主字线NWE和字选择信号线PX。可以在与第二列导电层CM2相对应的第四导电层M4中形成在列方向Y上延伸的全局输入输出数据线GIO。
这样，列选择信号线CSL和全局输入输出数据线GIO可以形成在不同的导电层中，并且电源线PW可以形成在列选择信号线CSL的导电层与全局输入输出数据线GIO的导电层之间的导电层中，以减少信号线和电源线之间的噪声并增强存储器件的性能。
图9A和图9B是用于描述根据示例实施例的导电线的设置结构的图。
如参考图3所述，存储器单元阵列可以包括多个存储体阵列BK1～BK4。图9A和图9B示出了四个存储体阵列BK1～BK4的非限制性示例，并且可以不同地确定存储体阵列的数量。
参考图9A和图9B，外围电路区域PER1～PER4可以设置在存储体阵列BK1～BK4之间。可以在外围电路区域PER1～PER4中形成用于控制存储体阵列BK1～BK4的诸如上述行解码器、列解码器等的各种电路。在一些实施例中，第一外围电路区域PER1可以在第一存储体阵列BK1和与第一存储体阵列BK1相邻的第三存储体阵列BK3之间沿行方向X设置，第二外围电路区域PER2可以在第二存储体阵列BK2和与第二存储体阵列BK2相邻的第四存储体阵列BK4之间沿行方向X设置，第三外围电路区域PER3可以在第一存储体阵列BK1和与第一存储体阵列BK1相邻的第二存储体阵列BK2之间沿列方向Y设置，以及第四外围电路区域PER4可以在第三存储体阵列BK3和与第三存储体阵列BK3相邻的第四存储体阵列BK4之间沿列方向Y设置。
图9A示出了使用第一导电层M1、第二导电层M2和第三导电层M3的导电线的分配结构，图9B示出了使用第一导电层M1、第二导电层M2、第三导电层M3和第四导电层M4的导电线的分配结构。
参考图9A，在第一导电层M1中形成导电线LN11～LN14，在第二导电层M2中形成导电线LN21～LN25，在第三导电层M3中形成导电线LN31～LN35。形成在第一导电层M1中的导电线LN11和LN12在行方向X上延伸，并且形成在第一导电层M1中的导电线LN13和LN14在列方向Y上延伸。形成在第二导电层M2中的导电线LN21、LN22、LN23和LN24在列方向Y上延伸，并且形成在第二导电层M2中的导电线LN25在行方向X上延伸。形成在第三导电层M3中的导电线LN31、LN32、LN33和LN34在列方向Y上延伸，并且形成在第三导电层M3中的导电线LN35在行方向X上延伸。通常，电源线被设计为穿透外围电路区域以向存储体阵列提供电力。在一个实施例中，由于在第二导电线M2中形成的线LN25在行方向X上与第一外围电路区域PER1和第二外围电路区域PER2相交，所以电源线可能不穿透第一外围电路区域PER1和第二外围电路区域PER2。为了解决这个问题，电源线被设计为使用不同的导电层进行绕行以向存储体阵列提供电力。
例如，在一个实施例中，在第三导电层M3中沿列方向Y延伸的第一至第四线LN31～LN34可以是电源线。第一线LN31和第三线LN33可以通过竖直接触部(未示出)和形成在第一导电层M1中沿列方向Y延伸的线LN13电连接。在一个实施例中，第二线LN32和第四线LN34可以通过竖直接触部(未示出)和形成在第一导电层M1中沿列方向Y延伸的线LN14电连接。
如果单个电源线的各段分配在多个导电层中，则电源线上的欧姆电压降可能增加，并且功率效率降低。
参考图9B，在第一导电层M1中形成导电线LN11、LN12，在第二导电层M2中形成导电线LN21～LN25，在第三导电层M3中形成导电线LN37和LN38，在第四导电层M4中形成导电线LN41。例如，在第三导电层M3中沿列方向Y延伸的第一线LN37和第二线LN38可以是电源线。
与图9A相比，图9B中的第一线LN37和第二线LN38中的每一条可以以直线的形式形成，而不使用另一导电层。例如，在一个实施例中，第一线LN37可以穿透在列方向Y上相邻的存储体阵列BK1和BK3以及与屏蔽导电层SM相对应的第三导电层M3中的相邻存储体阵列BK1和BK3之间的外围电路区域PER1，而不使用竖直接触部。在一个实施例中，第二线LN38可以穿透在列方向Y上相邻的存储体阵列BK2和BK4以及与屏蔽导电层SM相对应的第三导电层M3中的相邻存储体阵列BK2和BK4之间的外围电路区域PER2，而不使用竖直接触部。可以使用这种导电线LN37和LN38来提供增强的功率效率和特性。
图10是示出根据示例实施例的导电线的设置结构的图，图11A、图11B和图11C是示出图10的导电线的分配结构的截面图。
图11A示出了由图10中的切割线A-A′或D-D′切割的截面图，图11B示出了由图10中的切割线B-B′切割的截面图，图11C示出了由图10中的切割线C-C′切割的截面图。
参考图10、图11A、图11B和图11C，可以在与第一列导电层CM1相对应的第二导电层M2中形成与列选择信号线CSL1、CSL2、CSL3、CSL4和两条屏蔽线SHIELD相对应的导电线或线段CL21、CL22、CL23、CL24、CL25和CL26。在一些实施例中，形成在与第一列导电层CM1相对应的第二导电层M2中的导电线或线段CL21、CL23、CL24和CL26分别对应于列选择信号线CSL1、CSL2、CSL3和CSL4，并且形成在与第一列导电层CM1相对应的第二导电层M2中的导电线或线段CL22和CL25对应于两条屏蔽线SHIELD，使得一条屏蔽线SHIELD在行方向X上设置在导电线或线段CL21和CL23之间，并且另一条屏蔽线SHIELD在行方向X上设置在导电线或线段CL24和CL26之间。与第一和第二全局输入输出数据线GIO1和GIO2和屏蔽线SHIELD相对应的导电线或线段CL401～CL413可以形成在与第二列导电层CM2相对应的第四导电层M4中。在一些实施例中，形成在与第二列导电层CM2相对应的第四导电层M4中的导电线或线段CL401、CL406和CL413中的每一个对应于相应屏蔽线SHIELD，形成在与第二列导电层CM2相对应的第四导电层M4中的导电线或线段CL402对应于第一全局输入输出数据线GIO1，并且形成在与第二列导电层CM2相对应的第四导电层M4中的导电线或线段CL409对应于第二全局输入输出数据线GIO2。在一些实施例中，第一全局输入输出数据线GIO1可以在行方向X上设置在与屏蔽线SHIELD相对应的导电线或线段CL401和CL406之间，并且第二全局输入输出数据线GIO2可以在行方向X上设置在与屏蔽线SHIELD相对应的导电线或线段CL406和CL413之间。第一跨接线段CL31和第二跨接线段CL32可以形成在与屏蔽导电层SM相对应的第三导电层M3中。
如上所述，列选择信号线CSL1～CSL4和全局输入输出数据线GIO1和GIO2可以在列方向Y上延伸。第一和第二全局输入输出数据线GIO1和GIO2在行方向X上相邻。
第一全局输入输出数据线GIO1可以包括在列方向Y上延伸的第一线段CL402、CL403、CL404和CL405，第二全局输入输出数据线GIO2可以包括在列方向Y上延伸的第二线段CL409、CL410、CL411和CL412。
如图10所示，第一线段CL402、CL403、CL404和CL405的第一交换线段CL404的位置可以与第二线段CL409、CL410、CL411和CL412的第二交换线段CL410的位置交换，使得第一全局输入输出数据线GIO1和第二全局输入输出数据线GIO2可以彼此交叉。
如图11B所示，第二交换线段CL410和一个第二线段CL409可以通过竖直接触部VC1和VC2连接到第二跨接线段CL32，第二跨接线段CL32形成在与屏蔽导电层SM相对应的第三导电层M3中，第三导电层M3在与第二列导电层CM2相对应的第四导电层M4下方。在一个实施例中，即使未示出，第一交换线段CL404和一个第一线段CL405也可以通过竖直接触部连接到在第二列导电层M4下方的第三导电层M3中形成的第一跨接线段CL31。
例如，如果考虑第一全局输入输出数据线GIO1和第一列选择信号线CSL1之间的耦接，则第一列选择信号线CSL1位于相对靠近第一全局输入输出数据线GIO1的线段CL402的位置，如图11A所示，但是第一列选择信号线CSL1位于距第二全局输入输出数据线GIO2的线段CL409相对较远的位置。
这样，可以使用如第一全局输入输出数据线GIO1和第二全局输入输出数据线GIO2的交叉结构那样的交叉结构来减小全局输入输出数据线和列选择信号线之间的耦接。
图12是示出根据示例实施例的导电线的设置结构的图，图13是示出图12的导电线的分配结构的截面图。
图13示出了由图12中的切割线E-E′切割的截面图。由切割线A-A′、C-C′和D-D′切割的截面图与图11A和图11C相同。
在图10至图11C的示例实施例中，在第二列导电层M4下方的第三导电层M3中形成第一跨接线段CL31和第二跨接线段CL32。在图12和图13的示例实施例中，在与第二列导电层CM2相对应的第四导电层M4上方的导电层M5中形成第一跨接线段CL51和第二跨接线段CL52。除了跨接线段的位置之外的描述与图10至图11C相同，因此，省略重复的描述。
参考图12和图13，第二交换线段CL410和一个第二线段CL409可以通过竖直接触部VC1和VC2连接到在第二列导电层M4上方的导电层M5中形成的第二跨接线段CL52。在一些实施例中，即使未示出，第一交换线段CL404和一个第一线段CL405也可以通过竖直接触部连接到在第二列导电层M4上方的导电层M5中形成的第一跨接线段CL51。
这样，可以使用如第一全局输入输出数据线GIO1和第二全局输入输出数据线GIO2的交叉结构那样的交叉结构来减小全局输入输出数据线和列选择信号线之间的耦接。
图14A和图14B是用于描述根据示例实施例的导电线的设置结构的图。
参考图14A，形成在与第四导电层M4相对应的第二列导电层CM2中的全局输入输出数据线可以在列方向Y上延伸，并且可以包括在行方向X上相邻的与第一全局输入输出数据线GIO1相对应的第一线CL41和与第二全局输入输出数据线GIO2相对应的第二线CL42。相邻的第一线CL41和第二线CL42之间的耦接可能是严重的，因此可以使用如图14B所示的修改结构来减少耦接。
参考图14B，第一全局输入输出数据线可以包括形成在第二列导电层CM2中并在列方向Y上延伸的第一上部线段CL41′和形成在第二列导电层CM2下方的屏蔽导电层SM中并在列方向Y上延伸的第一下部线段CL31′。第一上部线段CL41′和第一下部线段CL31′可以通过竖直接触部VC1连接。
第二全局输入输出数据线可以包括形成在屏蔽导电层SM中并在列方向Y上延伸的第二下部线段CL32′和形成在第二列导电层CM2中并在列方向Y上延伸的第二上部线段CL42′。第二上部线段CL42′和第二下部线段CL32′可以通过竖直接触部VC2连接。
与图14A的结构相比，第二下部线段CL32′可以位于距对应的第一上部线段CL41′相对较远的位置，因此可以减少它们之间的耦接。在一个实施例中，第二上部线段CL42′可以位于距对应的第一下部线段CL31′相对较远的位置，因此可以减少它们之间的耦接。
尽管参考图14A和图14B针对全局输入输出数据线描述了实施例，但是除了全局输入输出数据线之外，图14B的结构还可以应用于任意信号线。
图15是示出根据示例实施例的导电线的设置结构的图，图16A、图16B、图16C和图16D是示出图15的导电线的分配结构的截面图。
图16A示出了由图15中的切割线H-H′切割的截面图，图16B示出了由图15中的切割线I-I′切割的截面图，图16C示出了由图15中的切割线J-J′切割的截面图，图16D示出了由图15中的切割线K-K′切割的截面图。
参考图15、图16A、图16B、图16C和图16D，分配结构可以包括第一电源线CL11、第二电源线CL12、第三电源线CL31、第四电源线CL32、第一连接线CL21和第二连接线CL22。
第一电源线CL11形成在屏蔽导电层M3下方的第一导电层M1中，并沿第一方向(例如，列方向Y)延伸。第二电源线CL12形成在第一导电层M1中，并沿第一方向(例如，列方向Y)延伸。第一电源线CL11和第二电源线CL12在列方向Y上设置在同一条线上
第三电源线CL31形成在屏蔽导电层M3中，并沿第一方向Y延伸。第四电源线CL32形成在屏蔽导电层M3中，并沿第一方向Y延伸。第三电源线CL31和第四电源线CL32在与第一方向(例如，列方向Y)垂直的第二方向(例如，行方向X)上彼此平行地设置。
第一连接线CL21形成在第一导电层M1和屏蔽导电层M3之间的第二导电层M2中，并且通过第一竖直接触部VC21和VC31连接到第一电源线CL11和第三电源线CL31。第二连接线CL22形成在第二导电层M2中，并且通过第二竖直接触部VC22和VC33连接到第二电源线CL12和第四电源线CL32。
本文描述的各种接触部可以例如由诸如金属之类的导电材料形成。本文所述的布线图案也可以由导电材料(例如，金属)形成。
第一电源线CL11可以通过竖直接触部VC11连接到在第一导电层M1下面的半导体衬底的一部分，并且第二电源线CL12可以通过竖直接触部VC12连接到半导体衬底的另一部分。
第一电源线CL11和第二电源线CL12可以通过这种设置结构向半导体衬底提供不同的电压。在一些示例实施例中，第一电源线CL11和第二电源线CL12中的一个可以提供电源电压，另一个可以提供接地电压。在其他示例实施例中，第一电源线CL11和第二电源线CL12中的一个可以提供虚拟电源电压，另一个可以提供虚拟接地电压，以用于电力选通。
因此，通过使用电源线CL11和CL12以及电源线CL31和CL32提供电压，可以提高第一导电层M1的设计裕度，并且可以增强功率特性，其中当从顶部观看时电源线CL11和CL12设置在同一条线上，并且当从顶部观看时电源线CL31和CL32平行地设置。
图17是示出包括再分配线的半导体封装的图。
参考图17，可以通过形成集成电路并封装集成电路来实现半导体封装122。半导体管芯24可以具有背表面28(例如，底表面)和与背表面28相对的有源表面30(例如，顶表面)。半导体封装122的背表面可以包括具有密封材料的部分76和基底77。半导体管芯24可以包括具有电连接的有源元件、无源元件、导电层、电介质层等的模拟和/或数字电路。
可以使用PVD、CVD、电解电镀、非电解电镀或其他合适的工艺在有源表面30上形成导电层。还可以在半导体管芯24的有源表面30和接触焊盘32上方可选地设置绝缘或钝化层36。
可以通过图案化、溅射、电解电镀、非电解电镀或其他合适的工艺形成包括多条RDL迹线40的再分配层(RDL)。RDL迹线40可以由Al、Cu、Sn、Ni、Au、Ag等形成。RDL迹线40可以连接到接触焊盘32。
可以在半导体管芯24的背表面28处形成钝化层50以覆盖背表面28。
可以形成由绝缘层108、112和导电层110和114组成的连接结构106，以提供半导体管芯24、RDL迹线40和外部器件之间的电连接。
绝缘层108被施加到RDL迹线40的上表面44和密封材料62。可以对绝缘层108的一部分进行处理以在RDL迹线40的上表面44上提供开口。
导电层110可以形成并与RDL迹线40、密封材料62和绝缘层108接触。
导电层114可以形成在导电层110和绝缘层112上。导电层114可以包括用作焊盘116的部分。
本文所述的器件(例如，半导体封装122)的各种焊盘可以是连接到器件的内部布线的导电端子，并且可以在器件的内部布线和/或内部电路与外部源之间传输信号和/或供应电压。例如，接触焊盘32和焊盘116可以将半导体管芯24的集成电路与半导体管芯24所连接到的器件电连接，并且在半导体管芯24的集成电路与半导体管芯24所连接到的器件之间传输供应电压和/或信号。各种焊盘可以设置在器件的外表面上或附近，并且通常可以具有平面表面积(通常大于焊盘所连接到的内部布线的对应表面积)，以促进与另一端子(诸如凸块或焊球)和/或外部布线的连接。
图18A、图18B、图18C、图19、图20和图21是用于描述根据示例实施例的使用再分配线的导电线的设置结构的图。
参考图18A，通过如图17所示的封装，接合焊盘BPD可以形成在用于与外部器件电连接的半导体器件的表面上，并且可以形成再分配线RDL以用于接合焊盘BPD和内部电路之间的电连接。
与图18A的设置结构相比，图18B的设置结构还包括内部连接再分配线RDL1～RDL4。图18C示出了图18B的一部分的放大图。使用内部连接再分配线RDL1～RDL4，形成在最上面的导电层(例如，最上面的金属层)上的导电线CL41和CL43可以彼此电连接。
图19、图20和图21示出了使用再分配线的导电线的设置结构的示例实施例。
如图19的左部所示，再分配线RDL1的电特性由于另一再分配线RDL2而具有弯曲形状，因此再分配线的电特性可能劣化。
如图19的右部所示，再分配线RDL1可以被划分为线段RDL11和RDL12，其中线段RDL11和RDL12可以使用形成在最上面的导电层中的导电线CL41彼此连接，以增强再分配线的电特性。形成在RDL层中的线段RDL11和RDL12以及形成在最上面的导电层中的导电线CL41可以通过竖直接触部连接。
如图20的左部所示，由于制造工艺的限制，穿过焊盘PAD的再分配线RDL11、RDL13和RDL12中的线段RDL13可能变窄。
如图20的右部所示，焊盘PAD之间的线段RDL21可以由形成在最上面的导电层中的导电线CL41代替，以增强再分配线的电特性。形成在RDL层中的线段RDL21和RDL22以及形成在最上面的导电层中的导电线CL41可以通过竖直接触部连接。
如图21的左部所示，用于提供电力的再分配线RDLP和用于传送信号的再分配线RDLS可以交错。
如图21的右部所示，用于提供相同电压的再分配线RDLP可以使用形成在最上面的导电层中的导电线CL41和CL42彼此连接，以增强器件的电力特性。形成在RDL层中的电源线RDLP和形成在最上面的导电层中的导电线CL41和CL42可以通过竖直接触部连接。
图22A和图22B是用于描述根据示例实施例的导电线的设置结构的图。
参考图22A，多条子字线WL1～WL16可以形成在存储器单元阵列区域的多晶硅层中，并且在行方向X上延伸以穿透子字线驱动器区域SWD。在子字线驱动器区域SWD左侧的每条子字线可以与在子字线驱动器区域SWD右侧的每条子字线形成一对并彼此连接。
参考图22B，字线连接线LN11和LN12可以形成在多晶硅层上方的金属层中以与字线驱动区域SWD相交。字线连接线LN11和LN12中的每一条可以通过竖直接触部VC1～VC4连接设置在字线驱动区域两侧的一对子字线。
例如，如图22B所示，第一字线连接线LN11可以连接在子字线驱动器区域SWD两侧的子字线WL1和WL12，并且第二字线连接线LN12可以连接在子字线驱动器区域SWD两侧的子字线WL8和WL13。
子字线驱动器区域SWD中的多晶硅线的间距可以由存储器单元的单元间距来确定。因此，由于子字线驱动器的保持晶体管的长度可能受到窄的多晶硅线间距的限制，所以对多晶硅线间距的限制可能会降低子字线驱动器区域SWD中的子字线驱动器的可靠性。
使用如参考图22B所述的字线连接线LN11和LN12，可以减轻多晶硅线间距的限制，并且因此可以增强存储器件的性能。
图23是示出包括根据示例实施例的存储器件的移动系统的框图。
参考图23，移动系统1200包括应用处理器1210、连接单元1220、易失性存储器件(VM)1230、非易失性存储器件1240、用户接口1250和电源1260。
应用处理器1210可以执行诸如web浏览器、游戏应用、视频播放器等的应用。连接单元1220可以执行与外部设备的有线或无线通信。易失性存储器件1230可以存储由应用处理器1210处理的数据，或者可以作为工作存储器进行操作。例如，易失性存储器件1230可以是诸如DDR SDRAM、LPDDR SDRAM、GDDR SDRAM、RDRAM等的动态随机存取存储器。非易失性存储器件1240可以存储用于引导移动系统1200的引导图像和其他数据。用户接口1250可以包括至少一个输入设备(例如，键区、触摸屏等)和至少一个输出设备(例如，扬声器、显示设备等)。电源1260可以向移动系统1200供应电源电压。在一些实施例中，移动系统1200还可以包括相机图像处理器(CIP)和/或存储设备，例如存储卡、固态驱动器(SSD)、硬盘驱动器(HDD)、CD-ROM等等。
易失性存储器件1230和非易失性存储器件1240可以包括根据参考图1至图22所描述的示例实施例的导电线的设置结构。
通过在不同列导电层中形成列选择信号线和全局输入输出数据线并在列导电层之间的屏蔽导电层中形成电源线，可以减少信号线和电源线中的噪声，并且可以增强存储器件的性能。在一些示例实施例中，存储器件(例如，易失性存储器件1230和非易失性存储件1240)可以以各种形式来封装，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、晶片包的管芯、晶片形式的管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形IC(SOIC)、紧缩小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级处理堆叠封装(WSP)。
本发明构思可以应用于包括存储器件的任何设备和系统。例如，本发明构思可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等的系统。
前述是对示例实施例的说明，且不应被解释为对其的限制。尽管已经描述了一些示例实施例，但本领域技术人员将容易地理解，可以在示例实施例中进行各种修改，而本质上不脱离本发明构思。

Claims (20)

1.一种包括存储器单元阵列区域的存储器件，所述存储器件包括：
列选择信号线，形成在所述存储器单元阵列区域的第一列导电层中并在列方向上延伸；
全局输入输出数据线，形成在所述存储器单元阵列区域中与所述第一列导电层不同的第二列导电层中并在列方向上延伸；以及
电源线，形成在所述存储器单元阵列区域中所述第一列导电层和所述第二列导电层之间的屏蔽导电层中。
2.根据权利要求1所述的存储器件，其中所述屏蔽导电层中的所述电源线在列方向上延伸。
3.根据权利要求1所述的存储器件，其中所述屏蔽导电层中的所述电源线在与列方向垂直的行方向上延伸。
4.根据权利要求3所述的存储器件，还包括：
主字线，形成在所述屏蔽导电层中并在行方向上延伸。
5.根据权利要求3所述的存储器件，还包括：
字选择信号线，形成在所述屏蔽导电层中并在行方向上延伸。
6.根据权利要求1所述的存储器件，还包括：
形成在所述第一列导电层中并在列方向上延伸并且设置在所述列选择信号线之间的电源线；以及
形成在所述第二列导电层中并在列方向上延伸并且设置在所述全局输入输出数据线之间的电源线。
7.根据权利要求1所述的存储器件，其中所述第一列导电层对应于直接在第一导电层上方的第二导电层，所述屏蔽导电层对应于直接在所述第二导电层上方的第三导电层，并且所述第二列导电层对应于在所述第三导电层上方的第四导电层。
8.根据权利要求7所述的存储器件，还包括：
局部输入输出数据线，形成在所述第一导电层中并在与列方向垂直的行方向上延伸。
9.根据权利要求1所述的存储器件，其中所述存储器单元阵列区域包括多个存储体阵列，以及
其中，所述屏蔽导电层中的所述电源线中的至少一个在不使用竖直接触部的情况下穿透所述多个存储体阵列中相邻存储体阵列之间的外围电路区域，所述相邻存储体阵列在列方向上布置。
10.根据权利要求1所述的存储器件，其中所述第二列导电层中的所述全局输入输出数据线包括在与列方向垂直的行方向上相邻的第一全局输入输出数据线和第二全局输入输出数据线，所述第一全局输入输出数据线包括在列方向上延伸的第一线段，所述第二全局输入输出数据线包括在列方向上延伸的第二线段，以及
其中所述第一线段的第一交换线段的位置与所述第二线段的第二交换线段的位置交换，使得所述第一全局输入输出数据线和所述第二全局输入输出数据线彼此相交。
11.根据权利要求10所述的存储器件，其中所述第一交换线段和所述第一线段之一通过第一竖直接触部连接到在所述第二列导电层上方或下方的导电层中形成的第一跨接线段，以及
其中所述第二交换线段和所述第二线段之一通过第二竖直接触部连接到在所述第二列导电层上方或下方的导电层中形成的第二跨接线段。
12.根据权利要求1所述的存储器件，其中所述全局输入输出数据线包括在与列方向垂直的行方向上相邻的第一全局输入输出数据线和第二全局输入输出数据线，所述第一全局输入输出数据线包括形成在所述第二列导电层中并在列方向上延伸的第一上部线段和形成在所述第二列导电层下方的屏蔽导电层中并在列方向上延伸的第一下部线段，以及所述第二全局输入输出数据线包括形成在所述屏蔽导电层中并在列方向上延伸的第二下部线段和形成在所述第二列导电层中并在列方向上延伸的第二上部线段，所述第二下部线段对应于所述第一上部线段，所述第二上部线段对应于所述第一下部线段。
13.根据权利要求1所述的存储器件，还包括：
第一电源线，形成在所述屏蔽导电层下方的第一导电层中并在第一方向上延伸；
第二电源线，形成在所述第一导电层中并在所述第一方向上延伸，所述第一电源线和所述第二电源线沿所述第一方向设置在同一线上；
第三电源线，形成在所述屏蔽导电层中并在所述第一方向上延伸；
第四电源线，形成在所述屏蔽导电层中并在所述第一方向上延伸，所述第三电源线和所述第四电源线在与所述第一方向垂直的第二方向上彼此平行地设置；
第一连接线，形成在所述第一导电层和所述屏蔽导电层之间的第二导电层中，并且通过第一竖直接触部连接到所述第一电源线和所述第三电源线；以及
第二连接线，形成在所述第二导电层中并通过第二竖直接触部连接到所述第二电源线和所述第四电源线。
14.根据权利要求13所述的存储器件，其中所述第一电源线和所述第二电源线向所述第一导电层下方的半导体衬底提供不同的电压。
15.根据权利要求1所述的存储器件，还包括：
再分配线，形成在所述存储器件的最上面的金属层上方的再分配层中，
其中所述再分配线包括至少一条内部连接再分配线，以将形成在所述最上面的金属层中的金属线连接。
16.根据权利要求1所述的存储器件，还包括：
多条子字线，形成在所述存储器单元阵列区域的多晶硅层中；以及
一条或多条字线连接线，形成在所述多晶硅层上方的金属层中以与字线驱动区域相交，每条字线连接线通过竖直接触部将在所述字线驱动区域两侧设置的所述多条子字线中的一对子字线连接。
17.一种包括存储器单元阵列区域的存储器件，所述存储器件包括：
局部输入输出数据线，形成在所述存储器单元阵列区域的第一导电层中并在行方向上延伸；
列选择信号线，形成在所述存储器单元阵列区域的第二导电层中并在与行方向垂直的列方向上延伸，所述第二导电层与所述存储器单元阵列区域的所述第一导电层不同，所述第一导电层在所述第二导电层上方；
电源线，形成在所述存储器单元阵列区域的第三导电层中，所述第三导电层在所述第二导电层上方；以及
全局输入输出数据线，形成在所述存储器单元阵列区域的第四导电层中并在列方向上延伸，所述第四导电层在所述第三导电层上方。
18.根据权利要求17所述的存储器件，还包括：
主字线和字选择信号线，形成在所述第一导电层中并在行方向上延伸，
其中所述第三导电层中的电源线在列方向上延伸。
19.根据权利要求17所述的存储器件，还包括：
主字线和字选择信号线，形成在所述第一导电层或所述第三导电层中并在行方向上延伸，
其中所述第三导电层中的电源线在行方向上延伸。
20.一种设置包括存储器单元阵列区域的存储器件的导电线的方法，所述方法包括：
在所述存储器单元阵列区域的第一列导电层中形成在列方向上延伸的列选择信号线；
在与所述存储器单元阵列区域的所述第一列导电层不同的所述存储器单元阵列区域的第二列导电层中形成在列方向上延伸的全局输入输出数据线；以及
在所述存储器单元阵列区域中所述第一列导电层和所述第二列导电层之间的屏蔽导电层中形成电源线。
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