CN113488087A - 存储器件 - Google Patents

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Abstract

一种存储器件，包括第一程序线和第二程序线。第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中。第二程序线的第一部分形成在第一导电层中。第二程序线的第二部分形成在第二导电层中。第二程序线的第三部分形成在第二导电层上方的第三导电层中。第一程序线的第一部分和第二部分彼此大小不同，并且第二程序线的第一部分、第二部分和第三部分彼此大小不同。

Description

存储器件
技术领域
本发明的实施例涉及一种存储器件。
背景技术
静态随机存取存储器(SRAM)是一种具有存储器单元阵列的半导体存储器。设置在对应行或列中的存储器单元通过对应的字线和对应的位线被访问。可以通过字线和位线的操作从存储器单元读取数据或向存储器单元写入数据。例如，根据包括字线的几何尺寸或设置的布线来设计SRAM。
发明内容
根据本发明的一个方面，提供了一种存储器件，包括：第一程序线，配置为将第一程序信号传输到存储器单元，其中，第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中；和第二程序线，配置为将第二程序信号传输到存储器单元，其中，第二程序线的第一部分形成在第一导电层中，第二程序线的第二部分形成在第二导电层中，并且第二程序线的第三部分形成在第二导电层上方的第三导电层中，其中，第一程序线的第一部分和第二部分彼此大小不同，并且第二程序线的第一部分、第二部分和第三部分彼此大小不同。
根据本发明的另一个方面，提供了一种存储器件，包括：第一程序线，配置为将第一程序信号传输到设置在第一行中的存储器单元，其中，第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中；第二程序线，配置为将第二程序信号传输到设置在第二行中的存储器单元，其中，第二程序线的第一部分形成在第一导电层中，第二程序线的第二部分形成在第二导电层中，并且第二程序线的第三部分形成在第二导电层上方的第三导电层中；第三程序线，配置为将第三程序信号传输到设置在第三行中的存储器单元，其中，第三程序线的第一部分形成在第一导电层中，并且第三程序线的第二部分形成在第二导电层中；和第四程序线，配置为将第四程序信号传输到设置在第四行中的存储器单元，其中，第四程序线的第一部分形成在第一导电层中，第四程序线的第二部分形成在第二导电层中，并且第四程序线的第三部分形成在第三导电层中。
根据本发明的又一个方面，提供了一种存储器件，包括：第一程序线的第一部分和第二程序线的第一部分，第一程序线的第一部分和第二程序线的第一部分形成在第一导电层中；第一程序线的第二部分和第二程序线的第二部分，第一程序线的第二部分和第二程序线的第二部分形成在第一导电层上方的第二导电层中；第二程序线的第三部分，第二程序线的第三部分形成在第二导电层和第二导电层上方的第四导电层之间的第三导电层中；并且第二程序线的第四部分，第二程序线的第四部分形成在第四导电层中，其中，第一程序线的第一部分和第二部分中的至少两个彼此大小不同，并且第二程序线的第一部分、第二部分、第三部分和第四部分中的至少两个彼此大小不同。
附图说明
当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可被任意增加或减少。
图1是示出根据本发明的一些实施例的存储器件的电路图。
图2A和图2B是根据本发明的一些实施例的与图1所示的存储器件相对应的存储器件的部分的横截面示意图。
图3是根据本发明的一些实施例的与图2A和图2B所示的存储器件相对应的存储器件的部分的示意性布局图。
图4A和图4B是根据本发明的一些实施例的与图1所示的存储器器件相对应的存储器器件的部分的横截面示意图。
图5是根据本发明的一些实施例的与图2A和图2B所示的存储器器件相对应的存储器器件的部分的示意性布局图。
图6是根据本发明的一些实施例的与图1所示的存储器件相对应的存储器件的部分的横截面示意图。
图7是根据本发明的一些实施例的与图6所示的存储器件相对应的存储器件的部分的示意性布局图。
图8是根据本发明的一些实施例的与图1所示的存储器件相对应的存储器件的部分的横截面示意图。
图9是根据本发明的一些实施例的与图2B所示的存储器器件相对应的存储器器件的部分的示意性布局图。
图10是根据本发明的一些实施例的与图6所示的存储器件相对应的存储器件的部分的示意性布局图。
图11是根据本发明的一些实施例的与图6所示的存储器件相对应的存储器件的部分的示意性布局图。
图12是根据本发明的一些实施例的用于生成存储器件的方法的流程图。
图13是根据本发明的一些实施例的用于设计IC布局设计的系统的框图。
图14是根据本发明的一些实施例的IC制造系统的框图，以及与其相关联的IC制造流程。
具体实施方式
以下公开内容提供了许多不同的实施例或示例，用于实施所提供主题的不同部件。以下将描述元件和设置的具体示例以简化本发明。当然，这些仅仅是示例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考数字和/或字母。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各种实施例和/或配置之间的关系。
本说明书中使用的术语，在本领域和每一术语所使用的特定文本中，都有其常见意义。本说明书中示例的使用，包括本文论述的任何术语的示例，是说明性的，绝不限制本发明或任何示例性术语的范围和含义。同样，本发明不限于本说明书中给出的各种实施例。
尽管术语“第一”、“第二”等在本文中可用来描述各种元件，但这些元件不应受到这些术语的限制。这些术语是用来区分不同元件的。例如，在不脱离实施例的范围的情况下，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个所列相关项目的任意以及所有组合。
如本文所使用的，术语“包括”、“包含”、“具有”、“含有”、“涉及”等应理解为无限制的，即意味着包括但不限于。
在整个说明书中，对“一个实施例”、“一实施例”或“一些实施例”的引用意味着结合实施例描述的特定部件、结构、实现或特性被包括在本发明的至少一个实施例中。因此，在整个说明书中的不同地方使用短语“在一个实施例中”或“在一实施例中”或“在一些实施例中”不一定都是指同一实施例。此外，在一个或多个实施例中，可以以任何合适的方式组合特定的部件、结构、实现或特性。
在本文件中，术语“耦合”也可以称为“电耦合”，术语“连接的”可以称为“电连接的”。“耦合的”和“连接的”也可以用来表示两个或多个元素彼此协作或交互。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
如本文所用，“大约”、“约”、“近似”或“基本上”应通常指的是一个给定值或范围的任意近似值，在该给定值或范围内，任意近似值根据其所属的各个领域而变化，并且其范围适用本领域技术人员理解的最广泛的解释，以包含所有这种修改及类似结构。在一些实施例中，给定值或范围通常应在20％内，优选地在10％内，更优选地在5％内。此处给出的数值是近似的，这意味着如果没有明确指出，术语“大约”、“约”、“近似”或“基本上”可以被推断，或者意味着其他近似值。
图1示出了根据本发明的一些实施例的存储器件100的电路图。位单元BC0、BC1、……和BCn设置在同一列和相应的行R[0]、R[1]、……和R[n]中。为简单起见，图1仅示出了一列和几个位单元BC0、BC1、……和BCn，存储器件100可以包括设置在其他列和行中的其他位单元。此外，为了说明，图1中仅示出了一条位线BL和一条互补位线BLB。位单元BC0、BC1、……和BCn中的每一个耦合到位线BL和互补位线BLB，并且还耦合到相应的字线WL0、WL1、……和WLn。为简单起见，位单元BC0、BC1、……和BCn中的每一个在下文中都被称为BC，因为位单元BC0、BC1、……和BCn在一些实施例中以类似的方式操作。基于相似的原因，WL0、WL1、……和WLn中的每一个在下文中都被称为WL。
每个位单元BC包括一对反相器和两个晶体管。每个位单元BC中的该对反相器耦合在一起，并且还耦合到晶体管。每个位单元BC中的晶体管还耦合到位线BL、互补位线BLB和对应的字线WL。在一些实施例中，对于每个位单元，该对反相器被配置为存储位数据。晶体管被配置成响应于字线信号和位线信号来激活该对反相器并写入或读出位数据。字线信号通过对应的字线WL传输，位线信号通过位线BL和互补位线BLB传输。在一些其他实施例中，位单元BC中的每一个是由六个晶体管(6T-SRAM)形成的静态随机存取存储器(SRAM)单元。在各种实施例中，每个位单元BC由单端口SRAM单元实现。在替代实施例中，每个位单元BC由双端口SRAM单元实现。位单元BC中的每一个可以由其他等效的SRAM单元形成，并且位单元BC的各种配置都在本发明的预期范围内。
在一些实施例中，在存储器件100的各级之间分割字线WL中的每一个。对于每条字线WL，分开的部分形成在存储器件100的不同金属层中，并且耦合在一起以传输相应的字线信号。通过在各个金属层之间设置字线WL的分开部分，按照用于生成存储器件100的布局设计的设计规则，一个金属层中的至少一个分开部分被加宽以具有加宽区域。在一些实施例中，两条相邻字线WL被认为是具有这些分开部分的特定配置的组。例如，如图1所示，将字线WL0和WL1视为一组，将字线WL2和WL3(未示出)视为另一组。每个组具有用于设置字线WL的对应分开部分的相同配置，并且如下所述，这种配置还在横截面图和布局图中示出。
参考图2A和图2B。图2A和图2B是根据本发明的一些实施例的对应于图1所示的存储器件100的存储器件200的部分的横截面示意图。为便于理解，参考图2B讨论了图2A的实施例。关于图1的实施例，为了便于理解，图2A和图2B相同的元件用相同的附图标记表示。
如图2A所示，位单元BC0耦合到字线WL0。在一些实施例中，位单元BC0对应于图1所示的位单元BC0，并且字线WL0对应于图1所示的字线WL0。字线WL0具有部分WL0-1、WL0-2、WL0-3a和WL0-3b以及通孔VA。这些部分WL0-1、WL0-2、WL0-3a和WL0-3b被分开并设置在连续的金属层M1、M2和M3中。通孔VA设置在两个相邻的金属层M1-M3之间，以将部分WL0-1、WL0-2、WL0-3a和WL0-3b耦合在一起。为简单起见，在图2A中或在本发明的一些实施例中所示的其他相应附图中仅标注了一个通孔VA。在本发明的一些实施例中所示的对应字线WL的部分在下文中也被称为部。
部WL0-1形成在M1层中。部WL0-3a和WL0-3b形成在M1层上方的M2层中。部WL0-2形成在M2层上方的M3层中。部WL0-1耦合到位单元BC0的晶体管，并且还通过通孔VA耦合到部WL0-3a和WL0-3b。部WL0-3a和WL0-3b通过通孔VA耦合到部WL0-2。在一些实施例中，部WL0-3b与具有相同结构配置的部WL0-3a相同。利用这种配置，部WL0-1、WL0-3a和WL0-3b以及WL0-2彼此并行耦合。
如图2B所示，位单元BC1耦合到字线WL1。在一些实施例中，位单元BC1对应于图1所示的位单元BC1，并且字线WL1对应于图1所示的字线WL1。字线WL1具有部WL1-1、WL1-2、WL1-3a、WL1-3b、WL1-4、WL1-5a和WL1-5b，以及通孔VA、V3-1、V3-2、V4-1和V4-2。字线WL1的部WL1-1、WL1-2、WL1-3a、WL1-3b、WL1-4、WL1-5a和WL1-5b设置在连续的金属层M1-M5中，并且耦合在一起。通孔VA设置在M1和M2层之间，以及M2和M3层之间。通孔V3-1和V3-2设置在M3和M4层之间。通孔V4-1和V4-2设置在M4和M5层之间。
部WL1-1形成在M1层中。部WL1-3a和WL1-3b分开并形成在M2层中。部WL1-4形成在M3层中。部WL1-5a和WL1-5b分开并形成在M3层上方的M4层中。部WL1-2形成在M4层上方的M5层中。部WL1-1耦合到位单元BC1的晶体管，并且还通过通孔VA耦合到部WL1-3a和WL1-3b。部WL1-3a和WL1-3b通过通孔VA耦合到部WL1-4。部WL1-4通过通孔V3-1和V3-2耦合到部WL1-5a和WL1-5b。部WL1-5a和WL1-5b通过通孔V4-1和V4-2耦合到部WL1-2。利用这种配置，部WL1-1、WL1-3a和WL1-3b、WL1-4、WL1-5a和WL1-5b和WL1-2彼此并行耦合。
在一些实施例中，部WL1-3b与部WL1-3a相同。部WL1-5a和WL1-5b具有相同的结构配置；通孔V3-1和V3-2具有相同的结构配置；并且通孔V3-1和V3-2也具有相同的结构配置。
为了说明的目的，给出了图2A和图2B中所示的金属层M1-M5的数量和设置。用于实现图2A和图2B中的存储器件200的金属层M1-M5的各种数量和设置都在本发明的预期范围内。例如，在一些实施例中，字线WL0的仅一个部WL0-3a在M2层中，用于将剩余部WL0-1和WL0-2耦合在一起。
参考图3。图3是根据本发明的一些实施例的与图2A和图2B所示的存储器件200相对应的存储器件的部分的示意性布局图300。在一些实施例中，交叉线A-A’对应于图2A所示的交叉线A-A’，交叉线B-B’对应于图2B所示的交叉线B-B’。为便于理解，参考图2A和图2B讨论了图3的实施例，并且仅示出与字线WL0-WL3相关联的元件。参考图2A和图2B的实施例，为了便于理解，图3中相同的元件用相同的附图标记表示。
如图3所示，布局图300示出了形成在M3-M5层中的存储器件的一部分的平面图。字线WL0、WL1、WL2和WL3分别设置在同一列和行R[0]、R[1]、R[2]和R[3]中。如图3所示，布局图300沿交叉线A-A’和交叉线B-B’的横截面图分别对应于上文在图2A和图2B中讨论的在M3层上方形成的结构。在一些实施例中，图3所示的字线WL0-WL3的沿X方向的长度基本上等于图1所示的位单元BC的单元宽度。图3所示的行R[0]、R[1]、R[2]和R[3]中的每一行的沿Y方向的宽度基本上等于如图1所示的位单元BC的单元高度。布局图300还包括沿X方向延伸的其他列和沿Y方向延伸的其他行。为简单起见，图3中仅示出了一列和几行R[0]-R[3]。在一些实施例中，字线WL0和WL2具有用于设置它们自己的分开的部和通孔的相似配置，并且字线WL1和WL3具有其相似配置。因此，类似的配置在此不再详细说明。
在M3层中，字线WL0的部WL0-2和字线WL1的部WL1-4沿X方向延伸，并且在Y方向上彼此分开。在M4层中，字线WL1的部WL1-5a和WL1-5b沿Y方向延伸，并且在X方向上彼此分开。在一些实施例中，部WL1-5a和WL1-5b沿Y方向的边缘基本上重叠并与对应位单元BC的边界对齐，如图1所示。在M5层中，字线WL1的部WL1-2沿X方向延伸。在M3和M4层之间，通孔V3-1和V3-2呈正方形，并且在X方向上彼此分开。在M4和M5层之间，通孔V4-1和V4-2呈正方形，并且在X方向上彼此分开。在Y方向上，通孔V4-1与通孔V3-1进一步分开，通孔V4-2与通孔V3-2进一步分开。
参考图2B和图3，部WL1-2设置在字线WL1的剩余部和通孔上方。在图3的布局视图中，在一些实施例中，部WL1-2与部WL1-4、WL1-5a和WL1-5b部分重叠。部WL1-2还与字线WL0的部WL0-2部分重叠。或者，部WL1-2与字线WL1的部WL1-4和字线WL0的部WL0-2以沿Y方向的偏移量重叠。此外，部WL1-2与字线WL1的部WL1-5a和WL1-5b的部分重叠。另外，部WL1-2与通孔V3-1和V3-2的部分重叠，并与整个通孔V4-1和V4-2重叠。
此外，部WL1-5a与部WL0-2和WL1-4部分重叠，并且与通孔V3-1和V4-1完全重叠。部WL1-5b与部WL0-2和WL1-4部分重叠，并与通孔V3-1和V4-1完全重叠。
为了说明的目的，给出了图3所示的字线WL0-WL3的配置。图3所示的字线WL0-WL3的各种配置都在本发明的预期范围内。
参考图4A和图4B。图4A和图4B是根据本发明的一些实施例的与如图3所示的布局图300所示的存储器件相对应的存储器件400的部分的横截面示意图。图3示出的布局图300所示的存储器件也对应于图2A和图2B中所示的存储器件200，因此为了便于理解，图4A和图4B中相同的元件用相对于图2A至图3的实施例相同的附图标记表示。
图4A示出了在图3所示的交叉线C-C’处的横截面图，并且仅示出与字线WL0相关联的元件。如图4A所示，部WL0-1、WL0-3a和WL0-2分别形成在M1-M3层中，并通过通孔VA接触在一起，如上面参考图2A所讨论的。部WL0-2设置在部WL0-3a和WL0-1的上方，并与部WL0-3a和WL0-1完全重叠。
图4B示出了在图3所示的交叉线D-D’处的截面图，并且仅示出与字线WL1相关联的元件。如图4B所示，部WL1-1、WL1-3b、WL1-4、WL1-5b和WL1-2分别形成在M1-M5层中，并通过通孔VA、V3-2和V4-2接触在一起，如上面参考图2B所讨论的。部WL1-2设置在部WL1-1、WL1-3b、WL1-4和WL1-5b的上方，并与这些部偏移，从而与这些部部分重叠，如上面参考图3所讨论。
在一些实施例中，由于图2A至图4B中所示的部沿Z方向(未示出)具有相同的高度，因此部的大小被称为面积。返回参考图3和图4A，在一些实施例中，由于交叉线C-C’沿Y方向延伸，所以沿着图4A中所示的交叉线C-C’的部WL0-2的长度对应于沿着图3中所示的Y方向上的部WL0-2的宽度。因此，在一些实施例中，部WL0-2的宽度大于部WL0-3a或WL0-1的宽度。类似地，返回参考图3和图4B，在一些实施例中，由于交叉线D-D’沿Y方向延伸，所以沿着图4B中所示的交叉线D-D’的部WL1-2的长度对应于沿着图3中所示的Y方向上的部WL1-2的宽度。在一些实施例中，部WL1-2的宽度大于部WL1-1、WL1-3b、WL1-4和WL1-5b中的至少一个的宽度。
如参考图2A至图2B所讨论的，M1层中的部WL0-1和WL1-1耦合到对应的位单元BC0和BC1。在一些实施例中，参考图2A至图4B，与对应的位单元BC0或BC1接触的字线WL0-1和WL1-1的这些部被指示为基部。基部被称为形成在最低金属层中并与位单元BC0或BC1接触的对应字线WL0或WL1的一部分。此外，M3层中的部WL0-2和M5层中的部WL1-2被指示为屋顶部。屋顶部被称为形成在最高金属层中的对应字线WL0或WL1的一部分。包括例如M2层中的部WL0-3a、WL0-3b、WL1-3a和WL1-3b、M3层中的部WL1-4以及M4层中的部WL1-5a和WL1-5b的剩余部被指示为互连部。互连部被称为对应字线WL0或WL1的一部分，其形成在最高和最低金属层之间，并耦合在基部和屋顶部之间。在各种实施例中，下面进一步详细说明字线WL0或WL1的基部、互连部和屋顶部的大小/面积。
在一些实施例中，各种金属层中字线的至少两个部彼此大小/面积不同。对于每条字线，互连部、基部和屋顶部中的至少两个彼此大小/面积不同，如下所述。
对于每条字线，在一些实施例中，互连部的面积与屋顶部的面积不同，并且还与基部的面积不同。例如，参考图2A至图4B，对于字线WL0，部WL0-1、WL0-2和WL0-3a沿X方向的长度基本相同，如图2A所示。如图4A所示，部WL0-3a沿Y方向的宽度小于部WL0-1和WL0-2中的每一个的宽度。因此，部WL0-3a的面积小于部WL0-1的面积，并且也小于部WL0-2的面积。或者说，至少一个互连部的面积小于基部或屋顶部的面积。以另一种方式解释，基部或屋顶部的大小大于每个互连部的大小，因为这些部沿Z方向具有相同的高度(未示出)。因此，本发明的实施例的部的大小在下文中被称为面积。
此外，在一些实施例中，对于字线WL1，部WL1-1、WL1-2和WL1-4沿X方向的长度基本相同，如图2B所示。如图4B所示，部WL1-4沿Y方向的宽度小于部WL1-1和WL1-2中的每一个的宽度。因此，部WL1-4的面积小于部WL1-1或WL1-2的面积。此外，如图4B所示，部WL1-3b和WL1-5b中的每一个沿Y方向的长度小于部WL1-1或WL1-2的长度。部WL1-3b和WL1-5b中的每一个沿X方向的宽度小于部WL1-1或WL1-2的宽度，如图2B所示。因此，部WL1-3b或WL1-5b的面积小于部WL1-1或WL1-2的面积。
在一些实施例中，设置在最低和最高金属层之间的互连部也被表示为字线的内部接触部分，用于耦合基部和屋顶部。例如，如图2A所示，部WL0-3a和WL0-3b被配置为耦合部WL0-1和部WL0-2。在另一示例中，如图2B所示，部WL1-3a、WL1-3b、WL1-4、WL1-5a和WL1-5b被配置为耦合部WL1-1和部WL1-2。利用这种配置，互连部还被配置为通过具有各种面积来调节对应字线的内阻。或者，每条字线的等效电阻由互连部的面积来调节。在一些实施例中，包括例如字线WL0和WL1的字线具有与相应互连部的调整基本相同的等效电阻。
在一些实施例中，对于每条字线，基部的面积不同于屋顶部的面积。例如，参考图2A至图4B，对于字线WL0，部WL0-1沿Y方向的宽度小于部WL0-2的宽度，如图4A所示。因此，部WL0-1和WL0-2具有彼此不同的面积，具有如上所述的相同长度。类似地，对于字线WL1，部WL1-2沿Y方向的宽度大于部WL1-1的宽度，如图4B所示，从而部WL1-1和WL1-2具有不同的面积。或者，基部和屋顶部的尺寸彼此不同。
对于两条相邻的字线，在一些实施例中，各自的屋顶部具有彼此不同的面积。例如，如图3所示，部WL0-2的面积大于部WL1-2的面积。
在一些实施例中，各个字线的基部设置在也被表示为基金属层的同一金属层中。例如，参考图2A和图2B，部WL0-1和WL1-1都形成在M1层中。在其他实施例中，各个字线的屋顶部设置在也表示为屋顶金属层的不同金属层中。例如，参考图2A和图2B，在M3层中形成部WL0-2，在M5层中形成部WL1-2。利用这种配置，基部和屋顶部也被表示为与互连部耦合的两个主要结构，用于传输对应的字线信号。
在一些实施例中，对于每条字线，同一金属层中，至少两个部彼此分开，并且具有基本上相同的面积。例如，参考图2A，对于字线WL0，在M2层中，部WL0-3a和WL0-3b是分开的，并且具有基本上相同的面积。参考图2A，对于字线WL1，M2层中的分开部WL1-3a和WL1-3b具有相同的面积。在其他示例中，参考图2B和图3，对于字线WL1，M4层中的分开部WL1-5a和WL1-5b彼此平行设置。此外，部WL1-5a和WL1-5b具有相同的面积。
在一些实施例中，对于两条相邻字线，在同一金属层中，对应字线的至少两部彼此分开，并且具有基本上相同的面积。例如，对于字线WL0-WL3，在M1层中，部WL0-1和WL1-1，以及字线WL2和WL3的基部(未示出)彼此均匀地分开，并且具有基本上相同的面积。
在一些实施例中，对于两条相邻字线，在同一金属层中，对应字线的至少两部彼此分开，并且具有彼此不同的面积。例如，如图3所示，在M3层中，字线WL0的部WL0-2的面积大于字线WL1的部WL1-4的面积。
在一些方法中，包括在存储器件中的字线形成在相同的金属层中，并且按顺序设置成行，用于将字线信号传输到各个位单元。因此，字线的面积被限制为行高(即单元高度)，并且字线的等效电阻取决于这些具有负相关性的面积。因此，字线的性能受字线的等效电阻的影响。
与上述方法相比，在本发明的实施例中，例如参考图2A至图4B，字线WL0-WL1中的每一个的分开部分形成在多个金属层中。字线WL0或WL1的等效电阻降低，因为各个字线WL0或WL1的分开部分是并行耦合的。此外，指示为屋顶部的字线WL0和WL1的部分具有比字线WL0和WL1的剩余部中的至少一个剩余部的面积更大的面积。因此，这些部分具有各种面积，并且还具有一定的设置和配置方案。因此，对于字线WL0和WL1中的每一个，等效电阻被优化，并且能够被调整或进一步减小。
参考图5。图5是根据本发明的一些实施例的与图2A和图2B所示的存储器件200相对应的存储器件的部分的示意性布局图500。在一些实施例中，交叉线A5-A5’对应于图2A所示的交叉线A-A’，交叉线B5-B5’对应于图2B所示的交叉线B-B’。图5所示的布局图500是图3所示的布局图300的替代实施例，因此，类似的配置在此不再公开。关于图2A至图3的实施例，为了便于理解，图5中相同的元件用相同的附图标记表示。
与图3相比，图5所示的布局图500中，字线WL0具有在M1层中的多个部WL0-1(未示出)、在M2层中的WL0-3a和WL0-3b(未示出)、在M3层中的WL0-4、在M4层中的WL0-5a和WL0-5b，和在M5层中的WL0-2。字线WL0还包括M1和M2层之间以及M2和M3层之间的通孔VA(未示出)，并且还包括M3和M4层之间的通孔V3-1和V3-2，以及M4和M5层之间的通孔V4-1和V4-2。字线WL0具有用于设置部WL0-1、WL0-2、WL0-3a、WL0-3b、WL0-4、WL0-5a和WL0-5b以及通孔VA、V3-1、V3-2、V4-1和V4-2的配置。该配置与图2B所示的字线WL1的配置相同，用于设置部WL1-1、WL1-2、WL1-3a、WL1-3b、WL1-4、WL1-5a和WL1-5b以及通孔VA、V3-1、V3-2、V4-1和V4-2。因此，类似的配置在此不再公开。
此外，与图3相比，布局图500中的字线WL1具有M1层中的部WL1-1(未示出)、M2层中的WL1-3a和WL1-3b(未示出)，以及M3层中的WL1-2。字线WL1还包括M1和M2层之间的通孔VA(未示出)。字线WL1具有用于设置部WL1-1、WL1-2、WL1-3a和WL1-3b以及通孔VA的配置。该配置与图2A所示的字线WL0的配置相同，用于设置部WL0-1、WL0-2、WL0-3a和WL0-3b以及通孔VA。因此，类似的配置在此不再公开。
如图5所示，在一些实施例中，在M3层中，部WL0-4的面积小于部WL1-2的面积。对于字线WL0，M3层中的部WL0-4的面积比M5层中的部WL0-2的面积更小。
参考图6。图6是根据本发明的一些实施例的对应于图1所示的存储器件100的存储器件600的部分的横截面示意图。图6所示的存储器件600是图2A至图2B所示的存储器件200的替代实施例，因此，类似的配置在此不再公开。关于图1至图2B的实施例，为了便于理解，图6中相同的元件用相同的附图标记表示。
如图6所示，与位单元BC1接触的字线WL1具有在M1-M5层中的各种部和通孔。与图2B相比，在图6所示的存储器件600中，在M3层中形成两个部WL1-4a和WL1-4b，并且它们彼此分开。或者，在M3层中，图2B所示的部WL1-4被分成图6所示的多个部WL1-4a和WL1-4b。在一些实施例中，部WL1-4a和WL1-4b是两个相同的金属结构。在各种实施例中，部WL1-4a和WL1-4b被表示为用于耦合部WL1-1和WL1-2的互连部，如上所述。
参考图7。图7是根据本发明的一些实施例的对应于图6所示的存储器件600和图2A所示的存储器件200的存储器件的部分的示意性布局图700。在一些实施例中，交叉线A-A’对应于图2A所示的交叉线A-A’，交叉线B6-B6’对应于图6所示的交叉线B6-B6’。图7所示的布局图700是图3所示的布局图300的替代实施例，因此，类似的配置在此不再公开。关于图2A、图3和图6的实施例，为了便于理解，图7中相同的元件用相同的附图标记表示。
与图3相比，在图7所示的布局图700中，部WL1-4a和WL1-4b沿X方向延伸，并且在X方向上彼此分开。部WL1-4a、部WL1-5a和通孔V3-1重叠。部WL1-4b、部WL1-5b和通孔V3-2重叠。部WL1-2与字线WL0的部WL0-2、字线WL1的部WL1-4a、WL1-4b、WL1-5a和WL1-5b部分重叠，并且与部WL1-4a和WL1-4b之间的间隔部分重叠。
如图7所示，在一些实施例中，部WL1-4a和WL1-4b具有基本上相同的面积。具体地说，在X方向上，部WL1-4a的长度基本上等于部WL1-4b的长度。在Y方向上，部WL1-4a的宽度基本上等于部WL1-4b的宽度。在一些其他实施例中，沿X方向，部WL1-4a和WL1-4b以及部WL1-4a和WL1-4b之间的间隔具有基本上相同的长度。或者，在一些实施例中，部WL1-4a或WL1-4b的长度基本上等于图1所示的位单元BC的一个单元宽度除以三。在其他实施例中，该长度也基本上等于一个单元宽度减去部WL1-4a和WL1-4b之间的空白空间的特定长度，然后除以部WL1-4a和WL1-4b的数量。以另一种方式解释，部WL1-4a或WL1-4b的长度至少取决于M3层中的单元宽度和这些部的数量。
在一些实施例中，在如图7所示紧邻该列设置的另一列中，字线WL0-WL3具有相同的设置和配置。或者，字线WL0-WL3沿着X方向延伸并被复制。利用这种配置，M3层中的部WL1-4a或WL1-4b的数量基本上等于设置在一列和一行R[0]-R[4]中的位单元的数量。参考图7，部WL1-4a或WL1-4b的数量为1。设置在这样的列和行R[1]中的位单元(即，图6所示的位单元BC1)的数量也是1。因此，部WL1-4a或WL1-4b的数量等于列和行R[1]的数量。在一些其他实施例中，同一层中的一条字线的分割部的数量大于设置在行R[0]-R[4]之一中的位单元的数量。例如，参考图7，在M3层中的字线WL1的分割部WL1-4a、WL1-4b和其他重复部(未示出)的数量大于设置在行R[1]中的位单元的数量。
参考图8。图8是根据本发明的一些实施例的对应于图1所示的存储器件100的存储器件800的部分的横截面示意图。图8所示的存储器件800是图6所示的存储器件600的替代实施例，因此，类似的配置在此不再公开。关于图1和图6的实施例，为了便于理解，图8中相同的元件用相同的附图标记表示。
与图6相比，在图8所示的存储器件800中，字线WL0的一个部分WL0-2p被示为部，并且形成在M3层中。部WL0-2p设置在部WL1-4a和WL1-4b之间，并且与部WL1-4a和WL1-4b分开。
参考图9。图9是根据本发明的一些实施例的对应于图8所示的存储器件800和图2A所示的存储器件200的存储器件的部分的示意性布局图900。在一些实施例中，交叉线A-A’对应于图2A所示的交叉线A-A’，交叉线B8-B8’对应于图8所示的交叉线B8-B8’。图9所示的布局图900是图7所示的布局图700的替代实施例，因此，类似的配置在此不再公开。关于图2A、图7和图8的实施例，为了便于理解，图9中相同的元件用相同的附图标记表示。
与图7相比，在图9所示的布局图900中，字线WL0的部WL0-2还具有沿Y方向延伸的突出部分WL0-2p。在一些实施例中，部WL0-2被成形为字母“T”。如图9所示，突出部分WL0-2p设置在部WL1-4a和WL1-4b之间。部WL1-2与字线WL0的突出部分WL0-2p、字线WL1的部WL1-4a、WL1-4b、WL1-5a和WL1-5b部分重叠，并且还与设置在部WL1-4a、WL1-4b和突出部分WL0-2p之间的空间部分重叠。
在相同的金属层中，在一些实施例中，字线WL0的部的面积不同于字线WL1的部的面积。具体地，如图9所示，在M3层中，部WL0-2的总面积大于部WL1-4a和WL1-4b的总面积。此外，与图7所示的实施例相比，字线WL0的屋顶部，即部WL0-2，具有更大的面积。利用这种配置，由于部WL0-2的加宽面积，字线WL0具有较小的等效电阻。
参考图10。图10是根据本发明的一些实施例的对应于图2B所示的存储器件200的存储器件的部分的示意性布局图1000。在一些实施例中，交叉线B10-B10’对应于图2B所示的交叉线B-B’，交叉线B-B’也对应于图2B所示的交叉线B-B’。图10所示的布局图1000是图3所示的布局图300或图5所示的布局图500的替代实施例，因此，类似的配置在此不再公开。关于图2B、图3和图5的实施例，为了便于理解，图10中相同的元件用相同的附图标记表示。
与图3相比，在图10所示的布局图1000中，字线WL0具有在M3层中的部WL0-4、在M4层中的部WL0-5a和WL0-5b、在M5层中的部WL0-2。部WL0-4和WL0-2沿X方向延伸，部WL0-5a和WL0-5b沿Y方向延伸。字线WL0还具有通孔V3-1、V3-2、V4-1和V4-2，这些通孔的配置与字线WL1中包括的通孔的配置类似。部WL0-5a与通孔V3-1和V4-1重叠，部WL0-5b与通孔V3-2和V4-2重叠。部WL0-2设置在部WL0-5a、WL0-5b和WL0-4以及通孔V3-1、V3-2、V4-1和V4-2的上方并与其重叠，没有偏移。
此外，在一些实施例中，字线WL0和WL1具有相似的配置。例如，如图10所示，部WL1-2设置在部WL0-5a、WL0-5b和WL0-4以及通孔V3-1、V3-2、V4-1和V4-2的上方并与其重叠，没有偏移。
如图10所示，在一些实施例中，对于字线WL0，部WL0-2的面积小于部WL0-4的面积。在一些实施例中，部WL0-5a或WL0-5b沿Y方向的长度基本上等于部WL0-2沿Y方向的宽度。或者，部WL0-5a或WL0-5b的短边与部WL0-2的长边平行并与其重叠。字线WL1具有与字线WL0相似的配置，这里不再详细描述。或者，在一些实施例中，在相同的金属层中，对于两条相邻的字线，对应字线的部具有基本上相同的面积。例如，如图10所示，M3层中的部WL0-4和WL1-4具有基本上相同的面积，并且M5层中的部WL0-2和WL1-2也具有基本上相同的面积。
参考图11。图11是根据本发明的一些实施例的对应于图2B中所示的存储器件200的存储器件的部分的示意性布局图1100。在一些实施例中，交叉线B11-B11’对应于图2B所示的交叉线B-B’，交叉线B-B’也对应于图2B所示的交叉线B-B’。图11所示的布局图1100是结合图10所示的布局图1000的图5所示的布局图500的替代实施例，因此，类似的配置在此不再公开。关于图2B、图5和图10的实施例，为了便于理解，图11中相同的元件用相同的附图标记表示。
与图10相比，在图11所示的布局图1100中，字线WL0的通孔V3-1和V4-1彼此分开，并且字线WL0的通孔V3-2和V4-2彼此分开。部WL0-4与通孔V3-1和V3-2直接重叠，没有偏移，并且与部WL0-5a和WL0-5b部分重叠，有偏移。部WL0-2与字线WL0的剩余部直接重叠，包括例如部WL0-4、WL0-5a和WL0-5b以及通孔V3-1、V3-2、V4-1和4-2。部WL0-2还与字线WL1的部WL1-4部分重叠。此外，字线WL1的部WL1-2与部WL1-4的一部分重叠。
如图11所示，在一些实施例中，在M3层中，部WL0-4的面积小于部WL1-4的面积，这类似于图5所示的实施例。在M4层中，部WL0-5a和WL0-5b具有基本上相同的面积，部WL1-5a和WL1-5b具有基本上相同的面积，这类似于至少图5或图10所示的实施例。此外，部WL0-5a或WL0-5b的面积大于部WL1-5a或WL1-5b的面积。在M5层中，部WL0-2的面积大于部WL1-2的面积。
在一些实施例中，图2A至图11所示的字线WL0也被指示为原始偶数字线，并且图2A-图11所示的字线WL1也被指示为原始奇数字线。设置成偶数行(包括例如行R[2]和R[4])的其他字线具有分开的部。对应字线的这些分开的部以与原始偶数字线WL0相同的配置设置。类似地，设置在奇数行(例如包括行R[3]和R[5])中的其他字线具有分开的部。对应字线的这些分开的部以与原始奇数字线WL1相同的配置设置。或者，两条相邻的字线被认为是一组，用于在多个金属层中形成各自的分割部，具有参考图2A至图11讨论的各种区域或形状。
参考图12。图12是根据本发明的一些实施例的用于生成对应于图1所示的存储器件100、图2A和图2B所示的存储器件200、图4A和图4B所示的存储器件400、图6所示的存储器件600或图8所示的存储器件800中的至少一个的方法1200的流程图。以下参考图2A和图2B所示的存储器件200对图12中的方法1200进行的说明包括示例性操作。然而，图12中的操作不一定按照所示的顺序执行。或者，根据本发明的各种实施例的精神和范围，可以适当地添加、替换、改变顺序和/或取消操作。
在操作S1210中，在基金属层中形成第一字线的第一部分和第二字线的第一部分。在以下实施例中，基金属层对应于如图2A至图2B所示的M1层。作为说明，如图2A和图2B所示，字线WL0的部WL0-1和字线WL1的部WL1-1形成在M1层中。
在操作S1220中，第一字线的第二部分和第二字线的第二部分形成在基金属层上方的第一金属层中。在以下实施例中，第一金属层对应于M1层上方的M3层，如图2A至图10所示。作为说明，如图2A和图2B所示，在M3层中形成字线WL0的部WL0-2。字线WL1的部WL1-4也形成在M3层中。
在操作S1230中，第二字线的第三部分形成在第一金属层和第一金属层上方的第三金属层之间的第二金属层中。在以下实施例中，第二金属层对应于M4层，第三金属层对应于M5层，其中M4层位于M3层和M5层之间，如图2A至图10所示。作为说明，如图2B所示，字线WL1的部WL1-5a和WL1-5b形成在M4层中。
在操作S1240中，在第三金属层中形成第二字线的第四部分。在以下实施例中，第三金属层对应于M1层上方的M5层，如图2A至图10所示。作为说明，如图2B所示，字线WL1的部WL1-2形成在M5层中。
在一些实施例中，方法1200还包括以下操作。第一字线的第三部分形成在第二金属层中。作为说明，在一些实施例中，参考图11，在M5层中形成对应于第三部分的字线WL0的部WL0-2，并且在M3层中形成对应于操作S1220中所示的第二部分的字线WL0的部WL0-4。
在一些实施例中，方法1200还包括以下操作。第一字线的第四部分形成在第一金属层和第二金属层之间的第三金属层中。在下面的实施例中，第三金属层对应于在M3层和M5层之间的M4层，如图2A至图10所示。作为说明，在一些实施例中，参考图11，字线WL0的部WL0-5a和WL0-5b形成在M4层中。
现在参考图13。图13是根据本发明的一些实施例的用于设计集成电路布局设计的电子设计自动化(EDA)系统1300的框图。EDA系统1300被配置为实现图12中公开并结合图2A至图11进一步说明的方法1200的一个或多个操作。在一些实施例中，EDA系统1300包括APR系统。
在一些实施例中，EDA系统1300是通用计算设备，其包括硬件处理器1320和非易失性计算机可读存储介质1360。存储介质1360，除了其它用处之外，通过，即，存储，计算机程序代码(指令)1361，即，一组可执行的指令进行编码。通过硬件处理器1320对于指令1361的执行代表了(至少部分)EDA工具，其实施例如方法1200的一部分或全部。
处理器1320通过总线1350电耦合至计算机可读存储介质1360。处理器1320还通过总线1350电耦合到I/O界面1310和制造工具1370。网络界面1330也通过总线1350电联接至处理器1320。网络界面1330连接到网络1340，使得处理器1320和计算机可读存储介质1360能够通过网络1340连接到外部元件。处理器1320被配置为执行计算机可读存储介质1360中编码的计算机程序代码1361，以使电子设计自动化系统1300可用于所描述的工艺和/或方法的一部分或全部。在一个或多个实施例中，处理器1320为中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储媒介1360是电子的、磁性的、光纤的、电磁的、红外线的和/或半导体系统(或者装置或者器件)。例如，计算机可读存储媒介1360包括半导体或固态存储器、磁带、移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储媒介1360包括光盘只读存储器(CD-ROM)、读写光盘存储器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储计算机程序代码1361的存储媒介1360被配置为引起电子设计自动化系统1300(其中，此类执行代表(至少部分)电子设计自动化工具)可用于执行所描述的工艺和/或方法的一部分或者全部。在一个或多个实施例中，存储媒介1360也存储帮助执行所描述的工艺和/或方法的一部分或者全部的信息。在一个或多个实施例中，存储介质1360存储标准单元的库1362，标准单元包括本文所公开的标准单元，例如，包括上面参考图1讨论的字线WL的单元。
EDA系统1300包括I/O界面1310。I/O界面1310电耦合到外部电路。在一个或者多个实施例中，I/O界面1310包含键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或用于传递信息和命令给处理器1320的光标方向键。
EDA系统1300还包含耦合到处理器1320上的网络界面1330。网络界面1330允许EDA系统1300与与一个或多个其他电脑系统连接的网络1340连通。网络界面1330包括无线网界面，例如蓝牙、无线局域网(WIFI)、接入控制(WIMAX)、通用分组无线业务(GPRS)或移动通信(WCDMA)或有限网络界面，诸如以太网、通用串行总线(USB)或电子电气工程师协会(IEEE-1364)。在一个或多个实施例中，所述工艺和/或方法的部分或全部均在两个或多个EDA系统1300中执行。
EDA系统1300还包括耦合到处理器1320的制造工具1370。制造工具1370被配置为基于由处理器1320处理的设计文件和/或如上所述的IC布局设计来制造集成电路，包括例如图1所示的存储器件100、图2A至图2B所示的存储器件200、图4A至图4B所示的存储器件200、图6所示的存储器件600和图8所示的存储器件800。
EDA系统1300被配置为通过I/O界面1310接收信息。通过I/O界面1310接收的信息包括指令、数据、设计规则、标准单元库和/或处理器1320处理的其他参数中的一个或多个。信息通过总线1350被转移到处理器1320。电子设计自动化系统1300被配置为接收与通过输入/输出界面1310的用户界面(UI)有关的信息。该信息作为用户界面(UI)1363存储在计算机可读介质1360中。
在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为由处理器执行的单独的软件应用程序。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为部分附加软件应用程序的软件应用程序。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为对于的软件应用程序的插件。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为部分电子设计自动化工具的软件应用程序。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为部分电子设计自动化系统1300的软件应用程序。在一些实施例中，使用工具，诸如可从全球电子设计公司获得
Figure BDA0002972271720000201
或者另一个合适的布局生成工具，生成包括标准单元的布局图。
在一些实施例中，工艺实现为存储在非瞬时计算机可读记录介质中的程序的功能。非瞬时计算机可读记录介质的实例包括，但不限于，外部/可移除和/或内部/内建存储或记忆单元，例如，光盘，诸如数字视频光盘，磁盘，诸如硬盘，半导体存储器，诸如只读存储器、随机存取存储器和记忆卡等等中的一个或多个。
图14是根据一些实施例的集成电路制造系统1400及与其相关的集成电路制造流程的框。在一些实施例中，基于布局图，使用集成电路制造系统1400来制造以下两个中的至少一个：(A)一个或多个半导体掩模，或(B)半导体集成电路层中的至少一个元件。
在图14中，集成电路制造系统1400包括实体，诸如，设计室1410、掩模室1420和集成电路制造厂(“fab”)1430，这些实体在与集成电路器件1440制造相关的设计、研发和制造周期和/或服务中交互。通过通信网络连接集成电路制造系统1400的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。该通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接受服务。在一些实施例中，单个较大公司拥有设计室1410、掩模室1420和集成电路制造厂1430中的两个或更多个。在一些实施例中，设计室1410、掩模室1420和集成电路制造厂1430中的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计组)1410生成集成电路设计布局图1411。IC设计布局图1411包括各种几何图案，例如，图3、图5、图7和/或图9至图11中描述的为IC器件1440设计的IC布局设计，例如，包括上面参考图2A至图2B、图4A至图4B、图6和/或图8讨论的存储器件200、400、600和800的集成电路。几何图案对应于构成待制造的集成电路器件1440的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种集成电路部件。例如，集成电路设计布局图1411的一部分包括待形成在半导体衬底(诸如，硅晶圆)上的各种集成电路部件，诸如，层间互联的有源区域、栅电极、源极和漏极、导电部或通孔以及被设置在半导体衬底上的各种金属层。设计室1410执行合适的设计工序以形成集成电路设计布局图1411。设计工序包括逻辑设计、物理设计或布局和布线中的一个或多个。集成电路设计布局图1411存在于具有几何图案的信息的一个或多个数据文件中。例如，集成电路设计布局图1411可以版图数据(GDSII)文件格式或DFII文件格式表达。
掩模室1420包括掩模数据制备1421和掩模制造1422。掩模室1420使用集成电路设计布局图1411制造一个或多个掩模1423，用于根据集成电路设计布局图1411制造集成电路器件1440的各种层。掩模室1420执行掩模数据准备1421，其中，集成电路设计布局图1411被翻译成代表数据文件(“RDF”)。掩模数据准备1421向掩模制备1422提供代表数据文件。掩模制备1422包括掩模写入器。掩模写入器将代表数据文件转换为衬底上的图像，例如掩模(中间掩模)1423或半导体晶圆1433。由掩模数据准备1421操作集成电路设计布局图1411以遵守掩模写入器的特定性能和/或集成电路制造厂1430的需求。在图14中，数据准备1421和掩模制备1422被示为单个元件。在一些实施例中，数据准备1421和掩模制备1422能够共同被称为掩模数据准备。
在一些实施例中，数据准备1421包括光学邻近修正(OPC)，光学邻近修正(OPC)使用光刻增强技术来补偿图像失真，诸如，由绕射、干涉和其他工艺效果等等引起的那些图像失真。光学邻近修正调整集成电路设计布局图1411。在一些实施例中，数据准备1421还包括分辨率提高技术(RET)，诸如离轴光照、分辨率辅助图形、相移掩模和其他合适的技术等等或其组合。在一些实施例中，还使用反光刻技术(ILT)，反光刻技术(ILT)将光学邻近修正视为反成像问题。
在一些实施例中，数据准备1421包括掩模规则检查器(MRC)，该MRC使用一组掩模创造规则来检查已经在OPC中进行了工艺处理的IC设计布局图1411，该一组掩模创造规则包含某些几何约束和/或连接约束以确保足够空间，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局图1411以补偿掩模制造1422期间的限制，这可以撤销由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，数据准备1421包括光刻工艺检查(LPC)，光刻工艺检查(LPC)模拟将由集成电路制造厂1430实施以制备集成电路器件1440的处理。光刻工艺检查基于集成电路设计布局图1411模拟该处理以创建模拟制造的器件，诸如，集成电路器件1440。光刻工艺检查模拟中的处理参数可包括与集成电路制造周期的各种工艺相关联的参数，与用于制造集成电路的工具相关联的参数、和/或制造工艺的其他方面。光刻工艺检查考虑到各种因素，诸如，航空图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)和其他合适的因素等等或其组合。在一些实施例中，已由光刻工艺检查创建的模拟制造的器件之后，如果模拟的器件的形状不够接近不能满足设计规则，则重复光学邻近修正和/或掩模规则检查器以进一步细化集成电路设计布局图1411。
应当理解的是，为了简要目的，已简化了数据准备1421的前述描述。在一些实施例中，数据准备1421包括附加部件，诸如逻辑运算(LOP)，以根据制造规则来修改集成电路设计布局图1411。此外，可以各种不同的顺序执行在数据准备1421期间应用到集成电路设计布局图1411上的工艺。
在数据准备1421之后和掩模制备1422期间，基于集成电路设计布局图1411制备一个掩模1423或一组掩模1423。在一些实施例中，掩模制备1422包括基于集成电路设计布局图1411执行一个或多个光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于基于修改后的集成电路设计布局图1411在掩模(光掩模或中间掩模)1423上形成图案。可在各种技术中形成掩模1423。在一些实施例中，使用二进制化技术形成掩模1423。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光图像敏感材料层(例如，光刻胶)辐射束，诸如，紫外线(UV)束，被不透明区域阻挡并且通过透明区域传输，图像敏感材料层已涂覆在晶圆上。在一个实例中，掩模1423的二元中间掩模本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一个实例中，使用相移技术形成掩模1423。在掩模1423的相移掩模(PSM)版本中，相移掩模上形成的图案中的各种部件被配置为具有合适的相位差以增强分辨率和成像质量。在各种实例中，相移掩模可为衰减的相移掩模或交替的相移掩模。掩模制备1422生成的一个或多个掩模用于各种工艺中。例如，此类一个或多个掩模用于离子注入工艺中以在半导体晶圆1433中形成各种掺杂区域，用于刻蚀工艺中以在半导体晶圆1433中形成各种刻蚀区域，以及/或者用于其他合适的工艺中。
集成电路制造厂1430包括晶圆制备1432。集成电路制造厂1430为集成电路制备业务，集成电路制备业务包括用于制备各种不同集成电路产品的一个或多个制造设施。在一些实施例中，集成电路制造厂1430为半导体代工厂。例如，可以有用于多个集成电路产品的前端制备(前端制程线(FEOL)制备)的制造设施，同时第二制造设施可提供用于集成电路产品互连和封装的后端制备(后端制程线(BEOL)制备)，并且第三制造设施可提供用于代工厂业务的其他服务。
集成电路制造厂1430使用掩模室1420制备的一个或多个掩模1423以制备集成电路器件1440。因此，集成电路制造厂1430至少间接使用集成电路设计布局图1411以制备集成电路器件1440。在一些实施例中，由集成电路制造厂1430使用一个或多个掩模1423制备半导体晶圆1433以形成集成电路器件1440。在一些实施例中，集成电路制备包括至少间接地基于集成电路设计布局图1411执行一个或多个光刻曝光。半导体晶圆1433包括硅衬底或其上形成有多个材料层的其他合适的衬底。半导体晶圆1433还包括各种掺杂区域、介电部件和多层互连等等(形成在后续制造步骤中)中的一个或多个。
在一些实施例中，公开了一种存储器件。该存储器件包括第一程序线和第二程序线。第一程序线被配置成将第一程序信号传输到存储器单元。第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中。第二程序线被配置成将第二程序信号传输到存储器单元。第二程序线的第一部分形成在第一导电层中。第二程序线的第二部分形成在第二导电层中。第二程序线的第三部分形成在第二导电层上方的第三导电层中。第一程序线的第一部分和第二部分彼此大小不同，并且第二程序线的第一部分、第二部分和第三部分彼此大小不同。
在一些实施例中，在布局视图中，第二程序线的第三部分与第一程序线的第二部分和第二程序线的第二部分部分重叠。
在一些实施例中，第二程序线的第二部分包括彼此分开的多个部。
在一些实施例中，在布局视图中，第一程序线的第二部分的至少一部分被设置在多个部中的两个部之间。
在一些实施例中，第一程序线的第三部分形成在第三导电层中。第一程序线的第一部分、第二部分和第三部分彼此宽度不同。
在一些实施例中，在布局视图中，第一程序线的第三部分与第一程序线的第二部分直接重叠，并且与第二程序线的第二部分重叠。在布局视图中，第二程序线的第三部分与第二程序线的第二部分直接重叠。
在一些实施例中，第二程序线的第二部分的宽度小于第一程序线的第二部分的宽度，并且小于第二程序线的第三部分的宽度。
还公开了一种存储器件，其包括第一程序线、第二程序线、第三程序线和第四程序线。第一程序线被配置成将第一程序信号传输到设置在第一行中的存储器单元。第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中。第二程序线被配置成向设置在第二行中的存储器单元发送第二程序信号。第二程序线的第一部分形成在第一导电层中。第二程序线的第二部分形成在第二导电层中。第二程序线的第三部分形成在第二导电层上方的第三导电层中。第三程序线被配置成将第三程序信号传输到设置在第三行中的存储器单元。第三程序线的第一部分形成在第一导电层中，第三程序线的第二部分形成在第二导电层中。第四程序线被配置成向设置在第四行中的存储器单元发送第四程序信号。第四程序线的第一部分形成在第一导电层中。第四程序线的第二部分形成在第二导电层中。第四程序线的第三部分形成在第三导电层中。
在一些实施例中，第一程序线的第三部分形成在第三导电层中。在布局视图中，第一程序线的第三部分与第一程序线的第二部分直接重叠，并且与第二程序线的第二部分部分重叠。
在一些实施例中，第一程序线的第三部分和第二程序线的第三部分是分开的，并且彼此大小不同。在布局视图中，第二程序线的第三部分与第二程序线的第二部分直接重叠。
在一些实施例中，在第二导电层和第三导电层之间的第四导电层中形成第一程序线的至少一个第四部分和第二程序线的至少一个第四部分。在布局视图中，第一程序线的至少一个第四部分与第一程序线的第二部分、第一程序线的第三部分和第二程序线的第二部分重叠。在布局视图中，第二程序线的至少一个第四部分与第二程序线的第二部分和第三部分部分重叠。
在一些实施例中，第二程序线的第二部分包括彼此分开的多个部。
在一些实施例中，多个部的数量基本上等于或大于设置在列和第一行或第二行中的存储器单元的数量。
在一些实施例中，第一程序线的第二部分和第二程序线的第二部分在第一方向上延伸。在布局视图中，第一程序线的第二部分的突出部分在第二方向上延伸，并且设置在多个部中的两个部之间。
在一些实施例中，在布局视图中，第一程序线的第二部分的突出部分、多个部和第二程序线的第三部分重叠在一起。
在一些实施例中，第一程序线的第一部分和第二部分彼此大小不同。第二程序线的第一部分、第二部分和第三部分彼此大小不同。第三程序线的第一部分和第二部分彼此大小不同。第四程序线的第一部分、第二部分和第三部分彼此大小不同。第一程序线的第二部分和第三程序线的第二部分的大小基本相同，并且不同于第二程序线的第二部分和第四程序线的第二部分的大小，所述第二程序线的第二部分和第四程序线的第二部分基本上相同。第一程序线、第二程序线、第三程序线和第四程序线具有基本上相同的等效电阻。
在一些实施例中，第二程序线的第四部分形成在第二导电层和第三导电层之间的第四导电层中。在布局视图中，第二程序线的第四部分与第一程序线的第二部分、第二程序线的第二部分和第二程序线的第三部分重叠。在布局视图中，第二程序线的第四部分中的至少一个的一个边缘与第三程序线的第二部分的一个边缘重叠。
还公开了一种存储器件，其包括第一程序线的第一部分、第二程序线的第一部分、第一程序线的第二部分、第二程序线的第二部分、第二程序线的第三部分和第二程序线的第四部分。第一程序线的第一部分和第二程序线的第一部分形成在第一导电层中。第一程序线的第二部分和第二程序线的第二部分形成在第一导电层上方的第二导电层中。第二程序线的第三部分形成在第二导电层和第二导电层上方的第四导电层之间的第三导电层中。第二程序线的第四部分形成在第四导电层中。第一程序线的第一部分和第二部分中的至少两个彼此大小不同，并且第二程序线的第一部分、第二部分、第三部分和第四部分中的至少两个彼此大小不同。
在一些实施例中，在布局视图中，第一程序线的第二部分的至少一部分被设置在彼此分开的第一程序线的第二部分的两个部之间。
在一些实施例中，存储器件还包括第一程序线的第三部分和第一程序线的第四部分。第一程序线的第三部分形成在第四导电层中。第一程序线的第三部分和第二程序线的第四部分是分开的，并且彼此大小不同。第一程序线的第四部分形成在第三导电层中。第一程序线的第四部分和第二程序线的第三部分是分开的，并且彼此大小不同。
前述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本发明的各方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、取代以及改变。

Claims (10)

1.一种存储器件，包括：
第一程序线，配置为将第一程序信号传输到存储器单元，其中，所述第一程序线的第一部分形成在第一导电层中，并且所述第一程序线的第二部分形成在所述第一导电层上方的第二导电层中；和
第二程序线，配置为将第二程序信号传输到所述存储器单元，其中，所述第二程序线的第一部分形成在所述第一导电层中，所述第二程序线的第二部分形成在所述第二导电层中，并且所述第二程序线的第三部分形成在所述第二导电层上方的第三导电层中，
其中，所述第一程序线的所述第一部分和所述第二部分彼此大小不同，并且所述第二程序线的所述第一部分、所述第二部分和所述第三部分彼此大小不同。
2.根据权利要求1所述的存储器件，其中，在布局视图中，所述第二程序线的所述第三部分与所述第一程序线的所述第二部分和所述第二程序线的所述第二部分部分重叠。
3.根据权利要求1所述的存储器件，其中，所述第二程序线的所述第二部分包括彼此分开的多个部。
4.根据权利要求3所述的存储器件，其中，在布局视图中，所述第一程序线的所述第二部分的至少一部分被设置在所述多个部中的两个部之间。
5.根据权利要求1所述的存储器件，其中，
所述第一程序线的第三部分形成在所述第三导电层中，并且
所述第一程序线的所述第一部分、所述第二部分和所述第三部分彼此宽度不同。
6.根据权利要求5所述的存储器件，其中，在布局视图中，
所述第一程序线的所述第三部分与所述第一程序线的所述第二部分直接重叠，并且与所述第二程序线的所述第二部分部分重叠，并且
所述第二程序线的所述第三部分与所述第二程序线的所述第二部分直接重叠。
7.根据权利要求1所述的存储器件，其中，所述第二程序线的所述第二部分的宽度小于所述第一程序线的所述第二部分的宽度，并且小于所述第二程序线的所述第三部分的宽度。
8.一种存储器件，包括：
第一程序线，配置为将第一程序信号传输到设置在第一行中的存储器单元，其中，所述第一程序线的第一部分形成在第一导电层中，并且所述第一程序线的第二部分形成在所述第一导电层上方的第二导电层中；
第二程序线，配置为将第二程序信号传输到设置在第二行中的所述存储器单元，其中，所述第二程序线的第一部分形成在所述第一导电层中，所述第二程序线的第二部分形成在所述第二导电层中，并且所述第二程序线的第三部分形成在所述第二导电层上方的第三导电层中；
第三程序线，配置为将第三程序信号传输到设置在第三行中的存储器单元，其中，所述第三程序线的第一部分形成在所述第一导电层中，并且所述第三程序线的第二部分形成在所述第二导电层中；和
第四程序线，配置为将第四程序信号传输到设置在第四行中的所述存储器单元，其中，所述第四程序线的第一部分形成在所述第一导电层中，所述第四程序线的第二部分形成在所述第二导电层中，并且所述第四程序线的第三部分形成在所述第三导电层中。
9.根据权利要求8所述的存储器件，其中，
所述第一程序线的第三部分形成在所述第三导电层中，并且
在布局视图中，所述第一程序线的所述第三部分与所述第一程序线的所述第二部分直接重叠，并且与所述第二程序线的所述第二部分部分重叠。
10.一种存储器件，包括：
第一程序线的第一部分和第二程序线的第一部分，所述第一程序线的第一部分和第二程序线的第一部分形成在第一导电层中；
所述第一程序线的第二部分和所述第二程序线的第二部分，所述第一程序线的第二部分和所述第二程序线的第二部分形成在所述第一导电层上方的第二导电层中；
所述第二程序线的第三部分，所述第二程序线的第三部分形成在所述第二导电层和所述第二导电层上方的第四导电层之间的第三导电层中；并且
所述第二程序线的第四部分，所述第二程序线的第四部分形成在所述第四导电层中，
其中，所述第一程序线的所述第一部分和所述第二部分中的至少两个彼此大小不同，并且所述第二程序线的所述第一部分、所述第二部分、所述第三部分和所述第四部分中的至少两个彼此大小不同。
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