CN107230492A - 双端口静态随机存取记忆体单元 - Google Patents

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CN107230492A CN201611215266.3A CN201611215266A CN107230492A CN 107230492 A CN107230492 A CN 107230492A CN 201611215266 A CN201611215266 A CN 201611215266A CN 107230492 A CN107230492 A CN 107230492A
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Abstract

双端口静态随机存取记忆体(static random access memory；SRAM)单元包括：第一至第三电力线；储存单元，其连接至第一至第三电力线；第一端口，其具有由第一字线控制的第一传送栅极晶体管及第二传送栅极晶体管；第二端口，其具有由第二字线控制的第三传送栅极晶体管及第四传送栅极晶体管；以及第一位线至第四位线，其分别经由第一传送栅极晶体管至第四传送栅极晶体管耦接至储存单元。第一位线至第四位线以及第一电力线至第三电力线各自在第一方向中延伸并且由第一金属层形成。第一字线在实质垂直于第一方向的第二方向中延伸并且由第一金属层上方的第二金属层形成。第二字线在第二方向中延伸并且由第二金属层上方的上层金属层形成。

Description

双端口静态随机存取记忆体单元
技术领域
本揭示案是关于静态随机存取记忆体(SRAM)，且更特定言之，是关于具有亲微影图案的SRAM。
背景技术
当静态随机存取记忆体(SRAM)配备有电力时，通常使用SRAM进行数据储存。为满足可携式电子设备及高速计算的需求，期望将更多包括交叉耦合反相器的数据储存单元整合至单一SRAM晶片并降低其功耗，例如通过用具有更小尺寸及更低功耗的鳍式场效晶体管(fin field-effect transistors；FinFET)取代已知晶体管。
发明内容
根据本揭示案的多个实施例，一种双端口静态随机存取记忆体(staticrandomaccess memory；SRAM)单元限制于由第一边界至第四边界所定义的区域中。第一边界及第二边界彼此平行。第三边界及第四边界连接第一边界及第二边界并彼此平行。双端口SRAM单元包括第一电力线至第三电力线、储存单元、第一端口以及第二端口。储存单元连接至第一电力线至第三电力线。第一端口包括由第一字线控制的第一传送栅极晶体管及第二传送栅极晶体管。第一传送栅极晶体管使第一位线与储存单元彼此耦接。第二传送栅极晶体管使第二位线与储存单元彼此耦接。第二端口包括由第二字线控制的第三传送栅极晶体管及第四传送栅极晶体管。第三传送栅极晶体管使第三位线与储存单元彼此耦接。第四传送栅极晶体管使第四位线与储存单元彼此耦接。第一位线至第四位线以及第一电力线至第三电力线各自在第一方向中延伸，并由第一金属层形成。第一字线在实质垂直于第一方向的第二方向中延伸，并由第一金属层上方的第二金属层形成。第二字线在第二方向中延伸，并由第二金属层上方的上层金属层形成。
附图说明
图1及图2各自绘示双端口静态随机存取记忆体(SRAM)单元的电路图；
图3是根据本揭示案的实施例示意性绘示半导体元件的各层的垂直排列的示例性横截面图；
图4根据本揭示案的实施例绘示记忆体单元的布局的第一部分；
图5A根据本揭示案的实施例绘示记忆体单元的布局的第二部分；
图5B至图5D根据本揭示案的实施例各自绘示记忆体单元的布局的第二部分的修改实例；
图6是根据本揭示案的实施例的记忆体元件的单元阵列的示意图；
图7A及图7B根据本揭示案的实施例绘示电力网格单元的布局的第一部分及第二部分；
图8是根据本揭示案的实施例的SRAM元件的电路区块。
具体实施方式
以下揭示内容提供了许多不同实施例或实例来实施所提供标的的不同特征。下文描述部件及排列的特定实例以简化本揭示案。当然，这些实例仅为示例且并不意欲为限制性。举例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包括第一特征及第二特征形成为直接接触的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不直接接触的实施例。另外，本揭示案可在各实例中重复元件符号及/或字母。此重复是出于简明性及清晰的目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
进一步地，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所绘示的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且因此本文所使用的空间相对性描述词可相应地按此解读。
在本揭示案中，考虑到在制造期间会发生制程误差，层、图案、线(诸如位线、字线，及电力线)，或结构在一个方向中延伸意谓着在所延伸的一个方向中层、图案、线，或结构的尺寸大于在垂直于此所延伸的一个方向的另一方向中层、图案、线，或结构的另一尺寸。在本揭示案中，除非明确描述，考虑到制造中的制程误差，延伸层、图案、线，或结构意谓着单向延伸层、图案、线(包括位线或字线)。换言之，除非明确描述，考虑到制程误差，延伸层、图案、线，或结构意谓着形成具有相同宽度的层、图案、线，或结构。应理解，在本揭示案中，一个图案(或一个方向)垂直于或实质垂直于另一图案(或另一方向)意谓着两个图案(或两个方向)彼此垂直或在考虑到制造制程中余量或误差的情况下两个图案(或两个方向)彼此垂直。应理解，在本揭示案中，一个图案(或一个方向)平行于或实质平行于另一图案(或另一方向)意谓着两个图案(或两个方向)彼此平行或在考虑到制造制程中余量或误差的情况下两个图案(或两个方向)彼此平行。
应理解，本揭示案中由随附附图中圆形图案所表示的通孔可具有矩形或正方形的形状。
图1绘示双端口静态随机存取记忆体(static random access memory；SRAM)单元100的电路图。SRAM单元100包括交叉耦合的第一反相器INV1及第二反相器INV2，以及第一传送栅极晶体管PG1至第四传送栅极晶体管PG4。第一传送栅极晶体管PG1及第二传送栅极晶体管PG2的源极分别耦接至第一位线181及第二位线182，此第二位线182为第一位线181的互补位线，且第一传送栅极晶体管PG1及第二传送栅极晶体管PG2的栅极均耦接至第一字线WL1。第三传送栅极晶体管PG3及第四传送栅极晶体管PG4的源极分别耦接至第三位线183及第四位线184，此第四位线184为第三位线183的互补位线，且第三传送栅极晶体管PG3及第四传送栅极晶体管PG4的栅极均耦接至第二字线WL2。第一传送栅极晶体管PG1及第三传送栅极晶体管PG3的漏极、第一反相器INV1的输出，以及第二反相器INV2的输入通过第一区域连接电极111彼此耦接。第二传送栅极晶体管PG2及第四传送栅极晶体管PG4的漏极、第一反相器INV1的输入，以及第二反相器INV2的输出通过第二区域连接电极112彼此耦接。交叉耦合的第一反相器INV1及第二反相器INV2用作储存值及其补充的锁存器。第一传送栅极晶体管PG1及第二传送栅极晶体管PG2形成第一端口，同时第三传送栅极晶体管PG3及第四传送栅极晶体管PG4形成双端口SRAM单元100的第二端口。
图2绘示双端口SRAM单元100的更详细的电路图。在图2中，图1的交叉耦合的反相器INV1及INV2是分别通过第一上拉晶体管PU1及并联的第一下拉晶体管PD1及第三下拉晶体管PD3，以及通过第二上拉晶体管及并联的第二下拉晶体管PD2及第四下拉晶体管PD4实施。第一上拉晶体管PU1、第一传送栅极晶体管PG1，以及第一下拉晶体管PD1的漏极在节点N1处彼此连接，以及第三传送栅极晶体管PG3及第三下拉晶体管PD3的漏极在节点N2处彼此连接。节点N1及节点N2通过第一区域连接电极111彼此连接。第二上拉晶体管PU2、第二传送栅极晶体管PG2，以及第二下拉晶体管PD2的漏极在节点N3处彼此连接，以及第四传送栅极晶体管PG4及第四下拉晶体管PD4的漏极在节点N4处彼此连接。节点N3及节点N4通过第二区域连接电极112彼此连接。
第一下拉晶体管PD1及第三下拉晶体管PD3的源极是连接至一个电力线CVss且第二下拉晶体管PD2及第四下拉晶体管PD4的源极是连接至另一电力线CVss。根据一些实施例此一个电力线CVss及另一电力线CVss在记忆体单元100的区域中彼此直接连接，或根据一些实施例在记忆体单元100的区域中彼此电气隔离但在记忆体单元100之外的区域中彼此连接。将参考图4至第7图描述这些特征。
第一上拉晶体管PU1及第二上拉晶体管PU2的源极是连接至另一电力线CVdd。
为避免冗余，将省略重叠于上文参考图1描述的那些特征的其他特征的描述。
图3是根据本揭示案的实施例示意性绘示半导体元件的层的垂直排列的示例性横截面图。可实施此垂直排列以制造包括前述双端口SRAM单元的阵列的记忆体元件。随后将参考图4至图5D及图7A及图7B来描述前述双端口SRAM单元的各个层的路径选择。
参考图3，半导体元件的各层在叠层方向中的垂直排列可包括核心层、核心层上的第一至第四金属层，以及插入于核心层及第一至第四金属层之间的通孔0至通孔3。核心层可包括：半导体区域(未绘示)，此半导体区域包括通道区域(未绘示)及形成晶体管的源极及漏极的重掺杂区域(未绘示)；覆盖通道区域的栅极层(例如，标记为“栅极”的部件)；源极及漏极以及形成于源极及漏极区域上的区域互连层(例如，标记为“触点”的部件)；以及栅极触点(例如，标记为“栅极-CO”的部件)，此栅极触点将栅极层电连接至通孔0或区域互连层。应理解，可通过浅沟槽隔离(shallow trench isolation；STI)界定不同类型的半导体井，以使得可在对应半导体井中形成不同类型的晶体管。
可在核心位准上方的不同位准处形成金属层，这些金属层包括第一至第四金属层。不同位准处的金属层可通过包括安置于其间的通孔0至通孔3的通孔彼此电连接。因此，在记忆体元件中，经由金属层及通孔，数据可自记忆体元件读取并写入记忆体元件，以便在记忆体元件及外部元件或总线之间交换数据，可在记忆体元件或记忆体单元内传递内部数据，以及可将读取/写入控制信号施加至记忆体元件或对应的记忆体单元。
应理解，在图3中，四个金属层及其间的三个通孔位准是绘示为实例，但本揭示案并不受限于此。根据其他实施例，记忆体元件可具有其间含较少通孔的较少的金属层或可具有其间含更多通孔的更多的金属层。举例而言，一部分布局描绘于图5B中的记忆体单元仅具有在核心层上的三个金属层及其间的两个通孔。通孔及金属层是由，但不限于，Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta或其组合的一或更多个层组成。
图4根据本揭示案的实施例绘示记忆体单元的布局的第一部分。为便于描述，图4绘示核心位准中的各个层、第一金属层M1，以及核心位准与第一金属层M1之间的通孔0。根据本揭示案的实施例在核心位准上方位准处的记忆体单元的其他层描述于下文将描述的图5A至图5D中。
如图4所示边界501至504界定，根据本揭示案的实施例的记忆体单元的布局的第一部分101。边界501至504形成矩形形状，但是本揭示案并不受限于此。边界501及502彼此平行且通过另外两个平行的边界503及504彼此连接。应理解，当另一记忆体单元沿着记忆体单元的共用边界紧邻记忆体单元安置时，连续形成触及或跨记忆体单元的边界的记忆体单元的个别层。换言之，记忆体单元的个别层及相邻记忆体单元的对应于此个别层的另一层形成单一连续的层。
参考图4，记忆体单元包括N型井Nwell及安置于N型井Nwell的相对两侧的第一P型井Pwell1及第二P型井Pwell2。充当有效区域的半导体鳍片511及512各自形成于N型井Nwell中，半导体鳍片521至524排列于第一P型井Pwell1中，以及半导体鳍片531至534排列于第二P型井Pwell2中。
栅极层541至543彼此间隔开并沿着平行于边界501或502的线延伸。栅极层541在半导体鳍片521及522上延伸，栅极层542在半导体鳍片523及524上延伸，以及栅极层543在半导体鳍片512、534、533、532以及531上延伸。类似于栅极层541至543，栅极层551至553彼此间隔开并沿着平行于边界501或502的线延伸。栅极层551在半导体鳍片531及532上延伸，栅极层552在半导体鳍片533及534上延伸，以及栅极层553在半导体鳍片511、524、523、522以及521上延伸。
尽管未绘示，但是在栅极层与栅极层在其上延伸的半导体鳍片之间安置栅极介电层，以使得栅极层与半导体鳍片电气隔离。半导体鳍片在栅极层未覆盖的相对端部重掺杂有杂质，使得半导体鳍片的重掺杂区域充当源极区域和漏极区域，而栅极覆盖的轻掺杂区域或未掺杂区域充当通道。因此，形成包括通道、源极及漏极区域、栅极介电层，以及栅极层的晶体管。
参考图4，记忆体单元的布局的第一部分101绘示多个晶体管，这些晶体管包括第一上拉晶体管PU1及第二上拉晶体管PU2，第一下拉晶体管PD1及第三下拉晶体管PD3，第二下拉晶体管PD2及第四下拉晶体管PD4，以及第一传送栅极晶体管PG1至第四传送栅极晶体管PG4。第一上拉晶体管PU1及第一下拉晶体管PD1以及第三下拉晶体管PD3的栅极是由栅极层553形成。第二上拉晶体管PU2及第二下拉晶体管PD2以及第四下拉晶体管PD4的栅极是由栅极层543形成。第一传送栅极晶体管PG1至第四传送栅极晶体管PG4的栅极是分别由栅极层542、552、541以及551形成。
根据一些实施例，一些晶体管，诸如第一下拉晶体管PD1至第四下拉晶体管PD4以及第一传送栅极晶体管PG1至第四传送栅极晶体管PG4，各自包括两个并联通道；然而本揭示案并不受限于此。举例而言，根据一些实施例，晶体管可具有一个通道，且根据另一实施例，晶体管可具有三个或更多个并联通道。
如图4所示，记忆体单元具有第一级联MOSFET，此第一级联MOSFET包括形成于第一有效区域(例如，半导体鳍片523及524)中的第一传送栅极晶体管PG1及第一下拉晶体管PD1；第二级联MOSFET，此第二级联MOSFET包括形成于第二有效区域(例如，半导体鳍片533及534)中的第二传送栅极晶体管PG2及第二下拉晶体管PD2；第三级联MOSFET，此第三级联MOSFET包括形成于第三有效区域(例如，半导体鳍片521及522)中的第三传送栅极晶体管PG3及第三下拉晶体管PD3；以及第四级联MOSFET，此第四级联MOSFET包括形成于第四有效区域(例如，半导体鳍片531及532)中的第四传送栅极晶体管PG4及第四下拉晶体管PD4。第一至第四有效区域的每一者在边界501与502之间连续延伸。
除了前述半导体鳍片及栅极层之外，记忆体单元的布局的第一部分101亦可在核心位准中包括其他层，诸如栅极触点及长触点，经由这些触点可在记忆体单元的多个晶体管之间实施互连。在栅极层上形成与图3中的「栅极_Co”相对应的栅极触点(参见图4中由图标“栅极触点”所表示的触点)，以将此栅极层与通孔0电连接或将栅极层与图3中标示为“触点”的长触点电连接。在布局图中具有矩形形状的长触点(参见图4中“长触点”所表示的触点以及图3中“触点”所表示的触点)可具有大于栅极触点(参见图3)的厚度，以使得长触点能够将源极或漏极区域或源极或漏极区域上的硅化物层连接至通孔0或能够经由其上所形成的栅极触点电连接至栅极层。
参考图4，根据本揭示案的实施例记忆体单元的布局的第一部分101包括第一字线触点WL-A以及第二字线触点WL-B，第一字线触点WL-A每一者包括形成于栅极层542及552上的栅极触点及通孔0，以及第二字线触点WL-B每一者包括形成于栅极层541及551上的栅极触点及通孔0。
第一传送栅极PG1及第一下拉晶体管PD1的漏极区域可经由用于数据储存及区域互连的第一区域连接垫591电连接至栅极层543。第一区域连接垫591包括第一传送栅极PG1及第一下拉晶体管PD1的漏极区域上方的长触点以及栅极层543上方的栅极触点。类似地，第二传送栅极PG2及第二下拉晶体管PD2的漏极区域可经由用于数据储存及区域互连的第二区域连接垫592电连接至栅极层553。第二区域连接垫592包括第二传送栅极PG2及第二下拉晶体管PD2的漏极区域上方的长触点以及栅极层553上方的栅极触点。
记忆体单元亦包括第一Vss触点571，其包括形成于第一下拉晶体管PD1及第三下拉晶体管PD3的源极区域上的长触点以及通孔0；第二Vss触点572，其包括形成于第二下拉晶体管PD2及第四下拉晶体管PD4的源极区域上的长触点以及通孔0；第一Vdd触点573，其包括形成于第一上拉晶体管PU1的源极区域上的长触点及通孔0；以及第二Vdd触点574，其包括形成于第二上拉晶体管PU2的源极区域上的长触点及通孔0。
参考图4，记忆体单元的布局包括第一位线触点581，其包括第一传送栅极晶体管PG1的源极区域上的长触点及通孔0；第二位线触点582，其包括第二传送栅极晶体管PG2的源极区域上的长触点及通孔0；第三位线触点583，其包括第三传送栅极晶体管PG3的源极区域上的长触点及通孔0；以及第四位线触点584，其包括第四传送栅极晶体管PG4的源极区域上的长触点及通孔0。
记忆体单元的布局的第一部分101中所示的由元件符号141至144、171至173，以及181至184所指示的其他元件是由第一金属层M1形成且将参考图5A进行描述。
图5A根据本揭示案的实施例绘示记忆体单元的第一金属层M1及以上以及其间的通孔处金属层的布局的第二部分102A。应理解，根据本揭示案的实施例，分别绘示图4中记忆体单元的布局的第一部分101及图5A中记忆体单元的布局的第二部分102A是仅为了说明的便利。本领域技艺人士将意识到以具有相同元件符号的边界或各种金属线彼此对准的方式，图5A中所示的布局的第二部分102A可叠加至图4中所示的布局的第一部分101的部分上，以使得可获得根据本揭示案的实施例的记忆体单元的整体布局(不包括图4及图5A中所示的冗余层)。
参考图4及图5A，记忆体单元的第一位线181形成于第一位线触点581上，以便电连接至第一传送栅极晶体管PG1的源极区域，记忆体单元的第二位线182形成于第二位线触点582上，以便电连接至第二传送栅极晶体管PG2的源极区域，第三位线183形成于第三位线触点583上，以便电连接至第三传送栅极晶体管PG3的源极区域，以及第四位线184形成于第四位线触点584上，以便电连接至第四传送栅极晶体管PG4的源极区域。第一至第四位线是由第一金属层M1形成。
如图4所示，第一金属层M1亦包括第一Vss供电线171，其经由第一Vss触点571电连接至第一下拉晶体管PD1及第三下拉晶体管PD3的源极区域；第二Vss供电线172，其经由第二Vss触点572电连接至第二下拉晶体管PD2及第四下拉晶体管PD4的源极区域；以及Vdd供电线173，其经由第一Vdd触点573及第二Vdd触点574电连接至第一上拉晶体管PU1及第二上拉晶体管PU2的源极区域。根据一些实施例，第一Vss电力线171及第二Vss电力线172对应于前述电力线CVss并且Vdd供电线173对应于图1及图2的电路图中所示的前述电力线CVdd。
参考图4及图5A，第一金属层M1进一步形成第一字线转接垫141至第四字线转接垫144。第一字线转接垫(landing pad)141及第二字线转接垫142形成于第一字线触点WL-A上，以使得第一字线转接垫141电连接至栅极层542并且第二字线转接垫142电连接至栅极层552。因此，第一字线转接垫141及第二字线转接垫142分别电连接至第一传送栅极晶体管PG1及第二传送栅极晶体管PG2的栅极。第三字线转接垫143及第四字线转接垫144形成于第二字线触点WL-B上，以使得第三字线转接垫143电连接至栅极层541并且第四字线转接垫144电连接至栅极层551。因此，第三字线转接垫143及第四字线转接垫144分别电连接至第三传送栅极晶体管PG3及第四传送栅极晶体管PG4的栅极。
记忆体单元另外包括第一数据节点转接垫161，其由第一金属层M1形成并经由其间的通孔0电连接至第一区域连接垫591，以使得第一数据节点转接垫161电连接至第一传送栅极晶体管PG1及第一下拉晶体管PD1的漏极区域；以及第二数据节点转接垫162，其由第一金属层M1形成并经由其间的通孔0电连接至第二区域连接垫592，以使得第二数据节点转接垫162电连接至第二传送栅极晶体管PG2及第二下拉晶体管PD2的漏极区域。此外，记忆体单元具有第三数据节点转接垫163，此第三数据节点转接垫163由第一金属层M1形成并经由第三传送栅极晶体管PG3及第三下拉晶体管PD3的漏极区域上的长触点以及亦经由通孔0电连接至第三传送栅极晶体管PG3及第三下拉晶体管PD3的漏极区域；以及第四数据节点转接垫164，其由第一金属层M1形成并经由第四传送栅极晶体管PG4及第四下拉晶体管PD4的漏极区域上的长触点以及亦经由通孔0电连接至第四传送栅极晶体管PG4及第四下拉晶体管PD4的漏极区域。
如图4及图5A所示，位线181至位线184的每一者以及电力线171至电力线173的每一者横跨边界501及502。因此，当更多的记忆体单元紧邻具有图4及第5图所示的布局的记忆体单元安置时，则在相同行中连续形成记忆体单元的位线及电力线。另一方面，因为第一字线转接垫141至第四字线转接垫144的每一者以及第一数据节点转接垫161至第四数据节点转接垫164的每一者不横跨边界501及502的任一者，所以在相同行中记忆体单元的第一字线转接垫141至第四字线转接垫144及第一数据节点转接垫161至第四数据节点转接垫164彼此分离并用作记忆体单元中的区域连接。
参考图4及图5A，记忆体单元包括第一字线WL1，其跨边界503及504延伸并由第二金属层M2形成；以及第二字线WL2，其跨边界503及504延伸并由第四金属层M4形成。第一字线WL1形成于边界501及502之间的区域中并重叠栅极层551、552及553。第二字线WL2形成于边界501及502之间的区域中，具有大于第一字线WL1的宽度的宽度，并覆盖所有的栅极层。
第一字线WL1经由第一金属层M1下方的第一字线触点WL-A、由第一金属层M1形成的第一字线转接垫141，以及紧接在第一字线转接垫141上方的通孔1电连接至与第一传送栅极晶体管PG1的栅极相对应的栅极层542。第一字线WL1亦经由第一金属层M1下方的第一字线触点WL-A、由第一金属层M1形成的第二字线转接垫142，以及紧接在第二字线转接垫142上方的通孔1电连接至与第二传送栅极晶体管PG2的栅极相对应的栅极层552。
第二字线WL2经由第一金属层M1下方的第二字线触点WL-B、由第一金属层M1形成的第三字线转接垫143，分别由第二金属层M2以及第三金属层M3形成的额外的字线转接垫243及343，以及相对应通孔通孔1、通孔2及通孔3电连接至与第三传送栅极晶体管PG3的栅极相对应的栅极层541。第二字线WL2亦经由第一金属层M1下方的第二字线触点WL-B、由第一金属层M1形成的第四字线转接垫144，分别由第二金属层M2以及第三金属层M3形成的额外的字线转接垫244及344，以及相对应通孔通孔1、通孔2及通孔3电连接至与第四传送栅极晶体管PG4的栅极相对应的栅极层551。如图5A所示，额外字线转接垫343及344分别跨边界503及边界504，但不跨边界501及边界502的任一者。在其他实施例中，举例而言，稍后描述的图5D中所示的实施例，可改良额外字线转接垫343及344以跨边界501及边界502。
因此，第一字线WL1及第二字线WL2分别连接至第一传送栅极晶体管PG1及第二传送栅极晶体管PG2以及分别连接至第三传送栅极晶体管PG3及第四传送栅极晶体管PG4，第一字线WL1及第二字线WL2由不同位准处第一金属层M1及第四金属层M4形成，并在记忆体单元的叠层方向中彼此重叠。第一字线WL1及第二字线WL2的每一者跨边界503及边界504延伸。因此，当更多的记忆体单元紧邻具有布局的第一部分101及第二部分102A的记忆体单元安置时，则在相同列中连续形成记忆体单元的字线。
仍参考图5A，布局的第二部分102A绘示第二金属层M2亦包括第一区域连接线211，此第一区域连接线211经由其上的通孔1电连接至第一数据节点转接垫161及第三数据节点转接垫163。因此，第一下拉晶体管PD1及第三下拉晶体管PD3以及第一传送栅极晶体管PG1及第三传送栅极晶体管PG3的漏极，以及第二上拉晶体管PU2及第二下拉晶体管PD2及第四下拉晶体管PD4的栅极，彼此电连接。由第二金属层M2形成的第二区域连接线212经由其上的通孔1电连接至第二数据节点转接垫162及第四数据节点转接垫164。因此，第二下拉晶体管PD2及第四下拉晶体管PD4以及第二传送栅极晶体管PG2及第四传送栅极晶体管PG4的漏极，以及第一上拉晶体管PU1及第一下拉晶体管PD1及第三下拉晶体管PD3的栅极，彼此电连接。
第一区域连接线211及第二区域连接线212以及额外字线转接垫243及244是由第二金属层M2形成并在平行于边界501或502的方向中彼此对准。亦即，可通过切割第二金属层M2的单一连续延伸图案来形成第一区域连接线211及第二区域连接线212以及额外字线转接垫243及244。根据一些实施例，第一区域连接线211与额外字线转接垫243之间的最小距离或第二区域连接线212与额外字线转接垫244之间的最小距离小于例如30nm，以使得第一区域连接线211进一步朝向边界503延伸以紧固第一区域连接线211与第三数据节点转接垫163上的通孔1之间的电连接并且第二区域连接线212进一步朝向边界504延伸以紧固第二区域连接线212与第四数据节点转接垫164上的通孔1之间的电连接。
图5B为图5A所示布局的第二部分102A的修改实例。在下文中，将省去重叠上文参考图5A所描述的配置的配置描述，且仅将描述不同配置的部件。
参考图5B，在布局的修改的第二部分102B中，第二字线WL2具有与图5A中所示的布局实质相同的布局。图5B的修改的第二部分102B中的第二字线WL2由第三金属层M3形成。在此情形中，在图5B中省略由图5A中所示的第三金属层M3形成的字线转接垫343及344。根据一些实施例，尽管未绘示，亦可省略或可使用第四金属层M4以路径选择记忆体单元的位线或电力线。
本领域技艺人士将意识到以具有相同元件符号的边界或各种金属线彼此对准的方式，图5B中所示的布局的第二部分102B可叠加至图4中所示的布局的第一部分101上，以使得可获得根据本揭示案的实施例的记忆体单元的整体布局(不包括图4及图5B中所示的冗余层)。
图5C为图5A所示布局的第二部分102A的另一修改实例。在下文中，将省去重叠上文参考图5A所描述的配置的描述，且仅将描述不同配置的部件。
参考图5C，第二字线WL2具有与图5A中所示的布局实质相同的布局。图5C中所示的布局的修改的第二部分102C中的第二字线WL2具有比图5A所示的布局的第二部分102A中的宽度更窄的宽度，以使得图5C所示的第二字线WL2不覆盖栅极层551、552及553，留下空间以在第四金属层M4处形成额外的金属线。由第二金属层M2形成的第一字线WL1可经由另一字线转接垫341及相对应的通孔2及通孔3，以及视情况，亦经由另一字线转接垫342及相对应的通孔2及通孔3电连接至由第四金属层M4形成的另一金属线WL11。其他字线转接垫341及342，如同额外的字线转接垫343及344，由第三金属层M3形成且不跨边界501及502的任一者。根据一些实施例，金属线WL11，由与第二字线WL2相同的金属层形成且并联于第二字线WL2，亦可充当参考图1及图2所示的电路图描述的第一字线。
根据一些实施例，第二字线WL2的宽度大于金属线WL11的宽度的至少10％，以使得可平衡第二字线WL2的电阻以及并联连接的第一字线WL1与金属线WL11的电阻。当第二字线WL2的宽度不大于金属线WL11的宽度的10％时，第二字线WL2的电阻可显著增加而并联连接的第一字线WL1与金属线WL11的电阻可减少，由于不平衡的字线电阻此举可影响单元速度/效能。
本领域技艺人士将意识到以具有相同元件符号的边界或各种金属线彼此对准的方式，图5C中所示的布局的修改的第二部分102C可叠加至图4中所示的布局的第一部分101上，以使得能够获得根据本揭示案的实施例的记忆体单元的整体布局(不包括图4及图5C中所示的冗余层)。
图5D为图5A所示的布局的第二部分102A的另一修改实例。为便于描述，图5D描绘记忆体元件在行方向中两个紧邻记忆体单元的布局的修改的第二部分102D1及102D2且其共用的边界彼此对准。应理解，布局的修改的第二部分102D1及102D2的每一者与图5A所示布局的第二部分102A相同，除了在布局的修改的第二部分102D1及102D2中不同地定位布局的第二部分102A中的字线转接垫343及344。在下文中，将省去重叠上述参考图5A的配置的配置的描述，且仅将描述不同配置的部件。
参考图5A及图5D，在图5A所示的布局的第二部分102A中，字线转接垫343以及相对应的通孔通孔2及通孔3(举例而言)朝向Vdd供电线173移动，成为图5D所示的布局的修改的第二部分102D1中的字线转接垫3431。在图5A所示的布局的第二部分102A中，字线转接垫343以及相对应的通孔通孔2及通孔3(举例而言)远离Vdd供电线173移动，成为图5D所示的修改的第二部分102D2中的字线转接垫3432。在图5A所示的布局的第二部分102A中，字线转接垫344以及相对应的通孔通孔2及通孔3(举例而言)远离Vdd供电线173移动，成为图5D所示的布局的修改的第二部分102D1中的字线转接垫3441。在图5A所示的布局的第二部分102A中，字线转接垫344以及相对应的通孔通孔2及通孔3(举例而言)朝向Vdd供电线173移动，成为图5D所示的布局的修改的第二部分102D2中的字线转接垫3442。
本领域技艺人士将意识到以具有相同元件符号的边界或各种金属线彼此对准的方式，图5D中所示的布局的修改的第二部分102D1及102D2可叠加至图4中所示的布局的两个重复的第一部分101上，以使得能够获得根据本揭示案的实施例的记忆体单元的整体布局(不包括图4及图5D中所示的冗余层)。
图6是根据本揭示案的实施例记忆体元件的单元阵列的示意图。单元阵列600包括元件区域605，其中在此元件区域605中以矩阵形式排列各自具有前述布局的多个记忆体单元。元件区域605由列边缘区域620及亦由行边缘区域640所围绕，其中在此列边缘区域620中可形成诸如虚拟单元的非记忆体单元，且在此行边缘区域640中可形成边缘井及电力网格单元。
根据一些实施例，单元阵列600可具有分离多个记忆体单元的一或更多电力网格条带650。亦即，元件区域605通过一或更多个电力网格条带650划分成多个子区域。在元件区域605的子区域的每一者中，可形成具有4x4或更大的阵列尺寸的记忆体单元的迷你阵列610。在一些实施例中，可在定位于元件区域605的另一端部的行边缘区域640之间均匀分布电力条带650，此电力条带650具有与记忆体单元的一个列相同的尺寸，然而本揭示案并不受限于此。根据一些实施例，行边缘区域640可具有与电力条带650相同的尺寸。为了使随同电力传输的电压变化降至最低，可基于修改的记忆体单元在行边缘区域640及一或更多个电力网格区域中形成电力网格单元。基于记忆体单元的上述布局的修改电力网格单元的布局将参考图7A及图7B而更显而易知。
图7A根据本揭示案的实施例绘示电力网格单元的布局的第一部分，以及图7B绘示第一金属层M1及以上以及其间的通孔的位准处金属层的布局的第二部分。本领域技艺人士将意识到以具有相同元件符号的边界或各种金属线彼此对准的方式，图7B中所示的布局的第二部分104可叠加至图7A中所示的布局的第一部分103上，以使得能够获得根据本揭示案的实施例的电力网格单元的整体布局(不包括图7A及图7B中所示的冗余层)。
根据本揭示案的实施例电力网格单元的布局的第一部分103与图4中所示记忆体单元的布局的第一部分101实质相同。在图7A所示的布局的第一部分中省去图4中所示的布局的第一部分101中的连接第三数据节点转接垫163的通孔0以及其下方的长触点，并且在图7A所示的布局的第一部分中省去图4中所示的布局的第一部分101的部分中的连接第四数据节点转接垫164的通孔0以及其下方的长触点。通过省去前述通孔0，断开记忆体单元的互连且用金属层的额外修改(将参考图7B描述)将记忆体单元的结构转换至电力网格单元。应了解，省去前述通孔0是一实例；然而本揭示案并不受限于此。对于另一实例，可省去图4所示的通孔0紧接下方的长触点(而不是省去前述通孔0)以作为图7A所示的布局的第一部分103的替代方案。
现参考图7B，其中在行方向中布局的第二部分104的相对侧安置图5A所示的布局的两个第二部分102A并对准于其边界。电力网格单元的布局的第二部分104与记忆体单元的布局的第二部分102A相似，但其内部连接不同于布局的第二部分102A的内部连接。布局的第二部分104包括两个由第二金属层M2形成的并联的电力线CVss。两个由第二金属层M2形成的电力线CVss的一者经由第一Vss供电线171及第二Vss供电线172上安置的通孔1电连接至第一Vss供电线171及第二Vss供电线172。由第四金属层M4、转接垫，以及其上的通孔组成的电力线CVss可使由第二金属层M2形成的两个并联的电力线CVss彼此电连接。
返回参考图6，在电力网格条带650的每一者中，由第二金属层M2及第四金属层M4组成的电力线CVss延伸至列边缘区域620的部分625。因此，经由电力线CVss的至少一者以及亦经由第一Vss供电线171及第二Vss供电线172可将参考电压(诸如，接地电压)施加至记忆体单元，此电力线CVss由第二金属层M2及第四金属层M4组成。
图8是根据本揭示案的实施例SRAM元件的电路区块。如图8所示，SRAM元件包括SRAM阵列800，此SRAM阵列800由4x4或更大的双端口SRAM单元组成，此双端口SRAM单元每一者具有前述单元布局的一者。双端口SRAM单元的第一字线WL1连接至第一端口字线驱动器/选择器810且由第一端口字线驱动器/选择器810控制，双端口SRAM单元的第二字线WL2连接至第二端口字线驱动器/选择器820且由第二端口字线驱动器/选择器820控制。根据前述各种实施例，双端口SRAM单元的第一字线WL1及第二字线WL2在不同金属位准形成。作为实例，第一字线WL1是由第二金属层M2形成且第二字线WL2是由第四金属层M4形成。
仍参考图8，双端口SRAM单元的第一位线181及第二位线182连接至第一端口Y多工器及感测放大器830。可选择记忆体单元的第一位线181及第二位线182，此第一位线181及第二位线182的字线WL1是由第一端口字线驱动器/选择器810所选择，并且可通过第一端口Y多工器及感测放大器830读取并感测(或写入)其所传递的数据。双端口SRAM单元的第三位线183及第四位线184连接至第二端口Y多工器及感测放大器840。可选择记忆体单元的第三位线183及第四位线184，此第三位线183及第四位线184的字线WL1是由第二端口字线驱动器/选择器820所选择，并且可通过第二端口Y多工器及感测放大器840读取并感测(或写入)其所传递的数据。根据根据本揭示案的各种实施例，双端口SRAM单元的第一位线181至第四位线184是由相同金属层(举例而言，第一金属层M1)形成。
尽管图8中未绘示，SRAM阵列800包括具有前述记忆体单元布局的记忆体单元，且可进一步包括记忆体单元列之间的前述电力条带(或电力网格单元)。根据一些实施例，或者可在SRAM阵列800的对侧安置第一端口字线驱动器/选择器810以及第二端口字线驱动器/选择器820。
根据本揭示案的一个态样，包括多个记忆体单元及任选的一或更多个电力网格条带(或电力网格单元)的记忆体元件包括个别图案，这些个别图案每一者具有直线形状。亦即，在不考虑任何处理误差的情况下，个别图案可沿着行方向或列方向线性延伸，但不会有任何弯曲部分。因此，具有微影术图案的记忆体元件可通过具有提高产率及降低制造成本的10nm或超过10nm的技术实施。
根据本揭示案的另一态样，在不使用更昂贵及更先进的电子束微影术或超紫外线微影术(extreme ultraviolet lithography；EUV)工具的情况下，可通过193nm浸没式微影术图案化记忆体元件，此记忆体元件包括多个记忆体单元及可选的一或更多个电力网格条带(或电力网格单元)并具有含改良的字线路径选择结构的内部节点连接结构。
根据本揭示案的另一态样，亲微影单元布局的内部节点连接结构使用第一金属层M1及第二金属层M2以将转接垫(或长触点)形成为区域连接线，以将晶体管(举例而言，随附附图中的PU1、PD1、PG1以及PG3)的漏极区域彼此连接。因此，每一记忆体单元具有由金属层形成的两个字线。举例而言，第一字线(随附附图中WL1)是由第二金属层M2形成，且第二字线(随附附图中WL2)是由第二金属层M2上方的金属层形成。若宽度增加则第二字线可具有减少的金属路径选择电阻。
根据本揭示案的另一态样，记忆体元件的记忆体单元及可选的电力网格单元在后段制程(back end of line；BEOL)与前段制程(front-end-of-line；FEOL)路径选择中皆与间隔微影术相容。亦可实施间隔微影术可比较(或单向路径选择规则可比较)金属路径选择以制造薄型(单元X-Y间距的单元比率大于5)三端口SRAM单元。
根据本揭示案的一态样，记忆体元件的记忆体单元及可选的一或更多个电力网格条带(或电力网格单元)具有间隔微影术相容布局。举例而言，每一单元具有用于个别半导体鳍片、栅极层，以及各种金属层的单一路径选择定向。各种金属层不具有宽的岛状物或弯曲结构。更具体言的，半导体鳍片及第一金属层及第三金属层的图案平行或实质平行于一个方向延伸，而栅极层的图案及第二金属层及第四金属层平行于或实质平行于另一方向延伸，此另一方向垂直或实质垂直于此一个方向。记忆体元件支援单一定向金属路径选择，此单一定向金属路径选择需要相同金属路径选择方案以用于记忆体单元及逻辑电路两者。
根据本揭示案的另一态样，记忆体元件具有降低的位线耦合电容及串扰杂讯，因为位线是完全被屏蔽并具有最小的路径选择距离。
根据本揭示案的另一态样，记忆体元件的每一记忆体单元具有平衡的布局以改良记忆体单元稳定性。
根据本揭示案的另一态样，记忆体元件的记忆体单元及电力网格单元具有高度及相同面积。因此，无需额外考虑在每一电力网格单元中实施各种层的路径选择。
根据本揭示案的一态样，双端口静态随机存取记忆体(SRAM)单元限制于由第一边界至第四边界定义的区域中。第一边界及第二边界彼此并联，且第三边界及第四边界连接第一边界及第二边界且彼此并联。双端口SRAM包括第一电力线至第三电力线，连接至第一电力线至第三电力线的储存单元，包括由第一字线控制的第一传送栅极晶体管及第二传送栅极晶体管的第一端口，将第一位线与储存单元彼此耦合的第一传送栅极晶体管及将第二位线与储存单元彼此耦合的第二传送栅极晶体管，以及包括由第二字线控制的第三传送栅极晶体管及第四传送栅极晶体管的第二端口，将第三位线与储存单元彼此耦合的第三传送栅极晶体管及将第四位线与储存单元彼此耦合的第四传送栅极晶体管。第一位线至第四位线及第一电力线至第三电力线每一者在第一方向中延伸并由第一金属层形成。第一字线在实质垂直于第一方向的第二方向中延伸并由第一金属层上方的第二金属层形成。第二字线以第二方向延伸并由第二金属层上方的上层金属层形成。
于本揭示案的一些实施例中，第一位线至第四位线及第一电力线至第三电力线每一者连续地由第一边界延伸至第二边界。第一字线及第二字线每一者连续地由第三边界延伸至第四边界。
于本揭示案的一些实施例中，双端口SRAM进一步包括位于第二金属层上方的第三及第四金属层。第一字线至少经由由第一金属层所形成的字线转接垫连接至第一及第二传送栅极晶体管的栅极。第二字线由第二金属层所形成，并至少经由由第一至第三金属层所形成的字线转接垫连接至第三及第四传送栅极晶体管的栅极。第三金属层设置于第二及第四金属层之间。第四金属层为上层金属层。
于本揭示案的一些实施例中，由第一及第三金属层所形成的字线转接垫每一者在第一方向中延伸。由第二金属层所形成的字线转接垫每一者在第二方向中延伸。
于本揭示案的一些实施例中，每一字线转接垫未接触第一边界及第二边界的任一者。
于本揭示案的一些实施例中，第四金属层仅形成第二字线。第二字线覆盖第一字线。
于本揭示案的一些实施例中，双端口SRAM进一步包括由第四金属层所形成的第三字线。第三字线在第二方向上由第三边界连续地延伸至第四边界、覆盖第一字线并至少经由由第三金属层所形成的字线转接垫电连接至第一字线。第二字线的宽度大于第三字线的宽度的至少10％。
于本揭示案的一些实施例中，由第一金属层所形成且电连接至第三传送栅极晶体管的字线转接垫与第三电力线之间的距离，是大于由第三金属层所形成且电连接至第三传送栅极晶体管的字线转接垫与第三电力线之间的距离。由第一金属层所形成且电连接至第四传送栅极晶体管的字线转接垫与第三电力线之间的距离，是大于由第三金属层所形成且电连接至第四传送栅极晶体管的字线转接垫与第三电力线之间的距离。由第三金属层所形成的每一字线转接垫由第一边界连续地延伸至第二边界。
于本揭示案的一些实施例中，双端口SRAM进一步包括位于第二金属层上方的第三金属层。第一字线至少经由由第一金属层所形成的字线转接垫连接至第一及第二传送栅极晶体管的栅极。第二字线由第三金属层所形成，并至少经由由第一及第二金属层所形成的字线转接垫连接至第三及第四传送栅极晶体管的栅极。由第一金属层所形成的每一字线转接垫在第一方向上延伸。由第二金属层所形成的每一字线转接垫在第二方向上延伸。
于本揭示案的一些实施例中，储存单元包括交叉耦合的第一反相器及第二反相器。第一反相器包括第一上拉晶体管及第一及第三下拉晶体管。第二反相器包括第二上拉晶体管及第二及第四下拉晶体管。构成第一级联晶体管的第一传送栅极晶体管及第一下拉晶体管是形成于第一有效区域中。构成第二级联晶体管的第二传送栅极晶体管及第二下拉晶体管是形成于第二有效区域中。构成第三级联晶体管的第三传送栅极晶体管及第三下拉晶体管是形成于第三有效区域中。构成第四级联晶体管的第四传送栅极晶体管及第四下拉晶体管是形成于第四有效区域中。第一上拉晶体管形成于第五有效区域中。第二上拉晶体管形成于第六有效区域中。第一至第六有效区域每一者由第一边界连续地延伸至第二边界。
于本揭示案的一些实施例中，双端口SRAM进一步包括第一至第六栅极层以及第一至第四栅极触点。第一栅极层用作第三传送栅极晶体管的栅极。第二栅极层用作第一传送栅极晶体管的栅极。第三栅极层用作第二上拉晶体管、第二下拉晶体管及第四下拉晶体管的栅极。第四栅极层用作第四传送栅极晶体管的栅极。第五栅极层用作第二传送栅极晶体管的栅极。第六栅极层用作第一上拉晶体管、第一下拉晶体管及第三下拉晶体管的栅极。第一至第四栅极触点设置于由第一金属层所形成的相对字线转接垫以及覆盖此相对字线转接垫的一部位的相对栅极层之间。第一至第三栅极层彼此分隔且在第二方向上彼此对准。第四至第五栅极层彼此分隔且在第二方向上彼此对准。
于本揭示案的一些实施例中，双端口SRAM进一步包括第一至第四数据节点转接垫。第一传送栅极晶体管及第三栅极层的漏极至少经由第一数据节点转接垫彼此电连接。第二传送栅极晶体管、第二下拉晶体管及第六栅极层的漏极至少经由第二数据节点转接垫彼此电连接。第三传送栅极晶体管及第三下拉晶体管的漏极至少经由第三数据节点转接垫彼此电连接。第四传送栅极晶体管及第四下拉晶体管的漏极至少经由第四数据节点转接垫彼此电连接。第一至第四数据节点转接垫由第一金属层所形成、在第二方向上延伸且与第一及第二边界分隔。
于本揭示案的一些实施例中，双端口SRAM进一步包括第一及第二区域连接线。第一区域连接线由第二金属层所形成。第一及第三数据节点转接垫至少经由第一区域连接线彼此电连接。第二区域连接线由第二金属层所形成。第二及第四数据节点转接垫至少经由第二区域连接线彼此电连接。第二金属层包括分别形成于第一及第三栅极层上方的第一及第二字线转接垫。第一字线转接垫、第一区域连接线、第二区域连接线及第二字线转接垫在第一方向上彼此对准。
于本揭示案的一些实施例中，双端口SRAM进一步包括第一至第四位线触点及第一至第四电力线触点。第一位线触点由第一金属层所形成。第一位线触点及其上的通孔将第一位线电连接至第一传送栅极晶体管的源极区。第二位线触点由第一金属层所形成。第二位线触点及其上的通孔将第二位线电连接至第二传送栅极晶体管的源极区。第三位线触点由第一金属层所形成。第三位线触点及其上的通孔将第三位线电连接至第三传送栅极晶体管的源极区。第四位线触点由第一金属层所形成。第四位线触点及其上的通孔将第四位线电连接至第四传送栅极晶体管的源极区。第一电力线触点由第一金属层所形成。第一电力线触点及其上的通孔将第一电力线电连接至第一及第三下拉晶体管的源极区。第二电力线触点由第一金属层所形成。第二电力线触点及其上的通孔将第二电力线电连接至第二及第四下拉晶体管的源极区。第三及第四电力线触点由第一金属层所形成。第三及第四电力线触点及其上的通孔将第三电力线电连接至第一及第二上拉晶体管的源极区。第三位线触点、第一位线触点、第四电力线触点及第二电力线触点依序设置且在第二方向上彼此对准。第四位线触点、第二位线触点、第三电力线触点及第一电力线触点依序设置且在第二方向上彼此对准。
根据本揭示案的一态样，双端口静态随机存取记忆体(SRAM)单元包括第一金属层，此第一金属层包括彼此间隔的第一电力线至第三电力线，彼此间隔的第一位线至第四位线，彼此间隔的第一数据节点转接垫至第四数据节点转接垫，以及彼此间隔的第一字线转接垫及第四字线转接垫。第二金属层包括第一字线，此第一字线经由第一金属层与第二金属层之间的通孔电连接至第一字线转接垫及第二字线转接垫；第一区域连接线，此第一区域连接线经由第一金属层与第二金属层之间的通孔电连接至第一数据节点转接垫及第三数据节点转接垫；第二区域连接线，此第二区域连接线经由第一金属层与第二金属层之间的通孔电连接至第二数据节点转接垫及第四数据节点转接垫；以及第一额外字线转接垫及第二额外字线转接垫。第二金属层上方的上层金属层包括第二字线，此第二字线至少经由额外的第一额外字线转接垫及第二额外字线转接垫电连接至第三字线转接垫以及第四字线转接垫，此额外的第一额外字线转接垫及第二额外字线转接垫由第二金属层形成。第一金属层的每一图案在第一方向中延伸且第二金属层的每一图案在实质垂直于第一方向的第二方向中延伸。
于本揭示案的一些实施例中，双端口SRAM单元进一步包括交叉耦合的第一反相器及第二反相器以及第一至第四传送栅极晶体管。第一反相器包括第一上拉晶体管及并联的第一及第三下拉晶体管。第二反相器包括第二上拉晶体管及并联的第二及第四下拉晶体管。第三及第四传送栅极晶体管耦接至至第一反相器的输出及第二反相器的输入。第二及第四传送栅极晶体管耦接至第一反相器的输入及第二反相器的输出。第一至第四位线分别电连接至第一至第四传送栅极晶体管的源极区。第一至第三电力线分别电连接至第一及第三下拉晶体管的源极区、第二及第三下拉晶体管的源极区以及第一及第二上拉晶体管的源极区。第一及第二字线分别电连接至第一及第二传送栅极晶体管的栅极以及第三及第四传送栅极晶体管的栅极。
于本揭示案的一些实施例中，上层金属层为第三金属层，且实质上平行于第二方向延伸。
于本揭示案的一些实施例中，上层金属层为第四金属层，且实质上平行于第二方向延伸。双端口SRAM单元进一步包括位于第二及第四金属层之间的第三金属层。第三金属层包括在第一方向上延伸且电连接至第二字线的字线转接垫。
根据本揭示案的一态样，半导体元件包括在行方向及列方向中记忆体单元的第一阵列及第二阵列以及电力网格单元的一列，这些电力网格单元每一者具有与记忆体单元相同的尺寸，此记忆体单元安置于第一阵列与第二阵列之间。每一记忆体单元包括：交叉耦合的第一反相器及第二反相器，此第一反相器包括第一上拉晶体管及并联的第一下拉晶体管及第三下拉晶体管，以及此第二反相器包括第二上拉晶体管及并联的第二下拉晶体管及第四下拉晶体管；第一传送栅极晶体管以及第三传送栅极晶体管，耦接至第一反相器的输出及第二反相器的输入；第二传送栅极晶体管以及第四传送栅极晶体管，耦接至第一反相器的输入及第二反相器的输出。在一行中，半导体元件包括第一金属层，此第一金属层包括第一电力供电线，此第一电力供电线电连接至此一行中记忆体单元的第一下拉晶体管及第三下拉晶体管的源极区域，第二电力供电线，此第二电力供电线电连接至此一行中记忆体单元的第二下拉晶体管及第四下拉晶体管的源极区域，以及第三电力供电线，此第三电力供电线电连接至此一行中记忆体单元的第一上拉晶体管及第二上拉晶体管的源极区域。在此一个行中，第二金属层包括一个第一字线，在列方向中延伸，电连接至第一记忆体单元的第一传送栅极晶体管及第二传送栅极晶体管的栅极，此第一记忆体单元安置于此一行中的电力网格单元的一侧上；以及另一第一字线，在列方向中延伸，电连接至第二记忆体单元的第一传送栅极晶体管及第二传送栅极晶体管的栅极，此第二记忆体单元安置于电力网格单元的另一侧上。在一行中，第四金属层包括一个第二字线，此一个第二字线在列方向中延伸，电连接至第一记忆体单元的第三传送栅极晶体管及第四传送栅极晶体管的栅极；以及另一第二字线，此另一第二字线在列方向中延伸，电连接至第二记忆体单元的第三传送栅极晶体管及第四传送栅极晶体管的栅极。在此一行中，第三金属层安置于第二金属层与第四金属层之间并包括行方向中的字线转接垫，此字线转接垫安置于电力网格单元的一侧上，且电连接至第一记忆体单元的第二字线；以及行方向中的字线转接垫，此字线转接垫安置于电力网格单元的另一侧上，且电连接至第二记忆体单元的第二字线。第二金属层进一步包括上层第一电力线，安置于电力网格单元中，横跨电力网格单元电连接至第一电力线及第二电力线。第四金属层进一步包括上层第二电力线，安置于电力网格单元中并延伸于列方向中。第三金属层进一步包括转接垫，电连接至上层第一电力线及上层第二电力线。
于本揭示案的一些实施例中，在前述一行中，第一及第二记忆体单元的第一传送栅极晶体管及第一下拉晶体管形成于横跨电力网格单元的第一有效区域中；第一及第二记忆体单元的第二传送栅极晶体管及第二下拉晶体管形成于横跨电力网格单元的第二有效区域中；第一及第二记忆体单元的第三传送栅极晶体管及第三下拉晶体管形成于横跨电力网格单元的第三有效区域中；第一及第二记忆体单元的第四传送栅极晶体管及第四下拉晶体管形成于横跨电力网格单元的第四有效区域中；第一及第二记忆体单元的第一上拉晶体管形成于横跨电力网格单元的第五有效区域中；以及第一及第二记忆体单元的第二上拉晶体管形成于横跨电力网格单元的第六有效区域中。
所述的鳍式场效晶体管是作为实施本揭示案的各种实施例的一实例。本揭示案不应受限于此。根据其他实施例，可通过任何其他类型晶体管实施具有任何前述布局的双端口SRAM。本领域一般技艺者将意识到上述半导体鳍片可通过各种适于制造其他类型晶体管的有效区域进行修改或替代。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示案的态样。熟悉此项技术者应了解，可轻易使用本揭示案作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的精神及范畴，且可在不脱离本揭示案的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (1)

1.一种双端口静态随机存取记忆体单元，其限制于由一第一边界至一第四边界所定义的一区域中，该第一边界及该第二边界彼此平行，且该第三边界及该第四边界连接该第一边界及该第二边界并彼此平行，其特征在于，该双端口静态随机存取记忆体单元包括：
一第一电力线至一第三电力线；
一储存单元，其连接至该第一电力线至该第三电力线；
一第一端口，其包括由一第一字线控制的一第一传送栅极晶体管及一第二传送栅极晶体管，该第一传送栅极晶体管使一第一位线与该储存单元彼此耦接，并且该第二传送栅极晶体管使一第二位线与该储存单元彼此耦接；以及
一第二端口，其包括由一第二字线控制的一第三传送栅极晶体管及一第四传送栅极晶体管，该第三传送栅极晶体管使一第三位线与该储存单元彼此耦接，并且该第四传送栅极晶体管使一第四位线与该储存单元彼此耦接，
其中该第一位线至该第四位线以及该第一电力线至该第三电力线各自在一第一方向中延伸，并由一第一金属层形成，
该第一字线在垂直于该第一方向的一第二方向中延伸，并由该第一金属层上方的一第二金属层形成，以及
该第二字线在该第二方向中延伸，并由该第二金属层上方的一上层金属层形成。
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