CN103310833B - 半导体存储器及其制造方法 - Google Patents

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    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Abstract

本发明提供了半导体存储器及其制造方法。其中，一种半导体存储器包括：集成电路(IC)内的第一位单元、以及同一IC内的第二位单元。第一位单元具有第一布局，第二位单元具有不同于第一布局的第二布局。

Description

半导体存储器及其制造方法
技术领域
所公开的电路和方法涉及集成电路(“IC”)。更具体地，所公开的电路和方法涉及IC存储器器件。
背景技术
静态随机存取存储器(“SRAM”)包括设置为行和列以形成阵列的多个单元。SRAM单元包括连接至用于读取和将数据位写入到存储器单元的位线和字线的多个晶体管。单端口存储器使得单个位数据能够在特定时间被写入到位单元或从位单元读取。双端口存储器是能够几乎同时进行多次读取或写入的特定类型存储器。
当器件持续按比例减小时，诸如SRAM的半导体存储器的稳定性受到影响。因此，多个光刻和蚀刻步骤变得非常普遍，以当工艺技术发展到22nm及更小时，确保金属布线和岛状件印刷(islandprinting)。然而，正当使用多个步骤光刻和蚀刻工艺时，与光刻步骤兼容的减小的岛状件尺寸和隔离件在未来设计中将变得更加重要。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体存储器，包括：集成电路(IC)内的第一位单元，所述第一位单元具有第一布局；以及在与所述第一位单元相同的所述IC内的第二位单元，所述第二位单元具有第二布局，其中，所述第一布局不同于所述第二布局。
在所述半导体存储器中，所述第一布局包括：第一字线，设置在第一导电层中并且在第一方向上延伸，以及多条位线，设置在第二导电层中并且在第二方向上延伸；并且所述第二布局包括：第二字线，设置在所述第二导电层中并且在所述第一方向上延伸，以及多条位线，设置在所述第一导电层中并且在所述第二方向上延伸。
在所述半导体存储器中，所述第一布局包括设置在所述第一导电层中并且在所述第一方向上延伸的至少一个接合焊盘，并且所述第二布局包括设置在所述第一导电层中并且在所述第二方向上延伸的至少一个接合焊盘。
在所述半导体存储器中，所述第一位单元和所述第二位单元是单端口位单元或双端口位单元之一。
在所述半导体存储器中，所述第一布局包括设置在第三导电层中并且在所述第一方向上延伸的第一电源网格线，所述第一电源网格线连接至设置在所述第二导电层中的至少一条电源线。
在所述半导体存储器中，所述第二布局包括设置在所述第三导电层中并且在所述第二方向上延伸的第二电源网格线，所述第二电源网格线连接至设置在所述第二导电层中的至少一条电源线。
在所述半导体存储器中，所述第一布局包括设置在所述第二导电层中并且平行于所述多条位线延伸的第一电源线，所述第一电源线具有第一电压。
在所述半导体存储器中，所述第二布局包括设置在所述第一导电层中并且平行于所述多条位线延伸的第二电源线，所述第二电源线具有所述第一电压。
在所述半导体存储器中，所述第一位单元和所述第二位单元均是单端口位单元，并且所述第二位单元的尺寸大于所述第一位单元的尺寸。
根据本发明的另一方面，提供了一种集成电路芯片，包括：多个第一存储器位单元，在半导体衬底中形成，所述多个第一存储器位单元中的每个都具有第一布局；以及多个第二存储器位单元，在所述半导体衬底中形成，所述多个第二存储器位单元中的每个都具有第二布局，其中，所述第一布局不同于所述第二布局。
在所述集成电路芯片中，所述第一布局包括：第一字线，设置在第一导电层中并且在第一方向上延伸，以及多条位线，设置在第二导电层中并且在第二方向上延伸；并且所述第二布局包括：第二字线，设置在所述第二导电层中并且在所述第一方向上延伸，以及多条位线，设置在所述第一导电层中并且在所述第二方向上延伸。
在所述集成电路芯片中，所述第一布局包括设置在所述第一导电层中并且在所述第一方向上延伸的至少一个接合焊盘，并且所述第二布局包括设置在所述第一导电层中并且在所述第二方向上延伸的至少一个接合焊盘。
在所述集成电路芯片中，所述第一布局包括设置在第三导电层中并且在所述第一方向上延伸的第一电源网格线，所述第一电源网格线连接至设置在所述第二导电层中的至少一条电源线。
在所述集成电路芯片中，所述第二布局包括设置在所述第三导电层中并且在所述第二方向上延伸的第二电源网格线，所述第二电源网格线连接至设置在所述第二导电层中的至少一条电源线。
在所述集成电路芯片中，所述第一布局包括设置在所述第二导电层中并且平行于所述多条位线延伸的第一电源线，所述第一电源线具有第一电压。
在所述集成电路芯片中，所述第二布局包括设置在所述第一导电层中并且平行于所述多条位线延伸的第二电源线，所述第二电源线具有所述第一电压。
根据本发明的又一方面，提供了一种集成电路芯片，包括：多个第一存储器位单元，形成在半导体衬底中，所述多个第一存储器位单元中的每个都具有第一布局，所述第一布局包括：第一字线，设置在第一导电层中并且在第一方向上延伸，以及多条位线，设置在第二导电层中并且在第二方向上延伸；并且多个第二存储器位单元，形成在所述半导体衬底中，所述多个第二位单元的尺寸不同于所述多个第一位单元的尺寸，所述多个第二存储器位单元中的每个都具有第二布局，所述第二布局包括：第二字线，设置在所述第二导电层中并且在所述第一方向上延伸，以及条位线，设置在所述第一导电层中并且在所述第二方向上延伸。
在所述集成电路芯片中，所述第一布局包括设置在所述第一导电层中并且在所述第一方向上延伸的至少一个接合焊盘，并且所述第二布局包括设置在所述第一导电层中并且在所述第二方向上延伸的至少一个接合焊盘。
在所述集成电路芯片中，所述第一布局包括设置在第三导电层中并且在所述第一方向上延伸的第一电源网格线，所述第一电源网格线连接至设置在所述第二导电层中的至少一条电源线。
在所述集成电路芯片中，所述第二布局包括设置在所述第三导电层中并且在所述第二方向上延伸的第二电源网格线，所述第二电源网格线连接至设置在所述第二导电层中的至少一条电源线。
附图说明
图1示出包括布置为行和列的多个单端口位单元的半导体存储器的一个实例。
图2示出可以在图1的半导体存储器中实现的单端口存储器位单元的一个实例。
图3是在其上形成多个导电层以提供根据图1和图2的半导体存储器的半导体衬底的一个实例的等距视图。
图4示出被配置用于高密度应用的单端口半导体位单元的FEOL布局的一个实例。
图5A-图5C示出图4中所示的单端口存储器位单元的BEOL布局的多个实施例。
图6示出被配置用于高速应用的单端口半导体位单元的FEOL布局的另一个实例。
图7A-图7C示出用于图6中所示的单端口存储器位单元的BEOL布局的多个实施例。
图8示出包括布置为行和列的多个双端口位单元的半导体存储器的一个实例。
图9示出可以在图8中的半导体存储器中实现的双端口存储器位单元的一个实例。
图10示出被配置用于高密度应用的双端口半导体存储器位单元的FEOL布局的一个实例。
图11A-图11B示出用于图10中所示的双端口存储器位单元的BEOL布局的多种实施例。
图12示出被配置用于高速应用的双端口半导体存储器位单元的FEOL布局的另一个实例。
图13示出用于图12中所示的双端口半导体存储器位单元的BEOL布局的一个实例。
图14A示出包括位单元和多个捆绑单元(strappingcell)的阵列的半导体存储器的一个实例。
图14B示出根据图5A的半导体位单元连接至根据图14A的阱打包单元的一个实例。
具体实施方式
示例性实施例的该描述旨在结合附图进行阅读，附图被认为是整个编写的说明书的一部分。
所公开的半导体布局包括可以在单个芯片上实现的两个不同金属布线方案，其能够为了高密度和/或高电流应用而对单元结构进行最优化。在一些实施例中，两个或更多单元布局用于区分尺寸并且提供光刻友好布局。
图1示出包括多个单端口位单元102a、102b(共同称为“位单元102”)的单端口静态随机存取存储器(“SRAM”)阵列100的一个实例。位单元102布置在多个n行104和多个n列106中。每个位单元102a、102b都连接至跨过存储器阵列水平延伸(即，在x-方向上)的字线WL和跨过存储器阵列垂直地延伸(即，在y-方向上)的两条互补位线(“BL”)BL及其补充BLB。如以下详细地描述，位单元102a、102b的布局可以不同，使得半导体存储器阵列100可以被最优化用于高密度应用，例如，位单元102a，或者用于高电流应用，例如，位单元102b。
从为单端口六晶体管(“6T”)位单元102的一个实例的图2最好地看出，每个位单元102都包括由交叉连接的反相器对110、112形成的锁存器108。反相器110包括PMOS晶体管114，该PMOS晶体管114的源极连接至高电压源VDD并且PMOS晶体管114的漏极连接至用作反相器110的输出的节点116。反相器110的NMOS晶体管118的源极连接至低电压源VSS并且其漏极连接至节点116。晶体管114和118的栅极在节点120处连接在一起，其用作反相器110的输入和反相器112的输出。反相器112包括使其源极连接至VDD、使其栅极连接至节点116并且使其漏极连接至节点120的PMOS晶体管122。反相器112的NMOS晶体管124的源极连接至VSS，其漏极连接至节点120，并且其栅极连接至节点116。
位单元102还包括传输晶体管对126、128。在一些实施例中，晶体管126、128是NMOS晶体管，但是本领域技术人员将理解，晶体管126、128可以实现为PMOS晶体管。晶体管126的栅极在节点130处连接至字线WL，其源极连接至节点116，并且其漏极在节点132处连接至位线BL。晶体管128的栅极在节点134处连接至字线WL，其源极连接至节点116，并且其漏极在节点136处连接至位线BLB。
使用各种技术在半导体衬底的一个或多个有源区中形成位单元102的晶体管。例如，位单元的晶体管可以形成为体平面金属氧化物场效应晶体管(“MOSFET”)、具有一个或多个鳍状件或指状物的体finFET、绝缘体上半导体(“SOI”)平面MOSFET、具有一个或多个鳍状件或指状物的finFET、或其结合。器件的栅极可以包括多晶硅(“poly”)/氮氧化硅(“SiON”)结构、高-k/金属栅极结构、或其结合。半导体衬底的实例包括但不限于体硅、磷化硅(“SiP”)、硅锗(“SiGe”)、碳化硅(“SiC”)、锗(“Ge”)、绝缘体上硅硅(“SOI-Si”)、绝缘体上硅锗(“SOI-Ge”)、或其结合。
图3是具有一个或多个掺杂有源区101a的半导体衬底101的等距视图。例如，可以在掺杂区101a中形成一个或多个n阱和/或p阱。在垂直或z-方向上在衬底101之上形成多个导电层M1-M3。每个导电层M1-M3都限定在x-方向和y-方向上的平面，并且可以相互隔离并且通过一个或多个介电层(未示出)与衬底101隔离。本领域技术人员将理解，通孔在垂直方向(即，z-方向)上延伸，以提供导电层M1-M3和半导体衬底101之间的互连。少于或多于三个导电层可以形成在半导体衬底101之上。
图4示出根据图1中所示的半导体存储器阵列100的位单元102的前段(“FEOL”)布局的前端的一个实例，例如，衬底101的掺杂区101a的布局。如图4中所示，位单元102a包括单元边界103，在x方向上延伸的长度大于在y-方向上延伸的宽度。位单元102a包括由n阱分离的一对p阱。下拉晶体管118和传输晶体管126形成在一个p阱中，并且下拉晶体管124和传输晶体管128形成在另一个p阱中。上拉晶体管114和122形成在n阱中。
例如VIA0的第一通孔层被用于将在半导体衬底101的掺杂区101a中形成的器件连接至在例如层M1-M3的导电层中形成的导电布线，其中，层M1-M3在流水线(“BEOL”)处理的后端期间形成。例如，将传输晶体管130的栅极连接至WL的节点130形成在VIA0中，按照现在的位置(asis)，其是节点132，其将传输晶体管126连接至位线BL。将通道栅极晶体管128连接至WL的节点134形成在VIA0中，按照现在的位置，其是节点136，其将传输晶体管128连接至位线BLB。VIA0还包括分别将晶体管118和124下拉至VSS的节点138-1和138-2、以及分别将晶体管114和124下拉至VDD的节点140-1和140-2。
布置通孔130和138-1，使得其沿着单元边界103的最左侧部分在y-方向上对准。通孔134和138-2在y-方向上相互对准并且设置在单元边界103的最右侧边界上。通孔132、138-2和140-2在x方向上相互对准并且沿着单元边界103的最顶边界设置。通孔138-1、136和140-1在x-方向上相互对准并且沿着单元边界103的最底边缘设置。
图5A中示出高密度晶体管102a-1的布局第一和第二金属层(例如，M1和M2)。在一些实施例中，高密度位单元102a的长度与宽度比率大于或等于2。如图5A中所示，WL跨过位单元102a水平地延伸并且形成在第一导电层M1中。岛状件142-1、142-2、142-3、142-4、142-5和142-6(“岛状件142”)还形成在第一导电层M1中，并且与WL以平行关系设置。岛状件142用作用于连接不同导电层的通孔的接合焊盘(landingpad)。例如，在第一导电层M1中形成的岛状件或接合焊盘142连接至VIA0，其设置在半导体衬底101的掺杂区101a和第一导电层M1之间，并且连接至VIA1，其在第一导电层M1和第二导电层M2之间在z-方向上延伸。在一些实施例中，字线WL和岛状件或接合焊盘142可以具有线形状布局，其中，线的长度大于线的宽度至少1.8。将WL定位在第一导电层M1中使能附加接合焊盘142设置在同一导电层中。
第二导电层M2中的线在y-方向上延伸，使得它们垂直于WL和设置在第一导电层M1中的岛状件142设置。特别是，第二导电层M2包括连接至低压电源VSS的线对和连接至高压电源VDD的线。低电源线可以设置在位单元102a的边界103处。位线BL还形成在第二导电层中并且设置在低压电源线之一和高压电源线之间。位线BLB形成在第二导电层中并且设置在高压电源线和另一条低压电源线之间，使得高压电源线分离位线BL和BLB。
在一些实施例中，诸如图5B中所示的高密度位单元102a-2的实施例，第三导电层M3可以包括用于将VSS线对连接在一起并且用于电源线的进一步布线的线。在图5B中，第三导电层M3包括在x-方向上延伸并且通过设置在第二和第三导电层之间的VIA2中的通孔148将设置在第二导电层M2中的VSS线连接在一起的线144。线146还设置在第三导电层M3中并且通过也设置在VIA2中的通孔150连接至第二导电层M2中的VSS线。
在一些实施例中，诸如，图5C中所示的实施例，第三导电层M3包括可以连接至低压电源VSS的第一和第二线152、154、以及连接至高压电源线VDD的线156。如图5C中所示，线152设置在位线BL之上并且部分地覆盖位线BL，并且线154设置在位线BLB之上并且至少部分地覆盖位线BLB。线156设置在在第二导电层M2中设置的高压电源线VDD之上并且至少部分地覆盖高压电源线VDD，并且可以通过设置在VIA2中的通孔150连接至电源线VDD。
图6示出被配置用于例如高速应用的高电流应用的单端口位单元102a的FEOL布局的一个实施例。如上所述，阵列100可以包括在同一集成电路芯片上的高密度位单元102a和高电流位单元102b。对于高电流/速度应用，位单元102b的布局可以大于用于高密度位单元102a的布局，但是具有相同宽度或y-尺寸。在一些实施例中，用于高电流位单元102b的布局大于用于高密度位单元102a的面积百分之十。在一些实施例中，高电流位单元102b的长度与宽度比率大于或等于2.5。然而，本领域技术人员将理解，长度与宽度比率可以小于或大于2.5。
如图6中所示，位单元102b包括具有在x-方向上延伸的长度，其尺寸大于在y-方向上延伸的宽度的尺寸。位单元102b包括设置在n阱的一侧上的一对p阱。下拉晶体管118和传输晶体管126形成在一个p阱中，并且下拉晶体管124和传输晶体管128形成在另一个p阱中。上拉晶体管114和122形成在n阱中。
例如VIA0的第一通孔层用于将在半导体衬底101的掺杂区101a中形成的器件连接至在导电层中形成的导电布线(例如，M1-M3)，其中，导电层在流水线(BEOL)处理的后段期间形成。例如，将传输晶体管130的栅极连接至WL的节点130形成在VIA0中，将传输晶体管126连接至位线136的节点132也形成在VIA0中。将导通栅极晶体管128连接至WL的节点134形成在VIA0中，将传输晶体管128连接至位线BLB的节点136也形成在VIA0中。VIA0还包括分别将下拉晶体管118和124连接至VSS的节点138-1和138-2、以及分别将下拉晶体管114和124连接至VDD的节点140-1和140-2。
通孔132、138-2和140-2在x-方向上相互对准并且沿着单元边界103的最顶部边界设置，并且通孔138-1、136和140-1在x-方向上相互对准并且沿着单元边界103的最底边缘设置。通孔130沿着单元边界103的最左边缘设置，但是不在y-方向上与通孔138-1对准。通孔134沿着单元边界103的最右边缘设置，但是不在y-方向上与通孔136对准。
图7A示出根据图6中所示的FEOL布局的被配置用于高电流/速度应用的单端口位单元102b-1的导电层M1和M2的BEOL布局的一个实例。第一导电层M1包括跨过位单元102在y-方向上延伸的每条位线。例如，岛状件158-1和158-2、电源线VSS和VDD、以及位线BL和BLB中的每个都形成在第一导电层M1中。在x-方向上延伸使得其垂直于形成在第一导电层中的线设置的WL在第二导电层M2中形成。岛状件144-1用作用于还形成在VIA1并且将传输晶体管126的栅极连接至WL的节点130的接合区。岛158-2用作用于还设置在VIA1中并且将传输晶体管128的栅极连接至WL的节点134的接合区。
半导体衬底101的掺杂区101a和第一导电层M1之间的连接包括形成在VIA0中的节点132、136、138-1、138-2和140-1。如上参考图6所述，节点132将晶体管126连接至位线BL，并且节点136将晶体管128连接至位线BLB。节点138-1和138-2分别将下拉晶体管118和114连接至低压电源VSS。节点140-1将上拉晶体管1140连接至高压电源VDD。通孔130
当较少岛状件用于BEOL连接时，将位线BL和BLB定位在第一导电层M1上减小了高电流(例如，高速)的连接电容。另外，将WL定位在第二导电层上使能WL的宽度增加，其使能WL的电阻的减小。
在一些实施例中，诸如图7B中所示的高电流位单元102b-2的实施例，第二导电层M2可以包括连接至第一导电层M1中的VSS线的电源网格线(powermeshline)160。功率线160平行于同一导电层中的WL延伸并且通过在VIA1中形成的通孔162和164连接至VSS线。
在一些实施例中，诸如图7C中所示的高速位单元102b-3的实施例，第三导电层M3可以包括低压电源线166和168以及高压电源线170。电源线166、168和170跨过位单元102b-3在y-方向上延伸，使得它们平行于电源线VSS和VDD以及设置在第一导电层中的位线BL和BLB。
第三导电层中的线166通过设置在VIA2中的通孔174连接至设置在第二导电层M2中的接合带状件172-1。接合带状件172-1还连接至形成在VIA1中的通孔176，并且将接合带状件172-1连接至设置在第一导电层中的VSS线。第二接合带状件172-2形成在第二导电层M2中，使得接合带状件与接合带状件172-1在同一直线上并且平行于WL。接合带状件172-2通过形成在VIA2中的通孔178连接至线170并且通过设置在VIA1中的通孔140-1连接至设置在第一导电层M1中的VDD电源。第三接合带状件172-3设置在第二导电层中，使得其与第一和第二接合带状件172-1和172-2在同一直线上。接合带状件172-3通过通孔180连接至电源线168并且通过通孔182连接至电源线VSS。
以上关于单端口位单元描述的改进布线布局可以在双端口配置中利用。图8示出包括多个双端口位单元202a、202b(共同称为“位单元202”)的双端口SRAM阵列200的一个实例。位单元102布置在多个n行204和多个m列206中。每个位单元202a、202b都连接至跨过存储器阵列(即，在x-方向上)水平地延伸的写入字线WWL，连接至互补写入位线对WBL和WBLB，以及连接至读取位线RBL。位线BL、BLB和RBL跨过存储器阵列(即，在y-方向上)垂直延伸。半导体阵列200可以包括高密度位单元202a和高电流/速度位单元202b的阵列。
如图8中所示，其是双端口八晶体管(“8T”)位单元202的一个实例，每个位单元202都包括通过交叉连接的反相器对210、212形成的锁存器208。反相器210包括PMOS晶体管214，该PMOS晶体管214的源极连接至高电压源，并且该PMOS晶体管214的漏极连接至用作反相器210的输出的节点216。反相器210的NMOS晶体管218的源极连接至低电压源VSS并且该NMOS晶体管218的漏极连接至节点216。晶体管214和218的栅极在用作反相器210的输入和反相器212的输出的节点220处连接在一起。反相器212包括PMOS晶体管222，该PMOS晶体管222的源极连接至VDD，该PMOS晶体管222的栅极连接至节点216，并且该PMOS晶体管222的漏极连接至节点220。反相器212的NMOS晶体管224的源极连接至VSS，NMOS晶体管224的漏极连接至节点220，并且NMOS晶体管224的栅极连接至节点216。
读取下拉晶体管238的栅极连接至节点220，并且该读取下拉晶体管238连接至低压电源VSS和读取传输晶体管240。传输晶体管在节点242处连接至RBL并且使其栅极在节点244处连接至RWL。在一些实施例中，晶体管238和240是NMOS晶体管。
位单元202的晶体管使用多种技术可以形成在半导体衬底的一个或多个有源区中。例如，位单元的晶体管可以被形成为体平面金属氧化物场效应晶体管(“MOSFET”)、具有一个或多个鳍状件或指状物的体finFET、绝缘体上半导体(“SOI”)平面MOSFET、具有一个或多个鳍状件或指状物的SOIfinFET、或其结合。器件的栅极可以包括多晶硅(“poly”)/氮氧化硅(“SiON”)结构、高-k/金属栅极结构、或其结合。半导体衬底的实例包括但不限于体硅、磷化硅(“SiP”)、硅锗(“SiGe”)、碳化硅(“SiC”)、锗(“Ge”)、绝缘体上硅硅(“SOI-Si”)、绝缘体上硅锗(“SOI-Ge”)、或其结合。
图10示出根据图9中所示的位单元202的高密度双端口晶体管202a的FEOL布局的一个实例。位单元202a包括单元边界202，在x-方向上延伸的长度大于在y-方向上延伸的宽度。位单元202a包括通过n阱分隔开的p阱对。下拉晶体管218和传输晶体管226形成在一个p阱中，并且下拉晶体管224和传输晶体管228形成在另一个p阱中。上拉晶体管214和222形成在n阱中。读取下拉晶体管238和读取传输晶体管240还形成在p阱中。
如以上参考图3所述，半导体衬底101的掺杂区101a通过形成在VIA0层中的通孔连接至形成在半导体衬底101之上的第一导电层M1。本领域普通技术人员可以理解，多个导电层(例如，M1-M3)可以形成在半导体衬底101之上。导电层M1-M3可以通过介电层(未示出)相互分隔开。
在VIA0层中形成的通孔包括通孔230，其将传输晶体管226连接至设置在第一导电层M1中的WWL。通孔230沿着单元边界203的最左边缘设置并且通过将下拉晶体管218连接至VSS的通孔246-1在y-方向上对准。通孔246-1沿着单元边界203的最底边缘设置并且通过通孔248-1、236和242在x-方向上对准。通孔248-1将上拉晶体管214连接至高电源线VDD，并且通孔236将晶体管228连接至位线WBLB。通孔242将读取传输晶体管240连接至位线RBL。读取传输晶体管240的栅极通过设置在单位边界203的最右边缘处的通孔244连接至RWL。
沿着单元边界203的最上边缘设置通孔232、248-2和246-2。通孔232将传输晶体管226连接至位线WBL，并且通孔248-2将上拉晶体管222连接至高电源线VDD。通孔246-2将下拉晶体管224连接至低电源线VSS。不沿着单元边界203的边缘设置的通孔234将传输晶体管228连接至WWL。
图11A中示出双端口高密度位单元202a-1的BEOL布局的一个实例。如图11A中所示，读取和写入字线(RWL和WWL)跨过单元202a-1在x-方向上相互平行地延伸并且形成在第一导电层M1中。多个接合焊盘250-1、250-2、250-3、250-4、250-5、250-6和250-7(“接合焊盘250”)也形成在第一导电层M1中并且平行于字线RWL和WWL延伸。接合焊盘250-1、250-2、250-3和250-4在同一直线上形成并且沿着单元边界203的底部边缘设置，并且接合焊盘250-5、250-6和250-7相互共线上并且沿着单元边界203的上边缘设置。
提供接合焊盘250-1用于将设置在VIA0中的通孔246-1的一部分连接至设置在VIA1中的通孔246-1的一部分，使得形成在掺杂区101a中的晶体管218连接至设置在第二导电层M2中的VSS线。提供接合焊盘250-2用于将设置在VIA0中的通孔248-1的一部分和设置在VIA1中的通孔248-1的一部分之间相连接。接合焊盘250-3将设置在VIA0中并且直接连接至形成在衬底101中的晶体管228的通孔236的一部分连接至设置在VIA1中并且直接连接至位线BLB的通孔236的一部分。
接合焊盘250-4将设置在直接连接至形成在衬底101中的晶体管240的VIA0中的通孔242的一部分、以及设置在直接连接至第二导电层M2中的位线RBL的VIA中的通孔242的一部分连接在一起。设置在VIA0和VIA1中的通孔232的一部分通过接合焊盘250-5连接在一起。接合焊盘250-6将设置在VIA0中的通孔248-2的一部分和设置在VIA1中的通孔248-2的一部分连接在一起。接合焊盘250-7具有大于其他接合焊盘250的长度的长度。在一些实施例中，接合焊盘250-7从一个位单元延伸到邻近位单元(未示出)。接合焊盘250-7将通孔246-2设置在直接连接至形成在半导体衬底101中的晶体管的VIA0中的部分和通孔246-2设置在直接连接至设置在第二导电层M2中的VSS的VIA1中的部分连接在一起。
在一些实施例中，诸如图11B中所示的高密度位单元202a-2的实施例，电源网格线252、254设置在第三导电层M3中并且在x-方向上延伸，使得线252、254平行于字线RWL和WWL。如图11B中所示，电源网格线(powermeshline)252设置在单元边界203的上边缘和接合焊盘250-5、250-6和250-7之上并且至少部分地覆盖单元边界203的上边缘和接合焊盘250-5、250-6和250-7。电源网格线254通过形成在VIA2层中的通孔256-1、256-2和256-3连接至设置在第二导电层上的VSS线。
电源网格线254设置在单元边界203的上边缘和接合焊盘250-1、250-2、250-3和250-4之上并且至少部分地覆盖单元边界203的上边缘和接合焊盘250-1、250-2、250-3和250-4。电源网格线254通过形成在VIA2层中的通孔258连接至设置在第二导电层M2上的VDD。
图12示出根据图9中所示的位单元102的高速双端口晶体管202b的FEOL布局的一个实例。位单元202b具有单元边界203，单元边界203具有在x-方向上延伸的长度和在y-方向上延伸的宽度。p阱对通过半导体衬底101的掺杂区101a的n阱分隔开。
下拉晶体管218和传输晶体管226形成在一个p阱中，并且下拉晶体管224和传输晶体管228形成在另一个p阱中。上拉晶体管214和222形成在n阱中。读取下拉晶体管238和读取传输晶体管240也形成在p阱中。
通孔230设置在VIA0层中，将形成在半导体衬底101之上的导电层中的字线WWL连接至晶体管226的栅极接触件。如图12中所示，沿着单元边界203的最左边缘设置通孔230。通孔232沿着单元边界203的最上边缘在VIA0层中形成并且将位线WBL连接至连接至晶体管226的接触件。通孔246-1沿着单元边界203的最底边缘设置，并且不与通孔230垂直对准。通孔246-1形成在VIA0层中并且将VSS与连接至下拉晶体管218的接触件连接在一起。
通孔248-1形成在n阱之上，使得其沿着单元边界203的底部边缘与通孔246-1水平地对准。通孔248-1将VDD连接至下拉晶体管214的接触件。上拉晶体管222通过在y-方向上与通孔248-1对准的通孔248-2连接至VDD。通孔246-2在x-方向上与通孔232和248-2对准并且将下拉晶体管224连接至VSS。
通孔236和242在p阱之上的VIA0中，使得它们沿着单元边界203的底部与通孔246-1和248-1对准。通孔236将晶体管228的接触件连接至位线WBLB，并且通孔242将晶体管240连接至位线RBL。通孔234将晶体管229的栅极接触件连接至字线WWL。通孔244沿着单元边界203的右边缘设置并且将晶体管240的栅极接触件连接至字线RWL。
图13中示出位单元202b的BEOL布局的一个实例。用于VSS和VDD的电源线和位线WBL、WBLB、和RBL在y-方向上跨过图13中所示的位单元延伸，并且设置在第一导电层M1上。字线WWL和RWL在第二导电层M2中在x-方向上跨过位单元延伸。接合焊盘260-1、260-2和260-3(“接合焊盘260”)设置在第一导电层M1上，并且平行于用于VSS和VDD的电源和位线WBL、WBLB和RBL延伸。
沿着单元边界203的最左边缘延伸的接合焊盘260-1被用于将设置在VIA0层中的通孔230的一部分连接至形成在VIA1层中的通孔230的一部分。如上所述，通孔230将晶体管230的栅极接触件连接至字线WWL。接合焊盘260-2设置在用于VSS的电源线和位线RBL之间，并且将VIA0中的通孔234的一部分连接至VIA1中的通孔234的一部分。通孔234将设置在第二导电层M2中的字线WWL连接至晶体管228的栅极接触件。接合焊盘260-3沿着单元边界203的右边缘延伸，并且将形成在VIA0中的通孔244的一部分连接至形成在VIA1中的通孔244的一部分，使得晶体管240的栅极接触件连接至字线RWL。
包括上述存储器位单元的阵列还可以包括捆绑单元，以产生具有一致操作特性的阵列，如分配给Liaw的美国专利No.7,812,407中描述的，其全部内容结合于此作为参考。图14A示出包括位单元的阵列100-1、100-2的半导体存储器1400的一个实例，其中，位单元的阵列100-1、100-2包括多个边缘捆绑单元1402、阱捆绑单元1404、以及伪边缘单元1406。
图14B示出根据图5A的位单元102a的BEOL布局连接至阱捆绑单元1404的BEOL布局的一个实例。阱捆绑单元1404具有边界1408。位单元BL和BLB在第二导电层M2中跨过阱捆绑单元1404从位单元102a延伸。用于VSS和VDD的电源线也形成在第二导电层M2中并且平行于位线BL和BLB延伸。
在第一导电层M1中，n阱捆绑线1410和p阱捆绑线1412跨过捆绑单元1404在x-方向上延伸。N阱捆绑线1410通过形成在VIA1层中的连接至设置在第二导电层中的VDD电源，其中，VIA1层在第一和第二导电层之间延伸。P阱捆绑线1412通过形成在VIA1层中的通孔对1416和1418连接至设置在第二导电层M2中的用于VSS的电源线。
以上公开的半导体布局有利地包括可以在单个芯片上实现的两个不同金属布线方案。实现两个不同金属布线布局使能在单个芯片上优化用于高密度和/或高电流应用的单元结构。在一些实施例中，两个或更多单元布局区分尺寸并且提供用于光刻友好布线。
在一些实施例中，一种半导体存储器包括集成电路(IC)内的第一位单元、以及同一IC内的第二位单元。第一位单元具有第一布局，并且第二位单元具有不同于第一布局的第二布局。
在一些实施例中，一种集成电路芯片包括在半导体衬底中形成的多个第一存储器位单元。多个第一存储器位单元中的每个都具有第一布局。多个第二存储器位单元形成在半导体衬底中。多个第二存储器位单元中的每个都具有不同于第一布局的第二布局。
在一些实施例中，一种集成电路芯片包括形成在半导体衬底中的多个第一存储器位单元。多个第一存储器位单元中的每个都具有第一布局。第一布局包括：设置在第一导电层中并且在第一方向上延伸的第一字线、以及设置在第二导电层中并且在第二方向上延伸的多条位线。多个第二存储器位单元形成在半导体衬底中。多个第二位单元的尺寸不同于多个第一位单元的尺寸。多个第二存储器位单元中的每个都具有第二布局。第二布局包括设置在第二导电层并且在第一方向上延伸的第二字线以及设置在第一导电层中并且在第二方向上延伸的多条位线。
尽管本发明已经根据示例性实施例进行了描述，但是其不限于此。而是，所附权利要求应该广泛地解释为包括本发明的其他改变和修改，其可以在不脱离本发明的等价物的精神和范围的情况下由本领域技术人员作出。

Claims (18)

1.一种半导体存储器，包括：
集成电路(IC)内的第一位单元，所述第一位单元具有第一布局，所述第一布局包括：
第一字线，设置在第一导电层中并且在第一方向上延伸；和
多条位线，设置在第二导电层中并且在第二方向上延伸；以及
在与所述第一位单元相同的所述IC内的第二位单元，所述第二位单元具有第二布局，所述第二布局包括：
第二字线，设置在所述第二导电层中并且在所述第一方向上延伸；和
多条位线，设置在所述第一导电层中并且在所述第二方向上延伸；
其中，所述第一布局不同于所述第二布局。
2.根据权利要求1所述的半导体存储器，其中，所述第一布局包括设置在所述第一导电层中并且在所述第一方向上延伸的至少一个接合焊盘，并且所述第二布局包括设置在所述第一导电层中并且在所述第二方向上延伸的至少一个接合焊盘。
3.根据权利要求2所述的半导体存储器，其中，所述第一位单元和所述第二位单元是单端口位单元或双端口位单元之一。
4.根据权利要求2所述的半导体存储器，其中，所述第一布局包括设置在第三导电层中并且在所述第一方向上延伸的第一电源网格线，所述第一电源网格线连接至设置在所述第二导电层中的至少一条电源线。
5.根据权利要求4所述的半导体存储器，其中，所述第二布局包括设置在所述第三导电层中并且在所述第二方向上延伸的第二电源网格线，所述第二电源网格线连接至设置在所述第二导电层中的至少一条电源线。
6.根据权利要求1所述的半导体存储器，其中，所述第一布局包括设置在所述第二导电层中并且平行于所述多条位线延伸的第一电源线，所述第一电源线具有第一电压。
7.根据权利要求6所述的半导体存储器，其中，所述第二布局包括设置在所述第一导电层中并且平行于所述多条位线延伸的第二电源线，所述第二电源线具有所述第一电压。
8.根据权利要求1所述的半导体存储器，其中，所述第一位单元和所述第二位单元均是单端口位单元，并且所述第二位单元的尺寸大于所述第一位单元的尺寸。
9.一种集成电路芯片，包括：
多个第一存储器位单元，在半导体衬底中形成，所述多个第一存储器位单元中的每个都具有第一布局，所述第一布局包括：
第一字线，设置在第一导电层中并且在第一方向上延伸；和
多条位线，设置在第二导电层中并且在第二方向上延伸；以及
多个第二存储器位单元，在所述半导体衬底中形成，所述多个第二存储器位单元中的每个都具有第二布局，所述第二布局包括：
第二字线，设置在所述第二导电层中并且在所述第一方向上延伸；和
多条位线，设置在所述第一导电层中并且在所述第二方向上延伸；
其中，所述第一布局不同于所述第二布局。
10.根据权利要求9所述的集成电路芯片，其中，所述第一布局包括设置在所述第一导电层中并且在所述第一方向上延伸的至少一个接合焊盘，并且所述第二布局包括设置在所述第一导电层中并且在所述第二方向上延伸的至少一个接合焊盘。
11.根据权利要求10所述的集成电路芯片，其中，所述第一布局包括设置在第三导电层中并且在所述第一方向上延伸的第一电源网格线，所述第一电源网格线连接至设置在所述第二导电层中的至少一条电源线。
12.根据权利要求11所述的集成电路芯片，其中，所述第二布局包括设置在所述第三导电层中并且在所述第二方向上延伸的第二电源网格线，所述第二电源网格线连接至设置在所述第二导电层中的至少一条电源线。
13.根据权利要求9所述的集成电路芯片，其中，所述第一布局包括设置在所述第二导电层中并且平行于所述多条位线延伸的第一电源线，所述第一电源线具有第一电压。
14.根据权利要求13所述的集成电路芯片，其中，所述第二布局包括设置在所述第一导电层中并且平行于所述多条位线延伸的第二电源线，所述第二电源线具有所述第一电压。
15.一种集成电路芯片，包括：
多个第一存储器位单元，形成在半导体衬底中，所述多个第一存储器位单元中的每个都具有第一布局，所述第一布局包括：
第一字线，设置在第一导电层中并且在第一方向上延伸，以及
多条位线，设置在第二导电层中并且在第二方向上延伸；并且
多个第二存储器位单元，形成在所述半导体衬底中，所述多个第二位单元的尺寸不同于所述多个第一位单元的尺寸，所述多个第二存储器位单元中的每个都具有第二布局，所述第二布局包括：
第二字线，设置在所述第二导电层中并且在所述第一方向上延伸，以及
多条位线，设置在所述第一导电层中并且在所述第二方向上延伸。
16.根据权利要求15所述的集成电路芯片，其中，所述第一布局包括设置在所述第一导电层中并且在所述第一方向上延伸的至少一个接合焊盘，并且所述第二布局包括设置在所述第一导电层中并且在所述第二方向上延伸的至少一个接合焊盘。
17.根据权利要求16所述的集成电路芯片，其中，所述第一布局包括设置在第三导电层中并且在所述第一方向上延伸的第一电源网格线，所述第一电源网格线连接至设置在所述第二导电层中的至少一条电源线。
18.根据权利要求17所述的集成电路芯片，其中，所述第二布局包括设置在所述第三导电层中并且在所述第二方向上延伸的第二电源网格线，所述第二电源网格线连接至设置在所述第二导电层中的至少一条电源线。
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