JP2016502223A - 集積型ｍｒａｍモジュール - Google Patents

Abstract

集積化される磁気抵抗ランダムアクセスメモリ(MRAM)モジュールのためのシステムおよび方法。集積回路が、第1のチップ上のラストレベルキャッシュを集積化しないプロセッサと、第2のチップ上に集積化されるMRAMラストレベルキャッシュおよびMRAMメインメモリを備えるMRAMモジュールとを含み、ここでMRAMモジュールは、モノリシックパッケージまたは複数のパッケージとして製造される統合された構造である。第2のパッケージがメモリコントローラロジックをさらに含む。簡略化されたインターフェース構造は、第1のパッケージと第2のパッケージを結合するように構成される。MRAMモジュールは、高速、高いデータ保持、MRAMラストレベルキャッシュとMRAMメインメモリとの間の積極的なプリフェッチング、改善されたページ取扱い、および改善されたスケーラビリティのため設計される。

Description

開示される実施形態は、磁気抵抗ランダムアクセスメモリ(MRAM)を対象とする。より詳細には、例示的な実施形態は、MRAMラストレベルキャッシュ、MRAMメインメモリ、およびメモリコントローラなどのメモリ要素を備える、集積型MRAMモジュールを対象とする。

処理システムの性能およびエネルギー効率は、メモリサブシステムの効率的な設計で改善することができる。メモリサブシステムの従来型アーキテクチャは、スタティックランダムアクセスメモリ(SRAM)などの不揮発性メモリとダイナミックランダムアクセスメモリ(DRAM)などの揮発性メモリの組合せを含む。SRAMおよびDRAMの技術は、当技術分野で周知である。

SRAMセルは、通常、DRAMセルよりも速いが大きくもある。SRAMは、費用のかさむ面積消費を要するにもかかわらず、より速い速度および性能特性であるため、レジスタファイルおよびキャッシュにおける、オンチップの環境で見られる。しかし、SRAMセルは、サイズ縮小化デバイス技術では本質的にリークしやすい傾向があり、SRAMセルのリーク問題が悪化する。

一方、DRAMセルは、速度が遅いがその代わりに、サイズが小さいまたは高密度であるという利点を提供する。DRAMは、従来オフチップに配置することができるメインメモリ内で使用される。DRAMは、より低コストでもあり、大規模な低コストオフチップストレージソリューションを作るための、スタックアーキテクチャに向いている。しかし、DRAMは、縮小化デバイス技術では、特にサブ10nmレンジでスケーラビリティが制限されるという欠点がある。よく認識されるDRAMの別の欠点として、その揮発性の性質があり、一定のリフレッシュを必要とするため、リフレッシュ電力に関連する余計なコストがかかってくる。

したがって、オンチップキャッシュ用の性能重視SRAMおよびオフチップメモリ用の密度重視DRAMを採用する従来型メモリサブシステム設計は、制限があるという欠点がある。処理システム設計の最近の傾向は、オンチップラストレベルキャッシュ(LLC)に高い需要がある。したがって、SRAM LLCは、オンチップで大面積を占有する傾向があるが、利用可能な実装面積は、常に構成要素が増加し続けおよび全表面積が縮小し続けていることにより、絶えず縮小している。一方、より大きいデータアクセスを要求するアプリケーションもまた、メインメモリに採用されるオフチップDRAMにさらなるストレスをかけている。しかし、DRAMは、上述したように、そのようなより大きい帯域幅を送出することには好都合でない。さらに、オンチッププロセッサとオフチップメモリとの間のオフチップインターコネクトもまた、帯域幅の需要増加を満たすためにより大きいストレスを受け、これにより、やはり電力消費の増加がもたらされる。

したがって、当技術分野には、従来型の設計に関連する上述の問題を克服する、メモリサブシステム設計の必要がある。

本発明の例示的な実施形態は、MRAMラストレベルキャッシュおよびMRAMメインメモリなどのメモリ要素を備える、集積型MRAMモジュールのシステムおよび方法を対象とする。

たとえば、例示的な実施形態は、プロセッサと、MRAMラストレベルキャッシュおよびMRAMメインメモリを備える磁気抵抗ランダムアクセスメモリ(MRAM)モジュールと、プロセッサとMRAMモジュールを結合するインターフェースとを備える集積回路を対象とする。

別の例示的な実施形態は、集積回路を形成する方法を対象とし、方法は、第1のパッケージ上にラストレベルキャッシュ無し処理チップを形成するステップと、第2のパッケージ中にMRAMラストレベルキャッシュおよびMRAMメインメモリを備えるMRAMモジュールを形成するステップとを含む。

別の例示的な実施形態は、第1のパッケージ上に形成されるラストレベルキャッシュ無し処理手段と、第2のパッケージ中に形成されるラストレベルキャッシュおよびメインメモリを備える磁気抵抗ランダムアクセスメモリ(MRAM)メモリ手段とを備えるシステムを対象とする。

さらに別の例示的な実施形態は、集積回路を形成する方法を対象とし、方法は、第1のパッケージ上にラストレベルキャッシュ無し処理チップを形成するステップと、第2のパッケージ中にMRAMラストレベルキャッシュおよびMRAMメインメモリを備えるMRAMモジュールを形成するステップとを含む。

添付する図面は、本発明の実施形態を説明する補助として提示され、実施形態を限定するためではなく、実施形態の例示のためだけに提供されている。

従来型処理システム100を備える集積回路を示す図である。 例示的な実施形態に従って構成された、例示的な処理システム200およびメモリモジュール218を備える集積回路を示す図である。 例示的なMRAMモジュール318を備える例示的な処理システム300の概略図である。 例示的なMRAMモジュールの物理的な実装を示す図である。 例示的なMRAMモジュールの物理的な実装を示す図である。 例示的なMRAMモジュールの物理的な実装を示す図である。 例示的な実施形態に従う、プロセッサおよびMRAMモジュールを備える集積回路を形成する方法を図示する流れ図である。 本開示の実施形態が有利に採用され得る、例示的なワイヤレス通信システム600を示す図である。

本発明の態様は、本発明の特定の実施形態を対象とする次の説明および関連する図に開示される。代替実施形態は、本発明の範囲から逸脱することなく導出することができる。加えて、本発明の周知要素については詳細には説明せず、または本発明の重要な詳細を不明瞭にすることなく省略することとする。

「例示的」という言葉は、本明細書中で、「例、事例、または例示として目的を果たすこと」を意味するために使用される。本明細書で「例示的」として説明される任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきでない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、記載した特徴、利点、または動作モードを含むことを要求しない。

本明細書で使用される専門用語は、特定の実施形態を説明することのみのためであり、本発明の実施形態を限定することを意図していない。本明細書で使用されるように、単数形「a」、「an」、および「the」は、文脈がそうでないと明らかに示さない限り、複数形を同様に含むことを意図している。「備える、含む(comprises)」、「備えている、含んでいる(comprising)」、「含む(includes)」および/または「含んでいる(including)」という用語は、本明細書で使用するとき、記載した特徴、整数、ステップ、動作、要素、および/または構成要素についての存在を特定するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループについての存在または追加を、排除しないことをさらに理解されよう。

さらに、多くの実施形態は、たとえばコンピューティングデバイスの要素によって実施される動作のシーケンスの用語で説明される。本明細書で説明される様々な動作は、専用回路(たとえば、特定用途向け集積回路(ASIC))、1つまたは複数のプロセッサにより実行されるプログラム命令、または両方の組合せにより実施することができることが認識されよう。加えて、本明細書に説明される動作のこれらのシーケンスは、実行の際に関連するプロセッサに本明細書に説明される機能性を実施させることになる、対応するコンピュータ命令のセットをその中に記憶させた、任意の形のコンピュータ可読記憶媒体内に全体的に具現化されると考えることができる。したがって本発明の様々な態様は、いくつかの異なる形で具現化することができ、そのすべては特許請求される主題の範囲内であることが企図されている。加えて、本明細書に説明される実施形態の各々について、何らかのそのような実施形態が対応する形は、たとえば説明される動作を実施する「ように構成されるロジック」として、本明細書で説明することができる。

例示的な実施形態では、オンチップ処理構成要素とオフチップメモリとの間の費用がかさみ電力消費が大きいインターコネクトとともに、SRAMで設計されたオンチップキャッシュ、DRAMで設計されたオフチップメモリを備えている従来型のメモリアーキテクチャに関連する問題を認識している。実施形態は、本明細書でさらに詳細に説明されることになる、例示的な磁気抵抗ランダムアクセスメモリ(MRAM)モジュールで、これらの問題を軽減する。

MRAMは不揮発性メモリ技術であり、高速ならびに小サイズおよび低コストを特徴とする。データを電荷または電流として記憶する、SRAMおよびDRAMなどの従来型のRAM技術とは対照的に、MRAMは磁気要素を使用する。MRAM中で、磁気トンネル接合(MTJ)記憶要素は2つの磁気層から形成することができ、その各々はトンネル障壁層などにより分離される磁場を持つことができる。2つの磁気層のうちの1つは、一般的に「固定層」と呼ばれるが、特定の極性に設定される。一般的に「自由層」と呼ばれる他の磁気層の極性は、印加することができる外部の場の極性に一致するように自由に変化する。自由層の極性の変化は、MTJ記憶要素の抵抗を変化させることになる。したがって、2つの磁気層の極性が一致すると、低抵抗状態が存在し、その低抵抗状態をロジック「0」など、第1のロジック状態として指定することができる。極性が一致しないと、高抵抗状態が存在し、その高抵抗状態をロジック「1」など、第2のロジック状態として指定することができる。この方法で、MRAMは、2つの磁気層の相対的な極性に基づいてデータを2値化することができる。読取り動作のため、電流がMTJ記憶要素を通過することができ、記憶された値が「0」か「1」であるかを決定するために、電気抵抗を測定することができる。書込み動作のため、磁場を確立させるため電流を伝播することにより、データを書き込むことができる。当業者は、MRAMと関連するさらなる実装形態および変形形態を理解するであろう。

MRAMは、MRAMを汎用メモリの候補とするいくつかの望ましい特性を有すると考えられる。望ましい特性としては、高速、高密度または小ビットセルサイズ、低消費電力、および経時劣化がないことが挙げられる。従来型MRAMの変形形態は、そのような望ましい態様にさらに改善することができる。たとえば、スピン注入磁化反転型MRAM(STT-MRAM: spin transfer torque MRAM)は、電子がスピンフィルタとして機能する薄膜を通過すると、スピン分極する電子を使用する。STT-MRAMは、従来型MRAMよりもスケーラブルであると考えられ、またより簡潔な回路設計を特徴とし得る。STT-MRAMは、スピントランスファトルクRAM(STT-RAM: spin transfer torque RAM)、スピントルクトランスファ磁化スイッチングRAM(Spin-RAM: spin torque transfer magnetization switching RAM)、およびスピンモメンタムトランスファ(SMTRAM: spin momentum transfer RAM)としても知られている。

例示的な実施形態は、MRAMを参照して説明されることになる。しかし、この説明は例示であり、限定を意図していないことが理解されよう。したがって、実施形態は本開示の範囲から逸脱することなく、STT-MRAMなどのMRAM技術の任意の好適な変形形態に拡張できることが理解されよう。

その上、「集積回路」、「チップ」、「パッケージ」、「ダイ」などの用語は、実施形態に関して置換可能に使用できることを理解されよう。「オンチップ」の構成要素への言及は、構成要素が、メインメモリを含まないプロセッサ、アプリケーションプロセッサ(AP)、処理コアなどとして、同じチップ上に集積化されることを表し得る。それに応じて、「オフチップ」の構成要素は、オンチップに集積化されない構成要素を表し得る。「パッケージ」への言及は、システムインパッケージ(SiP)、3次元(3D)スルーシリコンビア(TSV)、および/または他の技術を使用して一緒にパッケージできる、1つまたは複数の半導体ダイを一般的に示すことができる。「モノリシック」パッケージまたはダイへの言及は、チップ、ダイ、またはパッケージ上の統合されたブロックとしての、構成要素の集積化または製造を伝えるために使用することができる。

ここで図1を参照すると、従来型処理システム100を備える集積回路を図示している。示されるように、処理システム100は、処理要素を集積化することができる処理チップ116、およびメモリ専用であってよいメモリチップ118を含むことができる。より詳細には、アプリケーションプロセッサ(AP)または処理チップ116は、1つまたは複数のプロセッサまたは中央処理ユニット(CPU)102a〜d、1つまたは複数の共有される第2のレベルまたはL2キャッシュ104a〜b、L2キャッシュ104a〜bを1つまたは複数の第3/最終レベルまたはL3キャッシュ108a〜b(SRAMなどの不揮発性メモリから設計され得る)に結合するインターコネクトを備えるネットワークオンチップ(NoC)106などのネットワークなどのオンチップ要素を含むことができる。L3キャッシュ108a〜bは、図示されるように1つまたは複数のメモリコントローラ110a〜bに結合することができる。処理チップ116中のこれらのオンチップ要素の動作は、当技術分野でよく知られており、簡潔にするために、それらのアーキテクチャおよび動作の詳細な説明は本明細書では行わない。処理チップ116は、メインメモリ112(DRAMなどの揮発性メモリから形成することができる)と連動することができる。メインメモリ112は、メモリチップ118上に集積化することができる。したがって、メインメモリ112はオフチップ、または言い換えれば、処理チップ116と異なるチップまたはダイ上に集積化される。インターフェース114は、処理チップ116をメモリチップ118と連動するためのインターコネクトおよび他の構成要素を備える。従来型処理システム100には、SRAMおよびDRAM技術を利用する上述の難点、ならびにインターフェース114などのインターフェースの制限という欠点がある。従来型処理システム100のこれらの難点および制限を克服する例示的な実施形態を、ここで説明する。

図2を参照すると、例示的な処理システム200を備える集積回路を図示している。例示的な処理システム200はいくつかの点で、従来型処理システム100と異なる。たとえば、例示的な処理システム200は、処理チップ216とメモリモジュール218との間のインターフェース214を再規定する。例示的な処理システム200もまた、全体的に同じまたは同様のメモリセルからなるメモリモジュール218を対象とする。たとえば、一実施形態では、メモリモジュール218は、全体的にMRAMセルから形成することができる。さらに、メモリモジュール218は、モノリシックダイまたはモノリシックパッケージとして製造することができ、ここでパッケージは、SiPおよび/または3D TSVなどの高度なパッケージング技術を使用して一緒に結合される単一のダイ、または複数のダイを備えることができる。より詳細には、メモリモジュール218は、1つまたは複数の最終レベルすなわちL3キャッシュ208a〜b、1つまたは複数のメモリコントローラ210a〜b、および統合されたブロックとして形成されるメインメモリ212を備えることができ、L3キャッシュ208a〜bおよびメインメモリ212のすべてのメモリセルはMRAMセルである。言い換えれば、従来型のL3キャッシュ108a〜bで使用されるSRAMセルおよび従来型のメインメモリ112で使用されるDRAMセルは、メモリモジュール218中のMRAMセルによりすべて置換される。再度繰り返すが、当業者は、例示的な実施形態の範囲から逸脱することなく、特定の必要性に従って例示的な処理システム200を設計することが可能となるので、例示的な処理システム200の様々な、前述の機能およびメモリ要素の詳細な動作は、ここでは省略される。

例示的な処理システム200のさらなる態様を、ここで説明する。1つの関連する態様では、従来型処理システム100のインターフェース114と比較して、例示的なインターフェース214の複雑さは著しく減少できることが理解されよう。たとえば、処理チップ116をメモリチップ118と連動するのに必要な複雑なインターフェース114とは対照的に、インターフェース214は、L2キャッシュ204a〜bをL3キャッシュ208a〜bと連動するように構成されるネットワークNoC206に関連するインターコネクトおよび構成要素を含むだけの構成に簡略化することができる。

別の関連する態様では、従来技術と対照的に、例示的な実装は、たとえば、LLCの拡張に関して、フレキシビリティの増加をサポートすることができる。たとえば、16MB L3キャッシュなどの追加のLLCが、面積およびハードウェアなどのわずかな増加のみで、4GBメインメモリ212を備えるメモリモジュール218中に集積化できることが理解できる。したがって、メモリアーキテクチャおよび設計のフレキシビリティは、特定の必要性に適合するように達成することができる。一方、従来型の実装は同様のフレキシビリティを提供することができない。たとえば、処理チップ116中への16MB L3キャッシュの同様の追加は、ダイ面積の著しい増加を引き起こすことになる。なぜならば、処理チップ116が集積化される1つのダイのサイズは、L2キャッシュ104a〜bおよびL3キャッシュ108a〜bなどのオンチップメモリ要素のサイズにおおよそ合わされるからである。したがって、16MB LLCの追加は、従来型のプロセッサチップ116上に同じ容易さでは達成することができない。というのは、そのような追加が仮に可能な場合でも、プロセッサチップ116の大幅な再設計を必要とするからであり、一方そのような追加は、例示的なメモリ218の場合では単に、既存のダイに容易に吸収され得るわずかな面積の増加を伴うことになる。MRAMベースのメモリモジュール(以降、「MRAMモジュール」)を用いる、例示的な処理システムのさらなる詳細な実装および有利な態様がここで提供されることになる。

図3を参照すると、例示的な処理システム300の概略図が示される。図3に示されるように、アプリケーションプロセッサ(AP)は、処理要素およびオンチップキャッシュを含むがラストレベルキャッシュ(LLC)を除外することができる第1のダイ、またはパッケージの処理チップ316上に製造することができる。インターコネクトまたはキャッシュバス314が、AP316をMRAMモジュール318に結合することができる。図示される実施形態では、MRAMモジュール318の構成要素の効率的な集積化を達成することができる。図3に示されるように、MRAMアレイ312を備えるメインメモリは2つ以上のメインメモリスタックを備えるスタック構成で形成することができる。1つまたは複数のMRAM LLC308a〜bは、2つ以上のLLCスタックに同様に分割され、メインメモリスタックの拡張部として形成することができる。ロジックブロック310a〜bは、メモリコントローラおよびMRAMメインメモリ312にアクセスするためのアクセスロジックを備えることができる。MRAM L3キャッシュ308a〜bにアクセスするための、追加のキャッシュコントロールロジック320a〜bもまた含むことができる。

したがって、例示的な処理システム300中のMRAMモジュール318の態様は、メインメモリ設計の上にある、漸進的製造プロセスおよびリソースでLLCを設計することにより、MRAMモジュール318の簡略化した製造を対象とすることができる。この実施形態の追加の態様は、全体的にMRAMモジュール318内部にあるメモリページ動作を取り扱うことに関連することができる。というのは、従来メモリページ動作に利用されるラストレベルキャッシュおよびメインメモリは、集積化されたロジック310a〜bおよび320a〜bとともにMRAMモジュール318の統合された構造内部に両方存在するからである。図3に詳細に図示されるスタック構造は、MRAM LLC308a〜bとMRAMメインメモリ312との間で、積極的なプリフェッチングを容易にすることもできる。その上、MRAM LLC308a〜bとMRAMメインメモリ312との間のメモリバス、または他の通信インフラストラクチャは、JEDEC標準に準拠する必要がなく、設計者は非JEDEC実装を選択することができる。MRAMセル自体の拡大縮小可能な性質ならびにMRAMモジュール318の例示的なアーキテクチャ両方に基づいて、実施形態は従来の処理システム100と比較して、有利に改善されたスケーラビリティに向いていることも理解することができる。

図4A〜図4Cを参照すると、例示的なMRAMモジュールの物理的な実装が概略的に図示される。図4Aに示されるように、MRAMモジュール418aは、2次元(2D)設計として実装することができる。(メモリコントローラロジックならびにキャッシュコントローラロジックの両方を含むことができる)ロジック層410aおよびMRAM LLC408aは、中心部に形成されるMRAMメインメモリ418aの外縁に沿って配置することができる。

図4Bは、3次元(3D)ホモジニアスアーキテクチャとして、MRAMモジュール418bの代替となる物理的な実装を図示する。ロジック層410bはロジック層平面上に設計することができ、MRAMメインメモリ412bの1つまたは複数の層は、ロジック層平面に平行なメインメモリ平面上に形成することができる。MRAM LLC408bは、製造および設計を容易にするために、MRAMメインメモリ412bと同じ平面上のMRAMメインメモリ412bの各層の横に並べて形成することができる。

図4Cは、3Dヘテロジニアスアーキテクチャとして、MRAMモジュール418cのさらに別の物理的な実装を図示する。ロジック層410cおよびMRAM LLC408cはヘテロジニアス平面上に設計することができ、MRAMメインメモリ412bの1つまたは複数の層は、ヘテロジニアス平面に平行なメインメモリ平面上に形成することができる。このアーキテクチャでは、ロジック層410cおよびMRAM LLC408cは、MRAMモジュール418cを形成するために既存のMRAMメインメモリブロック412b上に仮留め、または追加することができる。

したがって、特定の設計の必要性に基づいて、これに限定されるものではないが、設計者はMRAMモジュール418a〜cなどの構造を含み得る様々な物理的な実装から、好適な実装を選択することができる。その上、前に述べたように、実装形態は上に説明した実施形態の範囲から逸脱することなく、STT-MRAMなど他のメモリセル技術に拡張することができる。

したがって、処理要素とメモリセルとの間の境界を再規定し、処理要素とのインターフェースを改善した、統合されたメモリモジュールを形成することにより、例示的な実施形態は従来型の処理システムの難点を克服できることが理解される。統合されたメモリモジュールはLLC、メモリコントローラおよびキャッシュコントローラロジック、ならびにメインメモリを含むことができ、ここでLLCおよびメインメモリは、MRAMまたはSTT-MRAMから形成され、したがって、LLCおよびメインメモリのための従来型のSRAM/DRAMの組合せに関連する問題を克服することができる。

実施形態は、本明細書に開示されるプロセス、機能、および/またはアルゴリズムを実施するための様々な方法を含むことを了解されよう。たとえば、図5に図示されるように、実施形態は集積回路(たとえば、例示的な処理システム200)を形成する方法を含むことができ、その方法は、第1のパッケージ上にラストレベルキャッシュ無し処理チップを形成するステップ-ブロック502、および第2のパッケージ中にMRAMラストレベルキャッシュおよびMRAMメインメモリを備えるMRAMモジュールを形成するステップ-ブロック504を含む。いくつかの実施形態は、第1のパッケージと第2のパッケージをインターフェースで結合するステップ-ブロック506をさらに含むことができる。加えて実施形態は、第2のパッケージ中にメモリコントローラおよびキャッシュコントローラロジックを形成するステップをさらに含むことができる。

様々に異なる技術および技法のいずれかを使用して、情報および信号を表すことができることを当業者は了解するであろう。たとえば、上の説明を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは粒子、光学場もしくは粒子、またはそれらのいずれかの組合せにより表すことができる。

さらに、本明細書に開示される実施形態に関して説明される、様々な例示の論理的ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェアまたは両方の組合せとして実装できることを、当業者は了解するであろう。ハードウェアとソフトウェアのこの互換性を明確に例示するため、様々な例示の構成要素、ブロック、モジュール、回路、およびステップが、一般的にそれらの機能性の点で上述されてきた。そのような機能性がハードウェアとして実装されるのかまたはソフトウェアとして実装されるのかどうかは、特定の用途および全体的なシステムに課せられる設計制約に依存する。当業者は、各特定の用途について様々な方法で説明された機能性を実装することができるが、そのような実装判断が、本発明の範囲からの逸脱を引き起こすと解釈するべきでない。

本明細書に開示される実施形態に関して説明される方法、シーケンス、および/またはアルゴリズムは、直接ハードウェア中で、プロセッサにより実行されるソフトウェアモジュール中で、または2つの組合せで具現化することができる。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている記憶媒体の任意の他の形で常駐することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ること、または記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体化することができる。

したがって、本発明の実施形態は、MRAMラストレベルキャッシュおよびMRAMメインメモリを備えるMRAMモジュールを形成する方法を具現化するコンピュータ可読媒体を含むことができ、MRAMモジュールはモノリシックパッケージとして製造される。したがって、本発明は例示のみに限定されず、本明細書に説明される、機能性を実施するためのいずれかの手段も本発明の実施形態に含まれる。

図6は、本開示の実施形態が有利に採用され得る、例示的なワイヤレス通信システム600を図示する。例示のため、図6は3つのリモートユニット620、630、および650ならびに2つの基地局640を示している。図6では、リモートユニット620は携帯電話として示され、リモートユニット630はポータブルコンピュータとして示され、リモートユニット650は、ワイヤレスローカルループシステム中の固定位置リモートユニットとして示される。たとえば、リモートユニットは、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、個人情報端末などのポータブルデータユニット、GPS可能デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、メータ読取り装置などの固定位置データユニット、データもしくはコンピュータ命令を記憶もしくは検索する何らかの他のデバイス、あるいはそれらの任意の組合せであってよい。図6は本開示の教示に従うリモートユニットを図示するが、本開示は、これらの例示的な図示されたユニットに限定されない。本開示の実施形態は、試験および特性評価のためのメモリおよびオンチップ回路を含む、能動的な集積回路を含む任意のデバイスにも好適に採用することができる。

上記の開示したデバイスおよび方法は典型的な方法で設計されており、コンピュータ可読媒体上に記憶される、GDSIIおよびGERBERコンピュータファイルに構成される。これらのファイルは次いで、これらのファイルに基づいてデバイスを製造する製造取扱者に提供される。得られる製品は半導体ウェハであり、半導体ウェハは次いで半導体ダイに切断され、半導体チップにパッケージされる。チップは次いで、上述されたデバイスに採用される。

上記の開示が本発明の例示の実施形態を示す一方で、添付される請求項により規定される本発明の範囲から逸脱することなく、様々な変形形態および変更形態を行うことができることに留意されたい。本明細書に説明される本発明の実施形態に従う方法請求項における機能、ステップ、および/または動作は、特定の順序で実施される必要はない。さらに、本発明の要素は単数で説明され、特許請求される場合があるが、単数形への限定がはっきりと言及されない限り、複数が意図される。

200 処理システム
202a CPU
202b CPU
202c CPU
202d CPU
204a L2キャッシュ
204b L2キャッシュ
206 ネットワークNoC
208a L3キャッシュ
208b L3キャッシュ
210a メモリコントローラ
210b メモリコントローラ
212 メインメモリ
214 インターフェース
216 処理チップ
218 MRAMメモリモジュール

Claims (28)

1. プロセッサと、
   MRAMラストレベルキャッシュおよびMRAMメインメモリを備える磁気抵抗ランダムアクセスメモリ(MRAM)モジュールと、
   前記プロセッサと前記MRAMモジュールを結合するインターフェースと
   を備える集積回路。
2. 前記プロセッサが第1のチップ上に集積化され、前記MRAMモジュールが第2のチップ中に集積化され、前記インターフェースが前記第1のチップと前記第2のチップとの間の境界上に配置される、請求項1に記載の集積回路。
3. 前記MRAMモジュールがメモリコントローラロジックをさらに備える、請求項1に記載の集積回路。
4. 前記MRAMモジュールがモノリシックパッケージとして製造される、請求項1に記載の集積回路。
5. 前記MRAMモジュールが複数のパッケージとして製造される、請求項1に記載の集積回路。
6. 前記MRAMラストレベルキャッシュおよび前記MRAMメインメモリが、スピン注入磁化反転型MRAM(STT-MRAM)ビットセルを備える、請求項1に記載の集積回路。
7. 前記MRAMメインメモリが2つ以上のメインメモリスタックに分割され、前記MRAMラストレベルキャッシュが2つ以上のラストレベルキャッシュスタックに分割され、前記2つ以上のラストレベルキャッシュスタックが前記2つ以上のメインメモリスタックの拡張部として形成される、請求項1に記載の集積回路。
8. 前記MRAMモジュールが、中心部の前記MRAMメインメモリおよび前記MRAMメインメモリの第1の外縁に形成される前記MRAMラストレベルキャッシュを備える2次元(2D)アーキテクチャとして形成される、請求項1に記載の集積回路。
9. 前記MRAMメインメモリの第2の外縁に形成されるロジック層をさらに備える、請求項8に記載の集積回路。
10. 前記MRAMモジュールが、1つまたは複数のメインメモリ平面上に形成される前記MRAMメインメモリを備える3次元(3D)ホモジニアスアーキテクチャとして形成され、前記MRAMラストレベルキャッシュが、前記1つまたは複数のメインメモリ平面上に集積化される、請求項1に記載の集積回路。
11. 前記1つまたは複数のメインメモリ平面と平行なロジック層平面中に形成されるロジック層をさらに備える、請求項8に記載の集積回路。
12. 前記MRAMモジュールが、1つまたは複数のメインメモリ平面上に形成される前記MRAMメインメモリを備える3次元(3D)ヘテロジニアスアーキテクチャとして形成され、前記MRAMラストレベルキャッシュおよびロジック層が、前記1つまたは複数のメインメモリ平面に平行なヘテロジニアス平面上に集積化される、請求項1に記載の集積回路。
13. セットトップボックス、音楽プレイヤ、ビデオプレイヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイス中に集積化される、請求項1に記載の集積回路。
14. 集積回路を形成する方法であって、
    第1のパッケージ上にラストレベルキャッシュ無し処理チップを形成するステップと、
    第2のパッケージ中にMRAMラストレベルキャッシュおよびMRAMメインメモリを備えるMRAMモジュールを形成するステップと
    を含む方法。
15. 前記第1のパッケージと前記第2のパッケージをインターフェースで結合するステップをさらに含む、請求項14に記載の方法。
16. 前記第2のパッケージ中に、メモリコントローラおよびキャッシュコントローラロジックを形成するステップをさらに含む、請求項14に記載の方法。
17. 前記MRAMラストレベルキャッシュおよび前記MRAMメインメモリが、スピン注入磁化反転型MRAM(STT-MRAM)ビットセルを備える、請求項14に記載の方法。
18. 前記MRAMモジュールをモノリシックパッケージとして製造するステップを含む、請求項14に記載の方法。
19. 前記MRAMモジュールを複数のパッケージとして製造するステップを含む、請求項14に記載の方法。
20. 第1のパッケージ上に形成されるラストレベルキャッシュ無し処理手段と、
    第2のパッケージ中に形成されるラストレベルキャッシュおよびメインメモリを備える磁気抵抗ランダムアクセスメモリ(MRAM)メモリ手段と
    を備えるシステム。
21. 前記第1のパッケージと前記第2のパッケージを連動する手段をさらに備える、請求項20に記載のシステム。
22. 前記第2のパッケージがメモリコントローラ手段をさらに備える、請求項20に記載のシステム。
23. 集積回路を形成する方法であって、
    第1のパッケージ上にラストレベルキャッシュ無し処理チップを形成するステップと、
    第2のパッケージ中にMRAMラストレベルキャッシュおよびMRAMメインメモリを備えるMRAMモジュールを形成するステップと
    を含む方法。
24. 前記第1のパッケージと前記第2のパッケージをインターフェースで結合するステップをさらに含む、請求項23に記載の方法。
25. 前記第2のパッケージ中に、メモリコントローラおよびキャッシュコントローラロジックを形成するステップをさらに含む、請求項23に記載の方法。
26. 前記MRAMラストレベルキャッシュおよび前記MRAMメインメモリが、スピン注入磁化反転型MRAM(STT-MRAM)ビットセルを備える、請求項23に記載の方法。
27. 前記MRAMモジュールをモノリシックパッケージとして製造するステップを含む、請求項23に記載の方法。
28. 前記MRAMモジュールを複数のパッケージとして製造するステップを含む、請求項23に記載の方法。

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