KR20210081229A - 와이드 프리페치를 갖는 고 대역폭 dram 메모리 - Google Patents

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KR20210081229A
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Abstract

전자 장치의 실시예는 실리콘 기판 및 실리콘 기판에 결합된 메모리 회로를 포함하고, 메모리 회로는 실리콘 기판에 결합된 메모리 타일들의 어레이 블록, 실리콘 기판 및 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열된 제1 세트의 글로벌 증폭기들, 실리콘 기판 및 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열된 제1 세트의 기입 드라이버들, 실리콘 기판 및 메모리 타일들에 결합되고 어레이 블록의 제1 측면 반대편의 어레이 블록의 제2 측면을 따라 배열된 제2 세트의 글로벌 증폭기들, 및 실리콘 기판 및 메모리 타일들에 결합되고, 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 기입 드라이버들을 포함할 수 있다. 다른 실시예들이 개시 및 청구된다.

Description

와이드 프리페치를 갖는 고 대역폭 DRAM 메모리 {HIGH BANDWIDTH DRAM MEMORY WITH WIDE PREFETCH}
고 대역폭 메모리(HBM) 동적 랜덤 액세스 메모리(DRAM) 인터페이스에 대한 표준들은 JEDEC(www.jedec.org)에 의해 공개되어 있다. 이러한 표준들에 대한 업데이트들은 HBM2 및 HMB2E를 포함한다. HBM 기술은 일부 다른 메모리 기술들에 비해 더 낮은 전력 소비로 더 높은 대역폭을 제공한다. HBM 기술은 메모리 다이들의 스택들 및 일부 다른 메모리 기술들과 비교하여 훨씬 더 넓은 메모리 버스를 포함할 수 있다.
본 명세서에 설명되는 자료는 첨부 도면들에서 제한이 아닌 예로서 도시된다. 도시의 단순성 및 명료성을 위해, 도면들에 도시되는 엘리먼트들은 반드시 비례에 맞춰 그려진 것은 아니다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절한 것으로 생각되는 경우, 대응하는 또는 유사한 요소들을 나타내기 위해 도면들 간에 참조 부호들이 반복되어 있다. 도면에서:
도 1은 실시예에 따른 메모리 장치의 일례의 블록도이다.
도 2는 실시예에 따른 전자 장치의 일례의 블록도이다.
도 3a는 일 실시예에 따른 어레이 블록의 일례의 블록도이다.
도 3b는 일 실시예에 따른 어레이 블록으로부터의 메모리 타일의 일례의 보다 상세한 블록도이다.
도 4는 실시예에 따른 와이드 프리페치 메모리 디바이스의 일례의 블록도이다.
도 5a 및 도 5b는 각각 일 실시예에 따른 전자 장치의 일례의 정면 및 상면 블록도이다.
도 6은 일 실시예에 따른 컴퓨팅 시스템의 일례의 블록도이다.
이제, 첨부 도면들을 참조하여 하나 이상의 실시예 또는 구현이 설명된다. 특정 구성들 및 배열들이 논의되지만, 이는 단지 예시의 목적으로 행해진다는 것을 이해해야 한다. 관련 기술의 통상의 기술자라면, 본 설명의 사상 및 범위로부터 벗어나지 않으면서 다른 구성들 및 배열들이 이용될 수 있다는 것을 인식할 것이다. 본 명세서에 설명된 기법들 및/또는 배열들이 또한 본 명세서에 설명된 것 이외의 다양한 다른 시스템들 및 애플리케이션들에 이용될 수 있음은 관련 기술의 통상의 기술자에게 명백할 것이다.
다음의 설명이 예를 들어 시스템 온 칩(SoC: system-on-a-chip) 아키텍처들과 같은 아키텍처들에 나타날 수 있는 다양한 구현들을 제시하지만, 본 명세서에 설명된 기법들 및/또는 배열들의 구현은 특정 아키텍처들 및/또는 컴퓨팅 시스템들에 제한되지 않으며, 유사한 목적을 위한 임의의 아키텍처 및/또는 컴퓨팅 시스템에 의해 구현될 수 있다. 예로서, 예를 들어, 다수의 집적 회로(IC) 칩들 및/또는 패키지들을 이용하는 다양한 아키텍처, 및/또는 셋톱 박스, 스마트폰 등과 같은 다양한 컴퓨팅 디바이스 및/또는 가전(CE) 디바이스는 본 명세서에 설명된 기법들 및/또는 배열들을 구현할 수 있다. 또한, 다음의 설명이 로직 파티셔닝/통합 선택, 시스템 컴포넌트들의 상관관계 및 타입, 로직 구현들 등과 같은 다수의 특정 세부사항들을 제시할 수 있지만, 청구 대상은 이러한 특정 세부사항들 없이 실시될 수 있다. 다른 경우에, 예를 들어, 제어 구조들 및 전체 소프트웨어 명령어 시퀀스들과 같은 일부 자료는 본 명세서에 개시된 자료를 모호하게 하지 않기 위해서 상세히 도시되지 않을 수 있다.
본 명세서에 개시된 자료는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 또한, 본 명세서에 개시된 자료는, 하나 이상의 프로세서에 의해 판독되고 실행될 수 있는 머신 판독가능 매체 상에 저장된 명령어들로서 구현될 수 있다. 머신 판독가능 매체는 정보를 머신(예를 들어, 컴퓨팅 디바이스)에 의해 판독가능한 형태로 저장 또는 송신하기 위한 임의의 매체 및/또는 메커니즘을 포함할 수 있다. 예를 들어, 머신 판독가능 매체는 리드 온리 메모리(ROM); 랜덤 액세스 메모리(RAM); 자기 디스크 저장 매체; 광학 저장 매체; 플래시 메모리 디바이스들; 전기, 광학, 음향 또는 다른 형태들의 전파 신호들(예를 들어, 반송파들, 적외선 신호들, 디지털 신호들 등) 등을 포함할 수 있다.
본 명세서에서 "일 구현", "구현", "예시적인 구현" 등에 대한 언급은, 설명되는 구현이 특정 특징, 구조 또는 특성을 포함할 수 있지만 모든 실시예가 반드시 이러한 특정 특징, 구조 또는 특성을 포함하지는 않을 수 있다는 것을 나타낸다. 또한, 이러한 구문들이 반드시 동일한 구현을 언급하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 본 명세서에 설명되어 있든지 그렇지 않든지 간에 다른 구현들과 관련하여 이러한 특징, 구조 또는 특성을 실시하는 것이 관련 기술의 통상의 기술자의 지식 내에 있다.
방법들, 디바이스들, 시스템들, 및 물품들은 저장 시스템들에 관련하여 본 명세서에 설명된다. 보다 구체적으로, 일부 실시예들은 개선된 동적 단일 레벨 셀 메모리 제어기에 관한 것이다.
본 명세서에 설명되는 다양한 실시예들은 메모리 컴포넌트 및/또는 메모리 컴포넌트에 대한 인터페이스를 포함할 수 있다. 이러한 메모리 컴포넌트들은 휘발성 및/또는 비휘발성(NV) 메모리를 포함할 수 있다. 휘발성 메모리(volatile memory)는 매체에 의해 저장된 데이터의 상태를 유지하기 위해 전력을 요구하는 저장 매체일 수 있다. 휘발성 메모리의 비제한적인 예들은 DRAM 또는 SRAM(static RAM)과 같은 다양한 타입들의 RAM을 포함할 수 있다. 메모리 모듈에서 사용될 수 있는 하나의 특정 타입의 DRAM은 SDRAM(synchronous dynamic RAM)이다. 특정 실시예에서, 메모리 컴포넌트의 DRAM은, DDR(double data rate) SDRAM을 위한 JESD79F, DDR2 SDRAM을 위한 JESD79-2F, DDR3 SDRAM을 위한 JESD79-3F, DDR4 SDRAM을 위한 JESD79-4A, 저 전력 DDR(LPDDR)을 위한 JESD209, LPDDR2를 위한 JESD209-2, LPDDR3을 위한 JESD209-3, 및 LPDDR4를 위한 JESD209-4와 같이 JEDEC(Joint Electron Device Engineering Council)에 의해 공표된 표준(이 표준은 jedec.org에서 이용 가능함)을 준수할 수 있다. 이러한 표준들(및 유사한 표준들)은 DDR-기반 표준들이라고 지칭될 수 있으며, 이러한 표준들을 구현하는 저장 디바이스들의 통신 인터페이스들은 DDR-기반 인터페이스들로서 지칭될 수 있다.
NV 메모리(NVM)는 매체에 의해 저장된 데이터의 상태를 유지하기 위해 전력을 필요로 하지 않는 저장 매체일 수 있다. 일 실시예에서, 메모리 디바이스는 NAND 또는 NOR 기술들에 기초한 것들과 같은 블록 어드레싱가능 메모리 디바이스를 포함할 수 있다. 메모리 디바이스는 또한 3차원(3D) 크로스포인트 메모리 디바이스, 또는 다른 바이트 어드레싱가능 라이트-인-플레이스(write-in-place) 비휘발성 메모리 디바이스들과 같은 향후 세대의 비휘발성 디바이스들을 포함할 수 있다. 일 실시예에서, 메모리 디바이스는 칼코게나이드 글래스를 사용하는 메모리 디바이스들, 다중 문턱 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 단일 또는 다중 레벨 상 변화 메모리(PCM), 저항성 메모리, 나노와이어 메모리, 강유전성 트랜지스터 RAM(FeTRAM), 반-강유전성 메모리, 멤리스터 기술을 포함하는 자기 저항 RAM(MRAM) 메모리, 금속 산화물 베이스, 산소 베이컨시 베이스를 포함하는 저항성 메모리 및 도전성 브리지 RAM(CB-RAM), 또는 STT(spin transfer torque)-MRAM, 스핀트로닉 자기 접합 메모리 기반 디바이스, MTJ(magnetic tunneling junction) 기반 디바이스, DW(Domain Wall) 및 SOT(Spin Orbit Transfer) 기반 디바이스, 사이리스터 기반 메모리 디바이스, 또는 상기의 임의의 것의 조합, 또는 다른 메모리일 수 있거나 이를 포함할 수 있다. 메모리 디바이스는 다이 자체 및/또는 패키징된 메모리 제품을 지칭할 수 있다. 특정 실시예들에서, 비휘발성 메모리를 갖는 메모리 컴포넌트는 JESD218, JESD219, JESD220-1, JESD223B, JESD223-1, 또는 다른 적절한 표준과 같은 JEDEC에 의해 공표된 하나 이상의 표준을 준수할 수 있다(본 명세서에서 인용된 JEDEC 표준들은 jedec.org에서 이용 가능하다).
도 1을 참조하면, 메모리 장치(10)의 일 실시예는 메모리 타일들의 어레이 블록(11), 어레이 블록(11)의 메모리 타일들에 결합되고 어레이 블록(11)의 제1 측면(11a)을 따라 배열된 제1 세트의 글로벌 증폭기들(12), 및 어레이 블록(11)의 메모리 타일들에 결합되고 어레이 블록(11)의 제1 측면(11a) 반대편의 어레이 블록(11)의 제2 측면(11c)을 따라 배열된 제2 세트의 글로벌 증폭기들(14)을 포함할 수 있다. 장치(10)의 일부 실시예들은 어레이 블록(11)의 메모리 타일들에 결합되고 어레이 블록(11)의 제1 측면(11a)을 따라 배열되는 제1 세트의 기입 드라이버들(13), 및 어레이 블록(11)의 메모리 타일들에 결합되고 어레이 블록(11)의 제2 측면(11c)을 따라 배열되는 제2 세트의 기입 드라이버들(15)을 더 포함할 수 있다. 예를 들어, 어레이 블록(11)은, 서로 수직인 2개의 공칭 방향들(예를 들어, 때때로 행들 및 열들, x 및 y, 슬라이스들 및 타일들 등으로 지칭됨)로 정렬된 매트릭스 배열을 갖는 어레이 블록의 메모리 타일들의 윤곽에 대응하는 4개의 공칭 측면들(11a, 11b, 11c, 및 11d)을 갖는 일반적인 직사각형 형상을 가질 수 있다. 본 명세서에 설명된 임의의 배향(상단, 하단, 행, 열 등) 또는 순서(제1, 제2 등)는 공칭적이며, 특정 메모리 구현 및 배향에 의존한다. 예를 들어, 다른 실시예에서 제1 세트의 글로벌 증폭기들(12) 및 기입 드라이버들(13)들은 측면(11c)을 따라 배열될 수 있고, 대향하는 제2 세트들의 글로벌 증폭기들(14) 및 기입 드라이버들(15)은 측면(11a)을 따라 배열된다. 다른 비제한적인 예시적인 실시예에서, 글로벌 증폭기들(12) 및 기입 드라이버들(13)은 측면(11d)을 따라 배열될 수 있고, 대향하는 글로벌 증폭기들(14) 및 기입 드라이버들(15)은 측면(11b)을 따라 배열된다.
일부 실시예들에서, 메모리 장치(10)는 어레이 블록(11)의 제2 측면(11c)을 따라 메모리 타일들로부터 제1 세트의 글로벌 증폭기들(12)로 배열된 제1 세트의 글로벌 입력/출력(IO) 신호들(GIO1), 및 어레이 블록(11)의 제1 측면(11a)을 따라 메모리 타일들로부터 제2 세트의 글로벌 증폭기들(14)로 배열된 제2 세트의 글로벌 IO 신호들(GIO2)을 더 포함한다. 예를 들어, 제1 세트의 글로벌 IO 신호들의 제1 서브세트는 어레이 블록(11)의 제1 메모리 타일 및 제1 세트의 글로벌 증폭기들(12)의 제1 서브세트에 각각 결합될 수 있고, 제2 세트의 글로벌 IO 신호들의 제1 서브세트는 어레이 블록(11)의 제1 메모리 타일 및 제2 세트의 글로벌 증폭기들(14)의 제1 서브세트에 각각 결합될 수 있다(예를 들어, 본 명세서에서 더 상세히 설명된 바와 같음). 일부 실시예들에서, 어레이 블록(11)은, 제1 방향으로 실질적으로 선형으로 배열된 M개의 메모리 타일 x 제1 방향에 실질적으로 수직인 제2 방향으로 실질적으로 선형으로 배열된 N개의 메모리 타일을 갖는 일반적인 직사각형 형상으로 배열된 M x N 매트릭스(예를 들어, M > 1, 및 N > 1)를 포함할 수 있으며, 여기서, 어레이 블록(11)은 큰 페이지 크기(예를 들어, 액세스 커맨드에 의해 활성화될 때 P 페이지 크기의 데이터, 여기서 P는 1 킬로바이트 이상임)를 제공한다. 예를 들어, 제1 및 제2 세트들의 글로벌 IO 신호들은 와이드 프리페치(예를 들어, W 비트들의 조합된 프리페치 크기, P 대 W의 비율은 8 대 1 이하)를 제공할 수 있다. 본 명세서의 실시예들 중 임의의 것에서, 메모리 타일들은 동적 랜덤 액세스 메모리와 같은 랜덤 액세스 메모리를 포함할 수 있다.
상기 어레이 블록(11), 글로벌 증폭기들(12, 14), 기입 드라이버들(13, 15), 글로벌 IO, 및 다른 시스템 컴포넌트들 각각의 실시예들은 하드웨어, 소프트웨어, 또는 이들의 임의의 적절한 조합을 포함하는 임의의 적절한 메모리 기술로 구현될 수 있다. 예를 들어, 하드웨어 구현들은, 예를 들어, PLA(programmable logic array)들, FPGA(field programmable gate array)들, CPLD(complex programmable logic device)들과 같은 구성가능한 로직, 또는 예를 들어, ASIC(application specific integrated circuit), CMOS(complementary metal oxide semiconductor) 또는 TTL(transistor-transistor logic) 기술과 같은 회로 기술을 사용하는 고정 기능 로직 하드웨어, 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예들에서, 메모리 컴포넌트들은 제어기(예를 들어, 동일한 다이 상에 있음)를 포함하는 다양한 다른 컴포넌트들에 위치하거나 그와 함께 위치할 수 있다. 적절한 제어기의 실시예들은 범용 제어기, 특수 목적 제어기, 메모리 제어기, 저장소 제어기, 마이크로-제어기, 범용 프로세서, 특수 목적 프로세서, 중앙 프로세서 유닛(CPU), 실행 유닛 등을 포함할 수 있다. 대안적으로 또는 부가적으로, 제어기의 전부 또는 부분들은, 프로세서 또는 컴퓨팅 디바이스에 의해 실행될, 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM), 프로그램가능 ROM(PROM), 펌웨어, 플래시 메모리 등과 같은 머신 또는 컴퓨터 판독 가능 저장 매체에 저장된 로직 명령어 세트로서 하나 이상의 모듈에서 구현될 수 있다. 예를 들어, 컴포넌트들의 동작들을 수행하기 위한 컴퓨터 프로그램 코드는, PYTHON, PERL, JAVA, SMALLTALK, C++, C# 등과 같은 객체 지향 프로그래밍 언어, 및 "C" 프로그래밍 언어 또는 유사한 프로그래밍 언어들과 같은 종래의 절차 프로그래밍 언어들을 포함하는, 하나 이상의 운영 체제(OS) 적용 가능/적절한 프로그래밍 언어들의 임의의 조합으로 작성될 수 있다.
이제 도 2를 참조하면, 전자 장치(20)의 실시예는 실리콘 기판(21), 및 실리콘 기판(21)에 결합된 메모리 회로(22)를 포함할 수 있고, 메모리 회로(22)는 메모리 타일들의 어레이 블록, 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열된 제1 세트의 글로벌 증폭기들, 및 메모리 타일들에 결합되고 어레이 블록의 제1 측면 반대편의 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 글로벌 증폭기들을 포함한다. 일부 실시예들에서, 메모리 회로(22)는 또한 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열되는 제1 세트의 기입 드라이버들, 및 메모리 타일들에 결합되고 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 기입 드라이버들을 포함한다. 메모리 회로(22)는 어레이 블록의 제2 측면을 따라 메모리 타일들로부터 제1 세트의 글로벌 증폭기들로 어레이 상에 배열된 제1 세트의 글로벌 IO 신호들, 및 어레이 블록의 제1 측면을 따라 메모리 타일들로부터 제2 세트의 글로벌 증폭기들로 어레이 상에 배열된 제2 세트의 글로벌 IO 신호들을 더 포함할 수 있다. 예를 들어, 메모리 회로(22)는 어레이 블록의 제1 메모리 타일 및 제1 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합된 제1 세트의 글로벌 IO 신호들의 제1 서브세트, 및 어레이 블록의 제1 메모리 타일 및 제2 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합된 제2 세트의 글로벌 IO 신호들의 제1 서브세트를 더 포함할 수 있다.
일부 실시예들에서, 어레이 블록은, 제1 방향으로 실질적으로 선형으로 배열된 M개의 메모리 타일 x 제1 방향에 실질적으로 수직인 제2 방향으로 실질적으로 선형으로 배열된 N개의 메모리 타일을 갖는 일반적인 직사각형 형상으로 배열된 M x N 매트릭스(예를 들어, M > 1; N > 1)를 포함할 수 있고, 여기서, 어레이 블록은 액세스 커맨드에 의해 활성화될 때 P 페이지 크기의 데이터를 제공하고, 여기서 P는 1 킬로바이트 이상이다. 예를 들어, 제1 및 제2 세트들의 글로벌 IO 신호들은 유리하게는 W 비트들의 조합된 와이드 프리페치 크기를 제공할 수 있으며, 여기서 P 대 W의 비율은 8 대 1 이하이다. 본 명세서의 실시예들 중 임의의 것에서, 메모리 타일들은 동적 랜덤 액세스 메모리와 같은 랜덤 액세스 메모리를 포함할 수 있다. 일부 메모리 디바이스들에서, 장치(10)의 다수의 실시예는, 예를 들어, 다양한 HBM 기술들에서 이용될 수 있는 바와 같이, 복수의 관통 실리콘 비아(TSV)를 이용하여 서로 결합될 수 있다. 실리콘 기판(21), 메모리 회로(22), 및 TSV들의 실시예들은 임의의 적절한 실리콘/메모리 제조 기법들을 이용하여 제조될 수 있다.
예를 들어, 전자 장치(10)는 실리콘 기판(21)을 포함하는 반도체 장치 상에 구현될 수 있고, 메모리 회로(22)는 실리콘 기판(21)에 결합된다. 일부 실시예들에서, 메모리 회로(22)는 실리콘 기판(21) 상의 메모리 컴포넌트들 중 하나 이상에서 적어도 부분적으로 구현될 수 있다. 예를 들어, 메모리 회로(22)는 실리콘 기판(21) 내에 위치되는 트랜지스터 채널 영역들을 갖는 실리콘 기판(21)에 결합되는 트랜지스터 어레이 및/또는 다른 집적 회로 컴포넌트들을 포함할 수 있다. 메모리 회로(22)와 실리콘 기판(21) 사이의 인터페이스는 급격한 접합이 아닐 수 있다. 메모리 회로(22)는 실리콘 기판(21)의 초기 웨이퍼 상에 성장되는 에피택셜 층을 포함하는 것으로 또한 고려될 수 있다.
일부 실시예들은 고 대역폭 응용들에 대한 DRAM 메모리에서의 와이드 프리페치(WP)에 대한 기술을 유리하게 제공할 수 있다. 종래의 DRAM IO 아키텍처에서, ROW 커맨드에 의해 활성화된 페이지 크기는 1 킬로바이트(KB), 2KB 등과 같이 크다. 그러나, 사용자들이 IO 드라이버들이 출력하게 할 수 있는 프리페치 크기는 64 비트(b), 128b 등과 같이 작다 (예를 들어, 페이지 크기 대 프리페치 크기의 P:W 비율은 128:1임). 종래의 아키텍처에서, 더 높은 주파수 또는 더 넓은 핀 카운트들로 메모리 대역폭을 증가시키기 위해, 페이지 크기가 증가될 필요가 있거나 또는 다수의 동작들이 내부적으로 수행될 필요가 있다. 그러나, 이러한 접근법들은 더 높은 전력 소비, 더 큰 액세스 지연 시간 등을 가져온다.
종래의 HBM2 DRAM IO 아키텍처 및 어레이에서, ROW 활성화 커맨드 후에, 9Kb(1KB)의 정보(예를 들어, 여분의 9번째 에러 코드 정정(ECC) 타일을 포함함)가 감지 증폭기(SA) 대역들에서 감지되고 래치된다. READ/WRITE 커맨드가 열 어드레스로 발행된 후에, 타일 당 단지 8b가 감지 증폭기들(SA들)로부터 글로벌 IO 라인들을 통해 글로벌 증폭기로 전송될 수 있으며, 글로벌 증폭기는 어레이 블록의 마지막 행 이후에 배치된다. 일반적으로, 글로벌 IO 라인들은 메모리 타일들 사이의 갭들에 배치된다. 전통적인 아키텍처에서, SA와 글로벌 증폭기/기입 드라이버 사이의 글로벌 IO 접속은 좁다(예를 들어, 타일 당 약 8b). 이 구조는 인공 지능(AI) 애플리케이션들과 같은, 일부 고성능 컴퓨팅(HPC) 애플리케이션들에 대해 DRAM 메모리 칩들에 의한 적절한 더 낮은 전력 소비 및 더 높은 메모리 대역폭의 이용 가능성을 감소시킬 수 있다.
더 높은 대역폭에 대한 다른 접근법은 고 대역폭 저 레이턴시(HBLL) 아키텍처를 포함할 수 있으며, 이는 128:1에서 16:1로 P:W 비율을 개선할 수 있다(예를 들어, 약 8배 더 우수). HBLL 아키텍처는 SA와 글로벌 증폭기/기입 드라이버 사이의 글로벌 IO 대역폭을 증가시킬 수 있다. HBLL 아키텍처는 수직 방향(예를 들어, 열 기반)으로부터 수평 방향(예를 들어, 행 기반)으로 열 선택 라인(CSL) 디코딩 방법을 변경하고, 메모리 타일들 사이의 갭 영역으로부터 "어레이 상"의 영역으로 글로벌 IO 라인 라우팅을 이동시킨다. 이러한 변경들은 더 넓은 글로벌 IO 접속을 가져올 수 있다(예를 들어, 타일 당 64b로 8배만큼 증가함).
메모리 요건에 대한 요구가 증가함에 따라, P:W 비율의 추가 개선이 바람직하다. 유리하게, 일부 실시예들은 고 대역폭 WP(HBWP) DRAM 디바이스에 대한 P:W 비율을 더 개선하기 위한 기술을 제공한다. HBWP DRAM 아키텍처의 일부 실시예들은 양측의 어레이 블록의 공칭 상단 및 하단에(예를 들어, 메모리 타일 매트릭스의 제1 슬라이스 이전 및 마지막 슬라이스 이후에) 글로벌 증폭기들 및 기입 드라이버들을 배치할 수 있으며, 어레이 상에서 2배의 글로벌 IO 라인을 라우팅한다(예를 들어, 1KB 페이지 크기에 대해 타일 당 128b). 유리하게, 일부 실시예들은 프리페치 크기를 2배 증가시키고 P:W 비율을 8:1로 개선시킬 수 있다. 예를 들어, 일부 실시예들은 1KB 페이지 크기에 대해 1Kb의 프리페치 크기를 제공할 수 있고, 이는 종래의 DRAM 아키텍처들(예를 들어, HBM 또는 HBM2)에 대한 16배(16x) 개선 및 HBLL 아키텍처에 비교하여 2배(2x) 개선에 대응한다.
도 3a 및 도 3b를 참조하면, 어레이 블록(30)의 실시예는 슬라이스들 0 내지 10 및 타일 번호들 0 내지 8로 공칭적으로 배열된 메모리 타일들(31)의 매트릭스를 포함할 수 있다. SA가 활성화될 때, 활성화된 슬라이스에 대해 타일 번호들 0 내지 8에 대응하는 9Kb 페이지 크기가 활성화될 수 있다(예를 들어, 도 3a에 예시된 바와 같이 슬라이스(2)에 대한 SA(32)는 메인 기입 드라이버(MWD) 신호에 의해 활성화됨). 도 3a 및 도 3b에 도시된 바와 같이, 어레이 블록(30)은 어레이 상에 2배의 글로벌 IO 라인들을 포함한다. 예를 들어, 각각의 타일 번호 0 내지 9는 슬라이스 10으로부터 슬라이스 0으로 진행하는(그리고, 제1 세트의 글로벌 증폭기들/기입 드라이버들로 계속됨) 64개의 글로벌 IO 라인들 GIO1 및 슬라이스 0으로부터 슬라이스 10으로 진행하는(그리고, 제2 세트의 글로벌 증폭기들/기입 드라이버들로 계속됨) 64개의 글로벌 IO 라인들 GIO2를 포함할 수 있어, 128개의 글로벌 IO 라인 쌍들(예를 들어, 64개의 GIO1 라인들 + 64개의 GIO2 라인들 = 총 128개의 타일 당 글로벌 IO 라인 쌍들)을 제공할 수 있다. 관련 기술의 통상의 기술자는 글로벌 IO 라인들 GIO1 및 GIO2가 타일 번호 0 열의 각각의 슬라이스/행 0 내지 10을 통과하고, 슬라이스에 대한 SA가 MWD 신호에 의해 활성화될 때 적절한 메모리 타일에 접속된다는 것을 이해할 것이다. 본 명세서에서 사용될 때, "어레이 상에(on the array)"는 메모리 타일들과 일치하는 글로벌 IO 라인들의 라우팅을 지칭한다. 도 3b에 도시된 바와 같이, 글로벌 IO 라인들은 메모리 타일들의 상단에서 라우팅될 수 있고, 각각의 메모리 타일에 대해 64개의 글로벌 IO 라인들은 상향 라우팅되고 64개의 글로벌 IO 라인들은 하향 라우팅된다.
임의의 주어진 제조 기술에 대해, 어레이 블록의 일 측면을 따라 배치될 수 있는 글로벌 증폭기들/기입 드라이버들의 수가 제한된다. 예를 들어, 일부 제조 기술들에 대해, 128개의 글로벌 증폭기들/기입 드라이버들을 어레이 블록의 일 측면에 배치하는 것이 실현가능하지 않을 수 있다. 그러나, 이들 동일한 제조 기술들은 일부 실시예들에 따라 어레이 상에 2배의 양의 글로벌 IO 라인들을 쉽게 배치할 수 있다. 유리하게, 일부 실시예들은 어레이 블록(30)의 대향 측면들 상에 글로벌 증폭기들/기입 드라이버들을 배치함으로써 어레이 블록(30)에 대한 글로벌 증폭기들/기입 드라이버들의 유효 개수를 2배가 되게 하며(예를 들어, 하단 측면의 64개의 세트에 추가하여, 상단 측면의 64개의 세트), 글로벌 IO 라인의 절반이 어레이 블록(30)의 하단 측면에서 세트에 접속되고, 글로벌 IO 라인들의 다른 절반이 어레이 블록(30)의 상단 측면에서 세트에 접속된다. 더 많은 글로벌 증폭기들/기입 드라이버들을 위해 어레이 블록들 사이의 공간을 이용하는 것은 다이 크기를 증가시키지만, 제공된 WP로부터의 메모리 대역폭의 더 효과적인 이용은 더 효율적인 메모리 액세스에서 약간의 오프셋을 제공한다.
예시된 예에서, 9Kb 페이지 크기를 갖는 어레이 블록(8Kb 데이터 + 1Kb ECC)에 대해, 어레이 블록은 512b + 64b ECC의 프리페치 크기를 제1 세트의 글로벌 증폭기들/기입 드라이버들에 제공하고, 이에 더하여, 512b + 64b ECC의 프리페치 크기를 제2 세트의 글로벌 증폭기들/기입 드라이버들에 제공하여 1024b + 128b ECC의 총 프리페치 크기를 제공한다. 유리하게, 일부 실시예는 HBLL 아키텍처와 비교하여 프리페치 크기를 2배(2x) 증가시키고 128:1(예를 들어, HBM2) 또는 16:1(예를 들어, HBLL)로부터 8:1로 P:W 비율을 개선시킨다. 유리하게, 더 큰 프리페치 크기를 갖는 WP DRAM의 실시예들은 DRAM 디바이스 기술과 동일한 용량 및 더 낮은 에너지 소비(pJ/bit)를 유지하면서 훨씬 더 높은 메모리 대역폭을 가져올 수 있다. 관련 기술의 통상의 기술자는 도 3a에 예시된 9x11 매트릭스가 단지 하나의 예시적인 실시예임을 이해할 것이다. 다른 실시예들은 다양한 메모리 판매자들, 상이한 메모리 세대들, DDR, LPDDR, GDDR 등과 같은 상이한 DRAM 타입 등에 적합할 수 있는 다른 메모리 타일 배열들에 쉽게 적응될 수 있다.
도 4를 참조하면, WP 메모리 디바이스(40)의 실시예는 기판에 결합된 복수의 WP 메모리 블록들(42)을 갖는 기판(41)을 포함한다. 예를 들어, 기판(41)은 실리콘 기판과 같은 반도체 기판을 포함할 수 있다. 예를 들어, WP 메모리 블록들(42) 각각은 메모리 장치(10)(도 1) 및/또는 메모리 회로(22)(도 2)와 유사하게 구성될 수 있고, 어레이 블록들은 어레이 블록(30)과 유사하게 구성된다(도 3a 내지 도 3b 참조). 일부 실시예에서, WP 메모리 디바이스(40)는 DRAM, 및 TSV와 같은 RAM을 포함할 수 있고, HBM 메모리 디바이스에서 적층하기에 적합한 WP DRAM 다이(40)로서 구성될 수 있다.
도 5a 및 도 5b를 참조하면, 전자 장치(50)의 실시예는 인터포저(51), 인터포저(51)에 결합된 프로세서(52), 및 인터포저(51)에 결합되고 인터포저(51)를 통해 프로세서(52)에 통신가능하게 결합된 적어도 하나의 WP 메모리 스택 디바이스(53)를 포함할 수 있다. 적어도 하나의 WP 메모리 스택 디바이스(53)는 적어도 하나의 로직 다이(54) 및 적어도 2개의 WP 메모리 다이들(55)을 포함하는 다이들의 스택을 포함할 수 있다. 메모리 다이들(55) 및/또는 로직 다이(54)에 대한 다이간 접속은, 예를 들어, 관통 실리콘 비아(TSV)(56)로 이루어질 수 있다. 적어도 2개의 WP 메모리 다이들(55)은 각각 (예를 들어, 도 4와 관련하여 설명된 바와 같이) 복수의 WP 메모리 블록들을 포함할 수 있다. 일부 실시예들에서, 장치(50)는 인터포저(51)에 결합된 패키지 기판(57)을 더 포함할 수 있다. 예를 들어, 패키지 기판(57)은 SoC 패키지 또는 그래픽 보드, HPC 보드 등과 같은 인쇄 회로 보드를 포함할 수 있다.
일부 실시예들에 따르면, WP 메모리 다이들(55)의 WP 메모리 블록들은 각각 2개의 수직 방향들을 따라 매트릭스로 배열된 메모리 타일들을 갖는 어레이 블록, 메모리 타일들에 결합되고 매트릭스의 제1 측면을 따라 배열된 제1 세트의 글로벌 증폭기들, 및 메모리 타일들에 결합되고 매트릭스의 제1 측면 반대편의 매트릭스의 제2 측면을 따라 배열되는 제2 세트의 글로벌 증폭기들을 포함할 수 있다. 일부 실시예들에서, WP 메모리 블록들은 각각 메모리 타일들에 결합되고 매트릭스의 제1 측면을 따라 배열되는 제1 세트의 기입 드라이버들, 및 메모리 타일들에 결합되고 매트릭스의 제2 측면을 따라 배열되는 제2 세트의 기입 드라이버들을 더 포함한다. WP 메모리 블록들은 각각, 매트릭스의 제2 측면을 따라 메모리 타일들로부터 제1 세트의 글로벌 증폭기들로 배열된 제1 세트의 글로벌 IO 신호들, 및 매트릭스의 제1 측면을 따라 메모리 타일들로부터 제2 세트의 글로벌 증폭기들로 배열된 제2 세트의 글로벌 IO 신호들을 더 포함할 수 있다. 예를 들어, WP 메모리 블록들은 또한 각각 매트릭스의 제1 메모리 타일 및 제1 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합된 제1 세트의 글로벌 IO 신호들의 제1 서브세트, 및 매트릭스의 제1 메모리 타일과 제2 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합된 제2 세트의 글로벌 IO 신호들의 제1 서브세트를 포함할 수 있다.
일부 실시예에서, 매트릭스는 제1 방향으로 실질적으로 선형으로 배열된 9개의 메모리 타일들 x 제1 방향에 실질적으로 수직인 제2 방향으로 실질적으로 선형으로 배열된 11개의 메모리 타일들을 갖는 일반적인 직사각형 형상으로 배열된 9x1 매트릭스를 포함하고, 매트릭스는 액세스 커맨드에 의해 활성화될 때 1 킬로바이트 페이지 크기의 데이터를 제공한다. 예를 들어, 제1 및 제2 세트들의 글로벌 IO 신호들은 적어도 1024 비트의 데이터 폭을 갖는 매트릭스에 대한 조합된 프리페치 크기를 제공한다. 일부 실시예들에서, 메모리 타일들은 DRAM과 같은 RAM을 포함할 수 있고, WP 메모리 다이들(55)은 WP DRAM (55)으로 고려될 수 있고, WP 메모리 스택 디바이스(53)는 WP DRAM 스택(53)으로 고려될 수 있다.
본 명세서에 설명된 기술은 다양한 컴퓨팅 시스템들(예를 들어, 데스크톱, 워크스테이션, 서버, 랙 시스템 등과 같은 비-모바일 컴퓨팅 디바이스, 스마트폰, 태블릿, 울트라-모바일 개인용 컴퓨터(UMPC), 랩톱 컴퓨터, ULTRABOOK 컴퓨팅 디바이스, 스마트 시계, 스마트 안경, 스마트 팔찌 등과 같은 모바일 컴퓨팅 디바이스, 및/또는 사물 인터넷(IoT) 디바이스(예를 들어, 센서, 카메라 등)와 같은 클라이언트/에지 디바이스를 포함함)에서 제공될 수 있다.
이제 도 6을 참조하면, 컴퓨팅 시스템(100)의 실시예는 하나 이상의 프로세서(102-1 내지 102-N) (일반적으로 본 명세서에서 "프로세서들(102)" 또는 "프로세서(102)"로 지칭됨)을 포함할 수 있다. 프로세서들(102)은 상호접속부 또는 버스(104)를 통해 통신할 수 있다. 각각의 프로세서(102)는 다양한 컴포넌트들을 포함할 수 있는 데, 단지 명료성을 위해 프로세서(102-1)를 참조하여 그 일부를 설명하였다. 따라서, 나머지 프로세서들(102-2 내지 102-N) 각각은 프로세서(102-1)를 참조하여 설명된 동일하거나 유사한 컴포넌트들을 포함할 수 있다.
일부 실시예들에서, 프로세서(102-1)는 하나 이상의 프로세서 코어(106-1 내지 106-M)(본 명세서에서 "코어들(106)" 또는 보다 일반적으로는 "코어(106)"로 지칭됨), 캐시(108)(다양한 실시예들에서 공유 캐시 또는 전용 캐시(private cache)일 수 있음) 및/또는 라우터(110)를 포함할 수 있다. 프로세서 코어들(106)은 단일 IC(integrated circuit) 칩 상에 구현될 수 있다. 또한, 칩은 하나 이상의 공유 및/또는 전용 캐시들(예컨대, 캐시(108), 버스 또는 상호접속부(예컨대, 버스 또는 상호접속부(112)), 메모리 제어기, 또는 다른 컴포넌트를 포함할 수 있다.
일부 실시예들에서, 라우터(110)는 시스템(100) 및/또는 프로세서(102-1)의 다양한 컴포넌트들 사이에 통신하는데 사용될 수 있다. 또한, 프로세서(102-1)는 하나보다 많은 라우터(110)를 포함할 수 있다. 또한, 다수의 라우터(110)는 프로세서(102-1) 내부의 또는 외부의 다양한 컴포넌트들 사이의 데이터 라우팅을 가능하게 하도록 통신할 수 있다.
캐시(108)는 프로세서(102-1)의 하나 이상의 컴포넌트, 예컨대 코어들(106)에 의해 이용되는 데이터(예를 들어, 명령어들을 포함함)를 저장할 수 있다. 예를 들어, 캐시(108)는 프로세서(102)의 컴포넌트들에 의한 더 빠른 액세스를 위해 메모리(114)에 저장된 데이터를 국부적으로(locally) 캐시할 수 있다. 도 6에 도시된 바와 같이, 메모리(114)는 상호접속부(104)를 통해 프로세서들(102)과 통신 상태에 있을 수 있다. 일부 실시예들에서, (공유될 수 있는) 캐시(108)는 다양한 레벨들을 가질 수 있고, 예를 들어, 캐시(108)는 중간-레벨(mid-level) 캐시 및/또는 마지막-레벨(last-level) 캐시(LLC)일 수 있다. 또한, 코어들(106) 각각은 레벨 1(L1) 캐시(116-1)(일반적으로 본 명세서에서 "L1 캐시(116)"로 지칭됨)를 포함할 수 있다. 프로세서(102-1)의 다양한 컴포넌트들은 버스(예를 들어, 버스(112)), 및/또는 메모리 제어기 또는 허브를 통해 직접 캐시(108)와 통신할 수 있다.
도 6에 도시된 바와 같이, 메모리(114)는 메모리 제어기(120)를 통해 시스템(100)의 다른 컴포넌트들과 결합될 수 있다. 메모리(114)는 휘발성 메모리를 포함할 수 있고, 메인 메모리로 교환 가능하게 지칭될 수 있다. 메모리 제어기(120)가 상호접속부(104)와 메모리(114) 사이에 결합되는 것으로 도시되어 있지만, 메모리 제어기(120)는 시스템(100)의 다른 곳에 위치할 수 있다. 예를 들어, 메모리 제어기(120) 또는 그 부분들은 일부 실시예들에서 프로세서들(102) 중 하나 내에 제공될 수 있다.
시스템(100)은 네트워크 인터페이스(128)(예를 들어, 유선 또는 무선 인터페이스를 통해 컴퓨터 네트워크 및/또는 클라우드(129)와 통신하는 것)를 통해 다른 디바이스들/시스템들/네트워크들과 통신할 수 있다. 예를 들어, 네트워크 인터페이스(128)는 네트워크/클라우드(129)와 무선으로(예를 들어, IEEE(Institute of Electrical 및 Electronics Engineers ) 802.11 인터페이스(IEEE802.11a/b/g/n/ac 등을 포함), 셀룰러 인터페이스, 3G, 4G, LTE, 블루투스 등을 통해) 통신하기 위해 안테나(도시되지 않음)를 포함할 수 있다.
시스템(100)은 또한 SSD 제어기 로직(125)을 통해 상호접속부(104)에 결합된 SSD 디바이스(130)와 같은 저장 디바이스를 포함할 수 있다. 따라서, 로직(125)은 시스템(100)의 다양한 컴포넌트들에 의한 SSD 디바이스(130)로의 액세스를 제어할 수 있다. 또한, 로직(125)이 도 6의 상호접속부(104)에 직접 결합되는 것으로 도시되어 있지만, 로직(125)은 대안적으로 저장소 버스/상호접속부(예컨대, SATA(Serial Advanced Technology Attachment) 버스, PCI(Peripheral Component Interconnect)(또는 PCIe(PCI EXPRESS) 인터페이스), NVMe(NVM EXPRESS) 등)를 통해 시스템(100)의 하나 이상의 다른 컴포넌트들(예를 들어, 저장소 버스는 버스 브리지, 칩셋 등과 같은 일부 다른 로직을 통해 상호접속부(104)에 결합됨)과 통신할 수 있다. 추가적으로, 로직(125)은 메모리 제어기 로직에 통합되거나, 다양한 실시예들에서 동일한 집적 회로(IC) 디바이스 상에(예를 들어, SSD 디바이스(130)와 동일한 회로 보드 디바이스 상에 또는 SSD 디바이스(130)와 동일한 인클로저 내에) 제공될 수 있다.
또한, 로직(125) 및/또는 SSD 디바이스(130)는 하나 이상의 센서에 의해 검출되는 값들 또는 그 상태를 나타내는 (예를 들어, 하나 이상의 비트 또는 신호의 형태의) 정보를 수신하도록 하나 이상의 센서(도시되지 않음)에 결합될 수 있다. 이러한 센서(들)는, 온도, 동작 주파수, 동작 전압, 전력 소비, 및/또는 코어간 통신 활동 등과 같은, 시스템/플랫폼의 전력/열 거동에 영향을 미치는 다양한 인자들의 변화들을 감지하기 위해, 코어들(106), 상호접속부들(104 또는 112), 프로세서(102) 외부의 컴포넌트들, SSD 디바이스(130), SSD 버스, SATA 버스, 로직(125) 등을 포함하는, 시스템(100)(또는 본 명세서에서 설명된 다른 컴퓨팅 시스템들)의 컴포넌트들에 근접하게 제공될 수 있다.
유리하게는, 메모리(114), 또는 프로세서들(102)에 통신가능하게 결합된 다른 메모리는 장치(10)(도 1), 장치(20)(도 2), 어레이 블록(30)(도 3a), 메모리 타일들(31)(도 3b), 디바이스(40)(도 4), 또는 장치(50)(도 5), 및/또는 본 명세서에서 설명된 특징들 중 임의의 것의 하나 이상의 양태를 구현하기 위한 기술을 포함할 수 있다. 예를 들어, 메모리(114)는 본 명세서에서 설명되는 특징들 중 하나 이상(예를 들어, 2배 글로벌 IO 라우팅, 어레이 블록의 대향 측면들 상의 글로벌 증폭기들 등)을 갖는 와이드 프리페치를 갖는 HBM 호환 DRAM 디바이스의 실시예를 포함할 수 있다.
추가적인 유의사항들 및 예들
예 1은 실리콘 기판, 및 실리콘 기판에 결합된 메모리 회로를 포함하는 전자 장치를 포함하고, 메모리 회로는 실리콘 기판에 결합된 메모리 타일들의 어레이 블록, 실리콘 기판 및 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열된 제1 세트의 글로벌 증폭기들, 및 실리콘 기판 및 메모리 타일들에 결합되고 어레이 블록의 제1 측면 반대편의 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 글로벌 증폭기들을 포함한다.
예 2는 예 1의 장치를 포함하고, 메모리 회로는 실리콘 기판에 결합되고 어레이 블록의 제2 측면을 따라 메모리 타일들로부터 제1 세트의 글로벌 증폭기들로 어레이 상에 배열되는 제1 세트의 글로벌 입력/출력 신호들, 및 실리콘 기판에 결합되고 어레이 블록의 제1 측면을 따라 메모리 타일들로부터 제2 세트의 글로벌 증폭기들로 어레이 상에 배열되는 제2 세트의 글로벌 입력/출력 신호들을 더 포함한다.
예 3은 예 2의 장치를 포함하고, 메모리 회로는 어레이 블록의 제1 메모리 타일 및 제1 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합된 제1 세트의 글로벌 입력/출력 신호들의 제1 서브세트, 및 어레이 블록의 제1 메모리 타일 및 제2 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합된 제2 세트의 글로벌 입력/출력 신호들의 제1 서브세트를 더 포함한다.
예 4는 예 2 및 3 중 어느 하나의 장치를 포함하고, 어레이 블록은, 제1 방향으로 실질적으로 선형으로 배열된 M개의 메모리 타일 x 제1 방향에 실질적으로 수직인 제2 방향으로 실질적으로 선형으로 배열된 N개의 메모리 타일을 갖는 일반적인 직사각형 형상으로 배열된 M x N 매트릭스를 포함하고, 어레이 블록은 액세스 커맨드에 의해 활성화될 때 P 페이지 크기의 데이터를 제공하고, 여기서 P는 1 킬로바이트 이상이다.
예 5는 예 4의 장치를 포함하고, 제1 및 제2 세트들의 글로벌 입력/출력 신호들은 W 비트들의 조합된 프리페치 크기를 제공하고, P 대 W의 비율은 8 대 1 이하이다.
예 6은 예 1 내지 5 중 어느 하나의 장치를 포함하고, 실리콘 기판 및 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열되는 제1 세트의 기입 드라이버들 및 실리콘 기판 및 메모리 타일들에 결합되고 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 기입 드라이버들을 더 포함한다.
예 7은 예 1 내지 6 중 어느 하나의 장치를 포함하고, 다른 기판에 결합하도록 구성된 복수의 관통 실리콘 비아를 더 포함한다.
다른 예는 예 1 내지 7 중 어느 하나의 장치를 포함하고, 메모리 타일들은 동적 랜덤 액세스 메모리와 같은 랜덤 액세스 메모리를 포함한다.
예 8은 메모리 타일들의 어레이 블록, 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열되는 제1 세트의 글로벌 증폭기들, 및 메모리 타일들에 결합되고 어레이 블록의 제1 측면 반대편의 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 글로벌 증폭기들을 포함하는 메모리 장치를 포함한다.
예 9는 예 8의 장치를 포함하고, 어레이 블록의 제2 측면을 따라 메모리 타일들로부터 제1 세트의 글로벌 증폭기들로 배열된 제1 세트의 글로벌 입력/출력 신호들, 및 어레이 블록의 제1 측면을 따라 메모리 타일들로부터 제2 세트의 글로벌 증폭기들로 배열된 제2 세트의 글로벌 입력/출력 신호들을 더 포함한다.
예 10은 예 9의 장치를 포함하고, 어레이 블록의 제1 메모리 타일 및 제1 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합되는 제1 세트의 글로벌 입력/출력 신호들의 제1 서브세트, 및 어레이 블록의 제1 메모리 타일 및 제2 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합되는 제2 세트의 글로벌 입력/출력 신호들의 제1 서브세트를 더 포함한다.
예 11은 예 9 및 10 중 어느 하나의 장치를 포함하고, 어레이 블록은, 제1 방향으로 실질적으로 선형으로 배열된 M개의 메모리 타일 x 제1 방향에 실질적으로 수직인 제2 방향으로 실질적으로 선형으로 배열된 N개의 메모리 타일을 갖는 일반적인 직사각형 형상으로 배열된 M x N 매트릭스를 포함하고, 어레이 블록은 액세스 커맨드에 의해 활성화될 때 P 페이지 크기의 데이터를 제공하고, 여기서 P는 1 킬로바이트 이상이다.
예 12는 예 11의 장치를 포함하고, 제1 및 제2 세트들의 글로벌 입력/출력 신호들은 W 비트들의 조합된 프리페치 크기를 제공하고, P 대 W의 비율은 8 대 1 이하이다.
예 13은 예 8 내지 12 중 어느 하나의 장치를 포함하고, 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열되는 제1 세트의 기입 드라이버들, 및 메모리 타일들에 결합되고 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 기입 드라이버들을 더 포함한다.
예 14는 예 8 내지 13 중 어느 하나의 장치를 포함하고, 메모리 타일들은 동적 랜덤 액세스 메모리와 같은 랜덤 액세스 메모리를 포함한다.
예 15는 인터포저, 인터포저에 결합된 프로세서, 및 인터포저에 결합되고 인터포저를 통해 프로세서에 통신가능하게 결합되는 적어도 하나의 와이드 프리페치 메모리 스택 디바이스를 포함하는 전자 장치를 포함하고, 적어도 하나의 와이드 프리페치 메모리 스택 디바이스는 적어도 하나의 로직 다이 및 적어도 2개의 와이드 프리페치 메모리 다이들을 포함하는 다이들의 스택을 포함하며, 적어도 2개의 와이드 프리페치 메모리 다이들 각각은 복수의 와이드 프리페치 메모리 블록들을 포함하고, 와이드 프리페치 메모리 블록들 각각은 2개의 수직 방향들을 따라 매트릭스로 배열된 메모리 타일들을 갖는 어레이 블록, 메모리 타일들에 결합되고 매트릭스의 제1 측면을 따라 배열된 제1 세트의 글로벌 증폭기들, 및 메모리 타일들에 결합되고 매트릭스의 제1 측면 반대편의 매트릭스의 제2 측면을 따라 배열된 제2 세트의 글로벌 증폭기들을 포함한다.
예 16은 예 15의 장치를 포함하고, 와이드 프리페치 메모리 블록들은 매트릭스의 제2 측면을 따라 메모리 타일들로부터 제1 세트의 글로벌 증폭기들로 배열된 제1 세트의 글로벌 입력/출력 신호들, 및 매트릭스의 제1 측면을 따라 메모리 타일들로부터 제2 세트의 글로벌 증폭기들로 배열된 제2 세트의 글로벌 입력/출력 신호들을 각각 더 포함한다.
예 17은 예 16의 장치를 포함하고, 와이드 프리페치 메모리 블록들 각각은 매트릭스의 제1 메모리 타일 및 제1 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합된 제1 세트의 글로벌 입력/출력 신호들의 제1 서브세트, 및 매트릭스의 제1 메모리 타일 및 제2 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합된 제2 세트의 글로벌 입력/출력 신호들의 제1 서브세트를 더 포함한다.
예 18은 예 16 및 17 중 어느 하나의 장치를 포함하고, 매트릭스는, 제1 방향으로 실질적으로 선형으로 배열된 9개의 메모리 타일 x 제1 방향에 실질적으로 수직인 제2 방향으로 실질적으로 선형으로 배열된 11개의 메모리 타일을 갖는 일반적인 직사각형 형상으로 배열된 9x11 매트릭스를 포함하고, 매트릭스는 액세스 커맨드에 의해 활성화될 때 1 킬로바이트 페이지 크기의 데이터를 제공한다.
예 19는 예 18의 장치를 포함하고, 제1 및 제2 세트들의 글로벌 입력/출력 신호들은 적어도 1024 비트의 데이터 폭을 갖는 매트릭스에 대한 조합된 프리페치 크기를 제공한다.
예 20은 예 15 내지 19 중 어느 하나의 장치를 포함하고, 와이드 프리페치 메모리 블록들은 각각 메모리 타일들에 결합되고 매트릭스의 제1 측면을 따라 배열되는 제1 세트의 기입 드라이버들, 및 메모리 타일들에 결합되고 매트릭스의 제2 측면을 따라 배열되는 제2 세트의 기입 드라이버들을 더 포함한다.
예 21은 예 15 내지 20 중 어느 하나의 장치를 포함하고, 메모리 타일들은 동적 랜덤 액세스 메모리를 포함한다.
예 22는 메모리 대역폭을 증가시키는 방법을 포함하고, 이는 메모리 타일들의 어레이 블록을 제공하는 단계, 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열된 제1 세트의 글로벌 증폭기들을 제공하는 단계, 및 메모리 타일들에 결합되고 어레이 블록의 제1 측면 반대편의 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 글로벌 증폭기들을 제공하는 단계를 포함한다.
예 23은 예 22의 방법을 포함하고, 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열되는 제1 세트의 기입 드라이버들을 제공하고, 메모리 타일들에 결합되고 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 기입 드라이버들을 제공하는 단계를 더 포함한다.
예 24는 예 22의 방법을 포함하고, 어레이 블록의 제2 측면을 따라 메모리 타일들로부터 제1 세트의 글로벌 증폭기들로 배열된 제1 세트의 글로벌 입력/출력 신호들을 제공하고, 및 어레이 블록의 제1 측면을 따라 메모리 타일들로부터 제2 세트의 글로벌 증폭기들로 배열된 제2 세트의 글로벌 입력/출력 신호들을 제공하는 단계를 더 포함한다.
예 25는 예 24의 방법을 포함하고, 어레이 블록의 제1 메모리 타일 및 제1 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합되는 제1 세트의 글로벌 입력/출력 신호들의 제1 서브세트를 제공하고, 및 어레이 블록의 제1 메모리 타일 및 제2 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합되는 제2 세트의 글로벌 입력/출력 신호들의 제1 서브세트를 제공하는 단계를 더 포함한다.
예 26은 예 24 내지 25 중 어느 하나의 방법을 포함하고, 어레이 블록은, 제1 방향으로 실질적으로 선형으로 배열된 M개의 메모리 타일 x 제1 방향에 실질적으로 수직인 제2 방향으로 실질적으로 선형으로 배열된 N개의 메모리 타일을 갖는 일반적인 직사각형 형상으로 배열된 M x N 매트릭스를 포함하고, 어레이 블록은 액세스 커맨드에 의해 활성화될 때 P 페이지 크기의 데이터를 제공하고, 여기서 P는 1 킬로바이트 이상이다.
예 27은 예 26의 방법을 포함하고, 제1 및 제2 세트들의 글로벌 입력/출력 신호들은 W 비트들의 조합된 프리페치 크기를 제공하고, P 대 W의 비율은 8 대 1 이하이다.
예 28은 예 22 내지 27 중 어느 하나의 방법을 포함하고, 메모리 타일들은 랜덤 액세스 메모리를 포함한다.
예 29는 예 22 내지 28 중 어느 하나의 방법을 포함하고, 메모리 타일들은 동적 랜덤 액세스 메모리를 포함한다.
예 30은 메모리 타일들의 어레이 블록을 제공하기 위한 수단, 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열되는 제1 세트의 글로벌 증폭기들을 제공하기 위한 수단, 및 메모리 타일들에 결합되고 어레이 블록의 제1 측면 반대편의 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 글로벌 증폭기들을 제공하기 위한 수단을 포함하는 메모리 장치를 포함한다.
예 31은 예 30의 장치를 포함하고, 메모리 타일들에 결합되고 어레이 블록의 제1 측면을 따라 배열되는 제1 세트의 기입 드라이버들을 제공하기 위한 수단, 및 메모리 타일들에 결합되고 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 기입 드라이버들을 제공하기 위한 수단을 더 포함한다.
예 32는 예 30의 장치를 포함하고, 어레이 블록의 제2 측면을 따라 메모리 타일들로부터 제1 세트의 글로벌 증폭기들로 배열된 제1 세트의 글로벌 입력/출력 신호들을 제공하기 위한 수단, 및 어레이 블록의 제1 측면을 따라 메모리 타일들로부터 제2 세트의 글로벌 증폭기들로 배열된 제2 세트의 글로벌 입력/출력 신호들을 제공하기 위한 수단을 더 포함한다.
예 33은 예 32의 장치를 포함하고, 어레이 블록의 제1 메모리 타일 및 제1 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합되는 제1 세트의 글로벌 입력/출력 신호들의 제1 서브세트를 제공하기 위한 수단, 및 어레이 블록의 제1 메모리 타일 및 제2 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합되는 제2 세트의 글로벌 입력/출력 신호들의 제1 서브세트를 제공하기 위한 수단을 더 포함한다.
예 34는 예 32 및 예 33 중 어느 한 예의 장치를 포함하고, 어레이 블록은, 제1 방향으로 실질적으로 선형으로 배열된 M개의 메모리 타일 x 제1 방향에 실질적으로 수직인 제2 방향으로 실질적으로 선형으로 배열된 N개의 메모리 타일을 갖는 일반적인 직사각형 형상으로 배열된 M x N 매트릭스를 포함하고, 어레이 블록은 액세스 커맨드에 의해 활성화될 때 P 페이지 크기의 데이터를 제공하고, 여기서 P는 1 킬로바이트 이상이다.
예 35는 예 34의 장치를 포함하고, 제1 및 제2 세트들의 글로벌 입력/출력 신호들은 W 비트들의 조합된 프리페치 크기를 제공하고, P 대 W의 비율은 8 대 1 이하이다.
예 36은 예 30 내지 35 중 어느 하나의 장치를 포함하고, 메모리 타일들은 랜덤 액세스 메모리를 포함한다.
예 37은 예 30 내지 예 36 중 어느 한 예의 장치를 포함하고, 메모리 타일들은 동적 랜덤 액세스 메모리를 포함한다.
용어 "결합(coupled)"은 본 명세서에서 관련 컴포넌트들 사이의 직접적인 또는 간접적인 임의의 타입의 관계를 지칭하기 위해 사용될 수 있고, 전기적, 기계적, 유체, 광학, 전자기, 전기기계 또는 다른 연결들에 적용될 수 있다. 또한, "제1(first)", "제2(second)", 등의 용어들은 본 명세서에서 단지 설명을 용이하게 하기 위해 사용될 수 있고, 달리 나타내지 않는 한 특정 시간적 또는 연대순적 의미를 갖지 않는다.
본 출원 및 청구항들에서 사용될 때, 용어 "중 하나 이상"으로 결합되는 아이템들의 리스트는 열거된 용어들의 임의의 조합을 의미할 수 있다. 예를 들어, 문구 "A, B, 및 C 중 하나 이상" 및 문구 "A, B 또는 C 중 하나 이상"은 양자 모두 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다. 본 명세서에 설명된 시스템들의 다양한 컴포넌트들은 소프트웨어, 펌웨어 및/또는 하드웨어 및/또는 이들의 임의의 조합으로 구현될 수 있다. 예를 들어, 본 명세서에서 설명된 시스템들 또는 디바이스들의 다양한 컴포넌트들은 예를 들어 스마트폰과 같은 컴퓨팅 시스템에서 발견될 수 있는 것과 같은 컴퓨팅 SoC의 하드웨어에 의해 적어도 부분적으로 제공될 수 있다. 관련 기술의 통상의 기술자라면, 본 명세서에 설명된 시스템들이 대응하는 도면들에는 도시되지 않은 추가적인 컴포넌트들을 포함할 수 있음을 인식할 수 있다. 예를 들어, 본 명세서에서 설명되는 시스템들은 명료성을 위해 도시되지 않은 비트 스트림 멀티플렉서 또는 역-멀티플렉서 모듈들 등과 같은 추가적인 컴포넌트들을 포함할 수 있다.
본 명세서에서 설명된 예시적인 프로세스들의 구현은 예시된 순서로 도시된 모든 동작들의 수행을 포함할 수 있지만, 본 개시내용은 이와 관련하여 제한되지 않고, 다양한 예들에서, 본 명세서에서의 예시적인 프로세스들의 구현은 도시된 동작들의 서브세트만을, 도시된 동작들과 상이한 순서로 수행되는 동작들을, 또는 추가적인 동작들을 포함할 수 있다.
또한, 본 명세서에서 설명된 동작들 중 임의의 하나 이상의 블록은 하나 이상의 컴퓨터 프로그램 제품에 의해 제공된 명령어들에 응답하여 수행될 수 있다. 이러한 프로그램 제품들은, 예를 들어, 프로세서에 의해 실행될 때, 본 명세서에 설명되는 기능을 제공할 수 있는 명령어들을 제공하는 신호 보유 매체(signal bearing media)를 포함할 수 있다. 컴퓨터 프로그램 제품은 임의의 형태의 하나 이상의 머신 판독가능 매체에 의해 제공될 수 있다. 따라서, 예를 들어, 하나 이상의 그래픽 처리 유닛(들) 또는 프로세서 코어(들)를 포함하는 프로세서는 하나 이상의 머신 판독가능 매체에 의해 프로세서에 전달되는 프로그램 코드 및/또는 명령어들 또는 명령어 세트들에 응답하여 본 명세서의 예시적인 프로세스들의 블록들 중 하나 이상을 수행할 수 있다. 일반적으로, 머신 판독가능 매체는 본 명세서에 설명되는 디바이스들 및/또는 시스템들 중 임의의 것이 본 명세서에 설명되는 동작들의 적어도 부분들 및/또는 본 명세서에 설명되는 디바이스들, 시스템들, 또는 임의의 모듈 또는 컴포넌트의 임의의 부분들을 구현하게 할 수 있는 프로그램 코드 및/또는 명령어들 또는 명령어 세트들의 형태의 소프트웨어를 전달할 수 있다.
본 명세서에 설명된 임의의 구현에서 사용될 때, "모듈"이라는 용어는 본 명세서에 설명되는 기능을 제공하도록 구성된 소프트웨어 로직, 펌웨어 로직, 하드웨어 로직, 및/또는 회로의 임의의 조합을 지칭한다. 소프트웨어는 소프트웨어 패키지, 코드 및/또는 명령어 세트 또는 명령어들로서 구현될 수 있고, 본 명세서에 설명된 임의의 구현에서 사용될 때, "하드웨어"는, 예를 들어, 프로그램가능 회로에 의해 실행되는 명령어들을 저장하는 하드와이어드 회로, 프로그램가능 회로, 상태 머신 회로, 고정 기능 회로, 실행 유닛 회로 및/또는 펌웨어를 단독으로 또는 임의의 조합으로 포함할 수 있다. 모듈들은, 집합적으로 또는 개별적으로, 보다 더 큰 시스템의 일부를 형성하는 회로, 예를 들어, 집적 회로(IC), 시스템 온-칩(SoC) 등으로서 구현될 수 있다.
다양한 실시예들이 하드웨어 요소들, 소프트웨어 요소들, 또는 이 둘의 조합을 사용하여 구현될 수 있다. 하드웨어 요소들의 예들로는 프로세서들, 마이크로프로세서들, 회로들, 회로 요소들(예를 들어, 트랜지스터들, 저항들, 커패시터들, 인덕터들 등), 집적 회로들, ASIC(application specific integrated circuit)들, PLD(programmable logic device)들, DSP(digital signal processor)들, FPGA(field programmable gate array), 로직 게이트들, 레지스터들, 반도체 디바이스, 칩들, 마이크로칩들, 칩셋들 등을 포함할 수 있다. 소프트웨어의 예들은 소프트웨어 컴포넌트들, 프로그램들, 애플리케이션들, 컴퓨터 프로그램들, 애플리케이션 프로그램들, 시스템 프로그램들, 머신 프로그램들, 운영 체제 소프트웨어, 미들웨어(middleware), 펌웨어(firmware), 소프트웨어 모듈들, 루틴들, 서브루틴들, 함수들, 방법들, 프로시저(procedure)들, 소프트웨어 인터페이스들, 애플리케이션 프로그램 인터페이스(application program interface)(API)들, 명령어 세트들, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트(code segment)들, 컴퓨터 코드 세그먼트들, 워드들, 값들, 심볼들, 또는 이들의 임의의 조합을 포함할 수 있다. 실시예를 하드웨어 요소들 및/또는 소프트웨어 요소들을 사용하여 구현할지를 결정하는 것은 원하는 계산 속도, 전력 레벨들, 열 허용한계들, 처리 사이클 비용(processing cycle budget), 입력 데이터 레이트들, 출력 데이터 레이트들, 메모리 자원들, 데이터 버스 속도들 및 다른 설계 또는 성능 제약들과 같은 임의의 수 인자들에 따라 변할 수 있다.
적어도 하나의 실시예의 하나 이상의 양태는, 머신에 의해 판독될 때에 이 머신으로 하여금 본 명세서에 설명된 기법들을 수행하는 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 나타내는 머신 판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. IP 코어들로서 알려진 이러한 표현들은 유형의(tangible) 머신 판독가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비들에 공급되어, 로직 또는 프로세서를 실제로 제조하는 제조 머신들로 로딩될 수 있다.
본 명세서에 제시되는 특정 특징들이 다양한 구현들을 참조로 설명되지만, 이러한 설명은 제한적 의미로 해석되는 것을 의도하지는 않는다. 따라서, 본 개시내용이 속하는 관련 기술의 통상의 기술자에게 명백한, 본 명세서에 설명되는 구현들의 다양한 수정들 및 다른 구현들은 본 개시내용의 사상 및 범위 내에 있는 것으로 간주된다.
실시예들은 이와 같이 설명되는 실시예들에 제한되는 것은 아니며, 첨부된 청구항들의 범위로부터 벗어나지 않는 수정 및 변경에 의해 실시될 수 있다는 점을 알 수 있을 것이다. 예를 들어, 위의 실시예들은 특징들의 특정 조합을 포함할 수 있다. 그러나, 위의 실시예들이 이와 관련하여 제한되지 않으며, 다양한 구현들에서, 위의 실시예들은, 이러한 특징들의 서브세트만을 수행하는 것, 이러한 특징들의 상이한 순서를 수행하는 것, 이러한 특징들의 상이한 조합을 수행하는 것, 및/또는 명시적으로 열거되는 이들 특징들 외에 부가적인 특징들을 수행하는 것을 포함할 수 있다. 실시예들의 범위는, 따라서, 첨부된 청구항들에 부여되는 균등물들의 전체 범위와 함께 이러한 청구항들을 참조하여 결정되어야 한다.

Claims (20)

  1. 전자 장치로서,
    실리콘 기판; 및
    상기 실리콘 기판에 결합된 메모리 회로를 포함하고, 상기 메모리 회로는,
    상기 실리콘 기판에 결합된 메모리 타일들의 어레이 블록,
    상기 실리콘 기판 및 상기 메모리 타일들에 결합되고 상기 어레이 블록의 제1 측면을 따라 배열된 제1 세트의 글로벌 증폭기들, 및
    상기 실리콘 기판 및 상기 메모리 타일들에 결합되고 상기 어레이 블록의 제1 측면 반대편의 상기 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 글로벌 증폭기들을 포함하는, 전자 장치.
  2. 제1항에 있어서, 상기 메모리 회로는,
    상기 실리콘 기판 및 상기 메모리 타일들에 결합되고 상기 어레이 블록의 상기 제1 측면을 따라 배열되는 제1 세트의 기입 드라이버들; 및
    상기 실리콘 기판 및 상기 메모리 타일들에 결합되고 상기 어레이 블록의 상기 제2 측면을 따라 배열되는 제2 세트의 기입 드라이버들을 더 포함하는, 전자 장치.
  3. 제1항에 있어서, 상기 메모리 회로는,
    상기 실리콘 기판에 결합되고 상기 어레이 블록의 상기 제2 측면을 따라 메모리 타일들로부터 상기 제1 세트의 글로벌 증폭기들로 어레이 상에 배열되는 제1 세트의 글로벌 입력/출력 신호들; 및
    상기 실리콘 기판에 결합되고 상기 어레이 블록의 상기 제1 측면을 따라 메모리 타일들로부터 상기 제2 세트의 글로벌 증폭기들로 어레이 상에 배열되는 제2 세트의 글로벌 입력/출력 신호들을 더 포함하는, 전자 장치.
  4. 제3항에 있어서, 상기 메모리 회로는,
    상기 어레이 블록의 제1 메모리 타일 및 상기 제1 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합되는 상기 제1 세트의 글로벌 입력/출력 신호들의 제1 서브세트; 및
    상기 어레이 블록의 상기 제1 메모리 타일 및 상기 제2 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합된 상기 제2 세트의 글로벌 입력/출력 신호들의 제1 서브세트를 더 포함하는, 전자 장치.
  5. 제3항에 있어서, 상기 어레이 블록은, 제1 방향으로 실질적으로 선형으로 배열된 M개의 메모리 타일 x 상기 제1 방향에 실질적으로 수직인 제2 방향으로 실질적으로 선형으로 배열된 N개의 메모리 타일을 갖는 일반적인 직사각형 형상으로 배열된 M x N 매트릭스를 포함하고, 상기 어레이 블록은 액세스 커맨드에 의해 활성화될 때 P 페이지 크기의 데이터를 제공하고, 여기서 P는 1 킬로바이트 이상인, 전자 장치.
  6. 제5항에 있어서, 상기 제1 및 제2 세트들의 글로벌 입력/출력 신호들은 W 비트들의 조합된 프리페치 크기를 제공하고, P 대 W의 비율은 8 대 1 이하인, 전자 장치.
  7. 제1항에 있어서,
    다른 기판에 결합하도록 구성된 복수의 관통 실리콘 비아들을 더 포함하는, 전자 장치.
  8. 메모리 장치로서,
    메모리 타일들의 어레이 블록;
    상기 메모리 타일들에 결합되고 상기 어레이 블록의 제1 측면을 따라 배열되는 제1 세트의 글로벌 증폭기들; 및
    상기 메모리 타일들에 결합되고 상기 어레이 블록의 상기 제1 측면 반대편의 상기 어레이 블록의 제2 측면을 따라 배열되는 제2 세트의 글로벌 증폭기들을 포함하는, 메모리 장치.
  9. 제8항에 있어서,
    상기 메모리 타일들에 결합되고 상기 어레이 블록의 상기 제1 측면을 따라 배열되는 제1 세트의 기입 드라이버들; 및
    상기 메모리 타일들에 결합되고 상기 어레이 블록의 상기 제2 측면을 따라 배열되는 제2 세트의 기입 드라이버들을 더 포함하는, 메모리 장치.
  10. 제8항에 있어서,
    상기 어레이 블록의 상기 제2 측면을 따라 메모리 타일들로부터 상기 제1 세트의 글로벌 증폭기들로 배열된 제1 세트의 글로벌 입력/출력 신호들; 및
    상기 어레이 블록의 상기 제1 측면을 따라 메모리 타일들로부터 상기 제2 세트의 글로벌 증폭기들로 배열되는 제2 세트의 글로벌 입력/출력 신호들을 더 포함하는, 메모리 장치.
  11. 제10항에 있어서,
    상기 어레이 블록의 제1 메모리 타일 및 상기 제1 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합되는 상기 제1 세트의 글로벌 입력/출력 신호들의 제1 서브세트; 및
    상기 어레이 블록의 상기 제1 메모리 타일 및 상기 제2 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합된 상기 제2 세트의 글로벌 입력/출력 신호들의 제1 서브세트를 더 포함하는, 메모리 장치.
  12. 제10항에 있어서, 상기 어레이 블록은, 제1 방향으로 실질적으로 선형으로 배열된 M개의 메모리 타일 x 상기 제1 방향에 실질적으로 수직인 제2 방향으로 실질적으로 선형으로 배열된 N개의 메모리 타일을 갖는 일반적인 직사각형 형상으로 배열된 M x N 매트릭스를 포함하고, 상기 어레이 블록은 액세스 커맨드에 의해 활성화될 때 P 페이지 크기의 데이터를 제공하고, 여기서 P는 1 킬로바이트 이상인, 메모리 장치.
  13. 제12항에 있어서, 상기 제1 및 제2 세트들의 글로벌 입력/출력 신호들은 W 비트들의 조합된 프리페치 크기를 제공하고, P 대 W의 비율은 8 대 1 이하인, 메모리 장치.
  14. 제8항에 있어서, 상기 메모리 타일들은 동적 랜덤 액세스 메모리를 포함하는, 메모리 장치.
  15. 전자 장치로서,
    인터포저
    상기 인터포저에 결합된 프로세서; 및
    상기 인터포저에 결합되고 상기 인터포저를 통해 상기 프로세서에 통신가능하게 결합되는 적어도 하나의 와이드 프리페치 메모리 스택 디바이스- 상기 적어도 하나의 와이드 프리페치 메모리 스택 디바이스는 적어도 하나의 로직 다이 및 적어도 2개의 와이드 프리페치 메모리 다이들을 포함하는 다이들의 스택을 포함하고, 상기 적어도 2개의 와이드 프리페치 메모리 다이들 각각은 복수의 와이드 프리페치 메모리 블록들을 포함함 -를 포함하고, 상기 와이드 프리페치 메모리 블록들 각각은,
    2개의 수직 방향들을 따라 매트릭스로 배열된 메모리 타일들을 갖는 어레이 블록;
    상기 메모리 타일들에 결합되고 상기 매트릭스의 제1 측면을 따라 배열되는 제1 세트의 글로벌 증폭기들; 및
    상기 메모리 타일들에 결합되고 상기 매트릭스의 상기 제1 측면 반대편의 상기 매트릭스의 제2 측면을 따라 배열되는 제2 세트의 글로벌 증폭기들을 포함하는, 전자 장치.
  16. 제15항에 있어서, 상기 와이드 프리페치 메모리 블록들 각각은,
    상기 매트릭스의 상기 제2 측면을 따라 메모리 타일들로부터 상기 제1 세트의 글로벌 증폭기들로 배열된 제1 세트의 글로벌 입력/출력 신호들; 및
    상기 매트릭스의 상기 제1 측면을 따라 메모리 타일들로부터 상기 제2 세트의 글로벌 증폭기들로 배열된 제2 세트의 글로벌 입력/출력 신호들을 더 포함하는, 전자 장치.
  17. 제16항에 있어서, 상기 와이드 프리페치 메모리 블록들 각각은,
    상기 매트릭스의 제1 메모리 타일 및 상기 제1 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합되는 상기 제1 세트의 글로벌 입력/출력 신호들의 제1 서브세트; 및
    상기 매트릭스의 상기 제1 메모리 타일 및 상기 제2 세트의 글로벌 증폭기들의 제1 서브세트에 각각 결합된 상기 제2 세트의 글로벌 입력/출력 신호들의 제1 서브세트를 더 포함하는, 전자 장치.
  18. 제16항에 있어서, 상기 매트릭스는, 제1 방향으로 실질적으로 선형으로 배열된 9개의 메모리 타일 x 상기 제1 방향에 실질적으로 수직인 제2 방향으로 실질적으로 선형으로 배열된 11개의 메모리 타일을 갖는 일반적인 직사각형 형상으로 배열된 9x11 매트릭스를 포함하고, 상기 매트릭스는 액세스 커맨드에 의해 활성화될 때 1 킬로바이트 페이지 크기의 데이터를 제공하는, 전자 장치.
  19. 제18항에 있어서, 상기 제1 및 제2 세트들의 글로벌 입력/출력 신호들은 적어도 1024 비트의 데이터 폭을 갖는 상기 매트릭스에 대한 조합된 프리페치 크기를 제공하는, 전자 장치.
  20. 제15항에 있어서, 상기 와이드 프리페치 메모리 블록들 각각은,
    상기 메모리 타일들에 결합되고 상기 매트릭스의 상기 제1 측면을 따라 배열되는 제1 세트의 기입 드라이버들; 및
    상기 메모리 타일들에 결합되고 상기 매트릭스의 상기 제2 측면을 따라 배열되는 제2 세트의 기입 드라이버들을 더 포함하는, 전자 장치.
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