JP2021099891A - ワイドプリフェッチを行う高帯域幅ｄｒａｍメモリ - Google Patents

ワイドプリフェッチを行う高帯域幅ｄｒａｍメモリ Download PDF

Info

Publication number
JP2021099891A
JP2021099891A JP2020141289A JP2020141289A JP2021099891A JP 2021099891 A JP2021099891 A JP 2021099891A JP 2020141289 A JP2020141289 A JP 2020141289A JP 2020141289 A JP2020141289 A JP 2020141289A JP 2021099891 A JP2021099891 A JP 2021099891A
Authority
JP
Japan
Prior art keywords
memory
global
array block
coupled
output signals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020141289A
Other languages
English (en)
Inventor
冨嶋　茂樹
Shigeki Tomishima
茂樹 冨嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2021099891A publication Critical patent/JP2021099891A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30047—Prefetch instructions; cache control instructions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Microcomputers (AREA)

Abstract

【課題】高帯域幅用途のＤＲＡＭメモリにおけるワイドプリフェッチ（ＷＰ）のための技術を提供する。【解決手段】電子装置１０のメモリ回路は、シリコン基板に結合されたメモリタイルのアレイブロック１１と、シリコン基板およびメモリタイルに結合され、アレイブロックの第１の側面に沿って配置されたグローバル増幅器１２の第１のセットと、シリコン基板およびメモリタイルに結合され、アレイブロックの第１の側面に沿って配置された書き込みドライバの第１のセットと、シリコン基板およびメモリタイルに結合され、アレイブロックの第１の側面とは反対のアレイブロックの第２の側面に沿って配置されたグローバル増幅器１４の第２のセットと、シリコン基板およびメモリタイルに結合され、アレイブロックの第２の側面に沿って配置された書き込みドライバ１５の第２のセットとを有する。【選択図】図１

Description

高帯域幅メモリ（ＨＢＭ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）インタフェースの規格が、ＪＥＤＥＣ（ｗｗｗ．ｊｅｄｅｃ．ｏｒｇ）により公開されている。これらの規格の更新は、ＨＢＭ２およびＨＭＢ２Ｅを含む。ＨＢＭ技術は、いくつかの他のメモリ技術と比較して、より低い電力消費でより高い帯域幅を提供する。ＨＢＭ技術は、メモリダイスタックと、いくつかの他のメモリ技術と比較してはるかにより広いメモリバスとを含み得る。
本明細書において説明する材料は、例として示されており、添付図面における限定として示されているわけではない。説明を簡潔かつ明確なものにするために、図に示される要素は、必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明瞭にするために他の要素に対して誇張されることがある。さらに、適切であるとみなされる場合、対応する要素または類似する要素を示すために、参照符号が図面中で繰り返し用いられている。図面は以下のとおりである。
実施形態によるメモリ装置の例のブロック図である。 実施形態による電子装置の例のブロック図である。 実施形態によるアレイブロックの例のブロック図である。 実施形態によるアレイブロックからのメモリタイルの例のより詳細なブロック図である。 実施形態によるワイドプリフェッチメモリデバイスの例のブロック図である。 実施形態による電子装置の例の前面図である。 実施形態による電子装置の例の上面ブロック図である。 実施形態によるコンピューティングシステムの例おブロック図である。
添付図面を参照して、１または複数の実施形態または実装をここで説明する。特定の構成および配置について論じるが、これは例示目的でのみ行われることを理解されたい。当業者であれば、本明細書の趣旨および範囲から逸脱することなく他の構成および配置が使用され得ることを認識するであろう。本明細書において説明する技術および／または配置が、本明細書において説明するもの以外の様々な他のシステムおよびアプリケーションにおいても使用され得ることが、当業者には明らかとなろう。
以下の説明では、例えばシステムオンチップ（ＳｏＣ）アーキテクチャなどのアーキテクチャにおいて明示され得る様々な実装を記載するが、本明細書において説明する技術および／または配置の実装は、特定のアーキテクチャおよび／またはコンピューティングシステムに限定されず、同様の目的の任意のアーキテクチャおよび／またはコンピューティングシステムにより実装され得る。例えば、複数の集積回路（ＩＣ）チップおよび／またはパッケージおよび／または様々なコンピューティングデバイスおよび／またはセットトップボックス、スマートフォン等の民生用電子（ＣＥ）デバイスなどを例えば使用した様々なアーキテクチャが、本明細書において説明する技術および／または配置を実装し得る。さらに、以下の説明では、例えば、ロジックの実装、システムコンポーネントの種類および相互関係、ロジックの分割／統合の選択等、多数の具体的な詳細を記載し得るが、特許請求される主題は、そのような具体的な詳細なく実施され得る。他の例において、例えば制御構造および完全なソフトウェア命令シーケンスなど、いくつかの材料は、本明細書において開示される材料を不明瞭にしないよう、詳細に示されないことがある。
本明細書において開示される材料は、ハードウェア、ファームウェア、ソフトウェアまたはそれらの任意の組み合わせにおいて実装され得る。本明細書において開示される材料は、１または複数のプロセッサにより読み取られ実行され得る、機械可読媒体に格納された命令としても実装され得る。機械可読媒体は、機械（例えば、コンピューティングデバイス）により読み取り可能な形式で情報を格納または伝送するための任意の媒体および／またはメカニズムを含み得る。例えば、機械可読媒体は、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスクストレージ媒体、光ストレージ媒体、フラッシュメモリデバイス、電気、光、音または他の形式の伝搬信号（例えば、搬送波、赤外線信号、デジタル信号等）および他のものを含み得る。
「一実装」、「実装」、「例示的な実装」等についての本明細書における言及は、説明される実装が特定の特徴、構造または特性を含み得ることを示すが、全ての実施形態がそのような特定の特徴、構造または特性を必ずしも含まないことがある。さらに、そのような文言は、必ずしも同じ実装に言及しているわけではない。さらに、ある実施形態に関連して特定の特徴、構造または特性が説明される場合、本明細書において明示的に説明されているか否かにかかわらず、他の実装に関連してそのような特徴、構造または特性をもたらすことは当業者の知識の範囲内であることが述べられている。
本明細書において、方法、デバイス、システムおよび物品をストレージシステムに関連して説明する。より具体体には、いくつかの実施形態は、改良型ダイナミックシングルレベルセルメモリコントローラに関する。
本明細書において説明する様々な実施形態は、メモリコンポーネントおよび／またはメモリコンポーネントのインタフェースを含み得る。そのようなメモリコンポーネントは、揮発性メモリおよび／または不揮発性（ＮＶ）メモリを含み得る。揮発性メモリは、自らが格納するデータの状態を維持するために電力を必要とするストレージ媒体であってよい。揮発性メモリの非限定的な例は、ＤＲＡＭまたはスタティックＲＡＭ（ＳＲＡＭ）など、様々な種類のＲＡＭを含み得る。メモリモジュールにおいて用いられ得る１つの特定の種類のＤＲＡＭは、シンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）である。特定の実施形態において、メモリコンポーネントのＤＲＡＭは、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭ向けのＪＥＳＤ７９Ｆ、ＤＤＲ２ ＳＤＲＡＭ向けのＪＥＳＤ７９−２Ｆ、ＤＤＲ３ ＳＤＲＡＭ向けのＪＥＳＤ７９−３Ｆ、ＤＤＲ４ ＳＤＲＡＭ向けのＪＥＳＤ７９−４Ａ、低電力ＤＤＲ（ＬＰＤＤＲ）向けのＪＥＳＤ２０９、ＬＰＤＤＲ２向けのＪＥＳＤ２０９−２、ＬＰＤＤＲ３向けのＪＥＳＤ２０９−３およびＬＰＤＤＲ４向けのＪＥＳＤ２０９−４（これらの規格は、ｊｅｄｅｃ．ｏｒｇで入手可能である）など、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）が公表する規格に準拠し得る。そのような規格（および同様の規格）は、ＤＤＲベース規格と称されてよく、そのような規格を実装するストレージデバイスの通信インタフェースは、ＤＤＲベースインタフェースと称されてよい。
ＮＶメモリ（ＮＶＭ）は、自らが格納するデータの状態を維持するために電力を必要としないストレージ媒体であってよい。一実施形態において、当該メモリデバイスは、ＮＡＮＤ技術またはＮＯＲ技術に基づくものなど、ブロックアドレス指定可能メモリデバイスを含み得る。メモリデバイスは、３次元（３Ｄ）クロスポイントメモリデバイスまたは他のバイトアドレス指定可能所定位置書き込み不揮発性メモリデバイスなど、将来世代不揮発性デバイスも含み得る。一実施形態において、当該メモリデバイスは、カルコゲナイドガラスを用いたメモリデバイス、多閾値レベルＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングルレベルもしくはマルチレベル相変化メモリ（ＰＣＭ）、抵抗変化メモリ、ナノワイヤメモリ、強誘電体トランジスタＲＡＭ（ＦｅＴＲＡＭ）、反強誘電体メモリ、メモリスタ技術を統合した磁気抵抗ＲＡＭ（ＭＲＡＭ）メモリ、金属酸化物基、酸素欠損基および導電性ブリッジＲＡＭ（ＣＢ−ＲＡＭ）を含む抵抗変化メモリ、もしくは、スピン転送トルク（ＳＴＴ）−ＭＲＡＭ、スピントロニクス磁気接合メモリベースデバイス、磁気トンネリング接合（ＭＴＪ）ベースデバイス、ＤＷ（Ｄｏｍａｉｎ Ｗａｌｌ）およびＳＯＴ（Ｓｐｉｎ Ｏｒｂｉｔ Ｔｒａｎｓｆｅｒ）ベースデバイス、サイリスタベースメモリデバイス、または、上記のもののいずれかの組み合わせもしくは他のメモリであってもよく、それらを含んでもよい。当該メモリデバイスは、ダイ自体および／またはパッケージングされたメモリ製品を指してよい。特定の実施形態において、不揮発性メモリを有するメモリコンポーネントは、ＪＥＳＤ２１８、ＪＥＳＤ２１９、ＪＥＳＤ２２０−１、ＪＥＳＤ２２３Ｂ、ＪＥＳＤ２２３−１などのＪＥＤＥＣが公表する１または複数の規格、または他の適切な規格に準拠し得る（本明細書において引用したＪＥＤＥＣ規格は、ｊｅｄｅｃ．ｏｒｇで入手可能である）。
図１を参照すると、メモリ装置１０の実施形態は、メモリタイルのアレイブロック１１と、アレイブロック１１のメモリタイルに結合され、アレイブロック１１の第１の側面１１ａに沿って配置されたグローバル増幅器１２の第１のセットと、アレイブロック１１のメモリタイルに結合され、アレイブロック１１の第１の側面１１ａとは反対のアレイブロック１１の第２の側面１１ｃに沿って配置されたグローバル増幅器１４の第２のセットとを含み得る。装置１０のいくつかの実施形態は、アレイブロック１１のメモリタイルに結合され、アレイブロック１１の第１の側面１１ａに沿って配置された書き込みドライバ１３の第１のセットと、アレイブロック１１のメモリタイルに結合され、アレイブロック１１の第２の側面１１ｃに沿って配置された書き込みドライバ１５の第２のセットとをさらに含み得る。例えば、アレイブロック１１は、４つの名目側面１１ａ、１１ｂ、１１ｃおよび１１ｄがある全体的な矩形形状を有し得る。全体的な矩形形状は、互いに垂直である２つの名目方向（例えば、行および列、ｘおよびｙ、スライスおよびタイル等と称されることがある）に揃えられた行列配置を有するアレイブロックのメモリタイルの外形に対応する。本明細書において説明する任意の向き（上、底、行、列等）または順序（最初の、２番目の等）は、名目のものであり、特定のメモリの実装およびメモリの向きに依存する。例えば、別の実施形態において、グローバル増幅器１２の第１のセットおよび書き込みドライバ１３は、側面１１ｃに沿って配置され得、対向するグローバル増幅器１４の第２のセットおよび書き込みドライバ１５は、側面１１ａに沿って配置され得る。別の非限定的な例示的な実施形態において、グローバル増幅器１２および書き込みドライバ１３は、側面１１ｄに沿って配置され得、対向するグローバル増幅器１４および書き込みドライバ１５は、側面１１ｂに沿って配置され得る。
いくつかの実施形態において、メモリ装置１０は、アレイブロック１１の第２の側面１１ｃに沿ってメモリタイルからグローバル増幅器１２の第１のセットまで配置されたグローバル入力／出力（ＩＯ）信号ＧＩＯ１の第１のセットと、アレイブロック１１の第１の側面１１ａに沿ってメモリタイルからグローバル増幅器１４の第２のセットまで配置されたグローバルＩＯ信号ＧＩＯ２の第２のセットとをさらに含む。（例えば、本明細書においてさらに詳細に説明するように）例えば、グローバルＩＯ信号の第１のセットの第１のサブセットが、アレイブロック１１の第１のメモリタイルとグローバル増幅器１２の第１のセットの第１のサブセットとにそれぞれ結合され得、グローバルＩＯ信号の第２のセットの第１のサブセットが、アレイブロック１１の第１のメモリタイルと、グローバル増幅器１４の第２のセットの第１のサブセットとにそれぞれ結合され得る。いくつかの実施形態において、アレイブロック１１は、第１の方向において実質的に直線的に配置されたＭ行のメモリタイルと、第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置されたＮ列のメモリタイルとがある、全体的な矩形形状に配置されたＭ行Ｎ列の行列（例えば、Ｍ＞１かつＮ＞１の場合）を含み得る。アレイブロック１１は、大きいページサイズ（例えば、アクセスコマンドによりアクティブ化される場合、ページサイズＰのデータ。Ｐは１キロバイトよりも大きいかまたはそれに等しい）を提供する。例えば、グローバルＩＯ信号の第１のセットおよびグローバルＩＯ信号の第２のセットは、ワイドプリフェッチ（例えば、組み合わされたプリフェッチサイズＷビット。Ｐ対Ｗの比は、８対１よりも小さいかまたはそれに等しい）を提供し得る。本明細書における実施形態のいずれにおいても、メモリタイルは、ダイナミックランダムアクセスメモリなどのランダムアクセスメモリを備え得る。
上記のアレイブロック１１、グローバル増幅器１２、１４、書き込みドライバ１３、１５、グローバルＩＯおよび他のシステムコンポーネントの各々の実施形態は、ハードウェア、ソフトウェアまたはそれらの任意の適切な組み合わせを含む任意の適切なメモリ技術で実装され得る。例えば、ハードウェアの実装は、例えば特定用途向け集積回路（ＡＳＩＣ）、相補型金属酸化物半導体（ＣＭＯＳ）などの回路技術もしくはトランジスタ−トランジスタロジック（ＴＴＬ）技術またはそれらの任意の組み合わせを用いた、例えば、プログラマブルロジックアレイ（ＰＬＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブルロジックデバイス（ＣＰＬＤ）、または、固定機能ロジックハードウェアなどの構成可能ロジックを含み得る。
いくつかの実施形態において、メモリコンポーネントは、（例えば同じダイ上の）コントローラを含む様々な他のコンポーネント内に位置し得るか、またはそのような他のコンポーネントと同じ場所に位置し得る。適切なコントローラの実施形態は、汎用コントローラ、専用コントローラ、メモリコントローラ、ストレージコントローラ、マイクロコントローラ、汎用プロセッサ、専用プロセッサ、中央処理ユニット（ＣＰＵ）、実行ユニット等を含み得る。代替的にまたは追加的に、当該コントローラの全部または各部分は、プロセッサまたはコンピューティングデバイスにより実行される、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、ファームウェア、フラッシュメモリ等などの機械可読ストレージ媒体またはコンピュータ可読ストレージ媒体に格納されたセットロジック命令として、１または複数のモジュールに実装され得る。例えば、コンポーネントのオペレーションを実行するためのコンピュータプログラムコードは、例えばＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ、Ｃ＋＋、Ｃ＃等のオブジェクト指向プログラミング言語を含む１または複数のオペレーティングシステム（ＯＳ）適用可能／適合プログラミング言語と、「Ｃ」プログラミング言語または同様のプログラミング言語などの従来の手続き型プログラミング言語との任意の組み合わせで書き込まれ得る。
図２をここで参照すると、電子装置２０の実施形態は、シリコン基板２１と、シリコン基板２１に結合されたメモリ回路２２とを含み得る。メモリ回路２２は、メモリタイルのアレイブロックと、メモリタイルに結合され、アレイブロックの第１の側面に沿って配置されたグローバル増幅器の第１のセットと、メモリタイルに結合され、アレイブロックの第１の側面とは反対のアレイブロックの第２の側面に沿って配置されたグローバル増幅器の第２のセットとを含む。いくつかの実施形態において、メモリ回路２２は、また、メモリタイルに結合され、アレイブロックの第１の側面に沿って配置された書き込みドライバの第１のセットと、メモリタイルに結合され、アレイブロックの第２の側面に沿って配置された書き込みドライバの第２のセットとを含む。メモリ回路２２は、アレイブロックの第２の側面に沿ってメモリタイルからグローバル増幅器の第１のセットまでアレイ上に配置されたグローバルＩＯ信号の第１のセットと、アレイブロックの第１の側面に沿ってメモリタイルからグローバル増幅器の第２のセットまでアレイ上に配置されたグローバルＩＯ信号の第２のセットとをさらに含み得る。例えば、メモリ回路２２は、アレイブロックの第１のメモリタイルとグローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合されたグローバルＩＯ信号の第１のセットの第１のサブセットと、アレイブロックの第１のメモリタイルとグローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合されたグローバルＩＯ信号の第２のセットの第１のサブセットとをさらに含み得る。
いくつかの実施形態において、アレイブロックは、第１の方向において実質的に直線的に配置されたＭ行のメモリタイルと、第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置されたＮ列のメモリタイルとがある、全体的な矩形形状に配置されたＭ行Ｎ列の行列（例えば、Ｍ＞１かつＮ＞１）を含み得る。アレイブロックは、アクセスコマンドによりアクティブ化される場合、ページサイズＰのデータを提供する。Ｐは１キロバイトよりも大きいかまたはそれに等しい。例えば、グローバルＩＯ信号の第１のセットおよびグローバルＩＯ信号の第２のセットは、組み合わされたワイドプリフェッチサイズＷビットを有利に提供し得る。Ｐ対Ｗの比は、８対１よりも小さいかまたはそれに等しい。本明細書における実施形態のいずれにおいても、メモリタイルは、ダイナミックランダムアクセスメモリなどのランダムアクセスメモリを備え得る。いくつかのメモリデバイスにおいて、装置１０の複数の実施形態は、例えば、様々なＨＢＭ技術において利用され得るように複数のスルーシリコンビア（ＴＳＶ）を利用して互いに結合され得る。シリコン基板２１、メモリ回路２２およびＴＳＶの実施形態は、任意の適切なシリコン／メモリ製造技術を利用して製造され得る。
例えば、電子装置１０は、メモリ回路２２が結合されたシリコン基板２１を含む半導体装置上に実装され得る。いくつかの実施形態において、メモリ回路２２は、シリコン基板２１上のメモリコンポーネントのうちの１または複数に少なくとも部分的に実装され得る。例えば、メモリ回路２２は、シリコン基板２１内に位置するトランジスタチャネル領域を有するシリコン基板２１に結合されたトランジスタアレイおよび／または他の集積回路コンポーネントを含み得る。メモリ回路２２とシリコン基板２１との間のインタフェースは、階段形接合ではないことがある。メモリ回路２２は、シリコン基板２１の初期ウェハ上で成長するエピタキシャルレイヤを含んでいるともみなされ得る。
いくつかの実施形態は、高帯域幅用途のＤＲＡＭメモリにおけるワイドプリフェッチ（ＷＰ）のための技術を有利に提供し得る。従来のＤＲＡＭ ＩＯアーキテクチャでは、行コマンドによりアクティブ化されるページサイズは、例えば１キロバイト（ＫＢ）、２ＫＢ等であり、大きい。だが、ユーザが出力用にＩＯドライバへもたらすことができるプリフェッチサイズは、例えば６４ビット（ｂ）、１２８ｂ等であり、小さい（例えば、ページサイズ対プリフェッチサイズのＰ：Ｗ比は、１２８：１である）。従来のアーキテクチャでは、より高い周波数またはより広いピンカウントを有するメモリ帯域幅を増やすべく、ページサイズを増やす必要があるか、または複数のオペレーションを内部で実行する必要がある。しかしながら、これらのアプローチは、より大きい電力消費、より長いアクセス遅延時間等をもたらす。
従来のＨＢＭ２ ＤＲＡＭ ＩＯアーキテクチャおよびアレイでは、ＲＯＷ Ａｃｔｉｖａｔｉｏｎコマンドの後に、（例えば、余剰第９エラーコード訂正（ＥＣＣ）タイルを含む）９Ｋｂ（１ＫＢ）の情報が、センスアンプ（ＳＡ）帯域において感知およびラッチされる。読み取り／書き込みコマンドが列アドレスを用いて発行された後は、タイル１個当たり８ｂのみが、グローバルＩＯラインを通じて、センスアンプ（ＳＡ）から、アレイブロックの最後の行の後に配置されたグローバル増幅器へ転送され得る。通常、グローバルＩＯラインは、メモリタイル間の間隙に配置される。伝統的なアーキテクチャでは、ＳＡとグローバル増幅器／書き込みドライバとの間のグローバルＩＯ接続が狭い（例えば、タイル１個当たり約８ｂ）。この構造により、人工知能（ＡＩ）用途などのいくつかの高性能コンピューティング（ＨＰＣ）用途向けのＤＲＡＭメモリチップにより高いメモリ帯域幅および適度のより低い電力消費を利用することの実現可能性が低下し得る。
より高い帯域幅についての別のアプローチは、高帯域幅低レイテンシ（ＨＢＬＬ）アーキテクチャを含み得る。当該アーキテクチャにより、Ｐ：Ｗ比が１２８：１から１６：１（例えば、約８倍優れている）へ向上し得る。ＨＢＬＬアーキテクチャにより、ＳＡとグローバル増幅器／書き込みドライバとの間のグローバルＩＯ帯域幅が増加し得る。ＨＢＬＬアーキテクチャにより、列選択ライン（ＣＳＬ）デコード方法が垂直方向（例えば、列ベース）から水平方向（例えば、行ベース）へ変わり、グローバルＩＯラインルーティングがメモリタイル間の間隙領域から「アレイ上」領域へ移る。これらの変化は、（例えば、タイル１個当たり６４ｂへと８倍増えた）より広いグローバルＩＯ接続をもたらし得る。
メモリ要件に対する要求が高まっているので、Ｐ：Ｗ比がさらに向上することが望ましい。有利なことに、いくつかの実施形態は、高帯域幅ＷＰ（ＨＢＷＰ）ＤＲＡＭデバイス用にＰ：Ｗ比をさらに向上させる技術を提供する。ＨＢＷＰ ＤＲＡＭアーキテクチャのいくつかの実施形態では、グローバル増幅器および書き込みドライバを、アレイ上のグローバルＩＯラインのルーティングダブル（例えば、１ＫＢのページサイズに対してタイル１個当たり１２８ｂ）で両方の側面上においてアレイブロックの名目上部および名目底部に（例えば、メモリタイル行列の最初のスライスよりも前かつ最後のスライスよりも後に）配置し得る。有利なことに、いくつかの実施形態により、プリフェッチサイズが２倍に増加し得ると共に、Ｐ：Ｗ比が８：１へ向上し得る。例えば、いくつかの実施形態は、ページサイズ１ＫＢに対してプリフェッチサイズ１Ｋｂを提供し得る。これは、従来のＤＲＡＭアーキテクチャ（例えば、ＨＢＭまたはＨＢＭ２）から１６倍（１６ｘ）の向上、かつ、ＨＢＬＬアーキテクチャと比較して２倍（２ｘ）の向上に対応する。
図３Ａから図３Ｂを参照すると、アレイブロック３０の実施形態は、スライス０から１０とタイル番号０から８に名目上配置されたメモリタイル３１の行列を含み得る。ＳＡがアクティブ化された場合、アクティブ化されたスライスに対してタイル番号０から８に対応する９Ｋｂのページサイズがアクティブ化され得る（例えば、図３Ａに示されるスライス２に対するＳＡ３２が、メイン書き込みドライバ（ＭＷＤ）信号によりアクティブ化される）。図３Ａおよび図３Ｂに示されるように、アレイブロック３０は、アレイ上のグローバルＩＯラインのダブルを含む。例えば、タイル番号０から９の各々が、スライス１０からスライス０へと進む（そしてグローバル増幅器／書き込みドライバの第１のセットまで続く）６４本のグローバルＩＯラインＧＩＯ１と、スライス０からスライス１０へと進む（そしてグローバル増幅器／書き込みドライバの第２のセットまで続く）６４本のグローバルＩＯラインＧＩＯ２とを含み得ることで、１２８個のグローバルＩＯラインペア（例えば、６４本のＧＩＯ１ライン＋６４本のＧＩＯ２ライン＝タイル１個当たり合計１２８個のグローバルＩＯラインペア）が提供される。当業者であれば、タイル番号０の列のグローバルＩＯラインＧＩＯ１およびＧＩＯ２がスライス／行０から１０の各々を通過すること、および、当該スライスに対するＳＡがＭＷＤ信号によりアクティブ化された場合に適切なメモリタイルに接続されることを理解するであろう。本明細書において用いられるように、「アレイ上」は、メモリタイルと一致するグローバルＩＯラインのルーティングを指す。図３Ｂに示されるように、グローバルＩＯラインは、メモリタイルの上面上でルーティングされてよく、各メモリタイルについて、６４本のグローバルＩＯラインがルーティングアップされ、６４本のグローバルＩＯラインがルーティングダウンされる。
任意の所与の製造技術では、アレイブロックの一方の面に沿って配置され得るグローバル増幅器／書き込みドライバの数が限定される。例えば、いくつかの製造技術では、アレイブロックの一方の面上に１２８個のグローバル増幅器／書き込みドライバを配置するのが実現可能ではないことがある。しかしながら、それらの同じ製造技術では、いくつかの実施形態によるアレイ上のグローバルＩＯラインの倍の量を容易に配置し得る。有利なことに、いくつかの実施形態では、アレイブロック３０の対向する側面上に（例えば、底面の６４セットに加えて上面に６４セットの）グローバル増幅器／書き込みドライバを、グローバルＩＯラインの半分がアレイブロック３０の底面におけるセットに接続され、かつ、グローバルＩＯラインの他方の半分がアレイブロック３０の上面におけるセットに接続された状態で配置することにより、アレイブロック３０用のグローバル増幅器／書き込みドライバの有効数が倍になる。より多くのグローバル増幅器／書き込みドライバ用にアレイブロック間の空間を利用することによりダイのサイズが増すが、提供されたＷＰからのメモリ帯域幅をより有効に利用すれば、いくつかのオフセットがより効率的なメモリアクセスにおいて提供される。
図示される例において、９Ｋｂのページサイズ（８Ｋｂのデータ＋１ＫｂのＥＣＣ）を有するアレイブロックでは、アレイブロックは、グローバル増幅器／書き込みドライバの第１のセットに対する５１２ｂ＋６４ｂのＥＣＣプリフェッチサイズ、プラス、グローバル増幅器／書き込みドライバの第２のセットに対する５１２ｂ＋６４ｂのＥＣＣプリフェッチサイズという、合計で１０２４ｂプラス１２８ｂのＥＣＣのプリフェッチサイズを提供する。有利なことに、いくつかの実施形態は、ＨＢＬＬアーキテクチャと比較してプリフェッチサイズを２倍（２ｘ）に増やし、Ｐ：Ｗ比を１２８：１（例えば、ＨＢＭ２）または１６：１（例えば、ＨＢＬＬ）から８：１へ向上させる。有利なことに、より大きいプリフェッチサイズを有するＷＰ ＤＲＡＭの実施形態は、ＤＲＡＭデバイス技術で同じ容量およびより低いエネルギー消費（ｐＪ／ｂｉｔ）を維持しつつ、より高いメモリ帯域幅さえもたらし得る。当業者であれば、図３Ａに示される９行×１１列の行列がただ１つの例示的な実施形態であることを理解するであろう。他の実施形態は、異なるメモリベンダ、異なるメモリ世代、例えばＤＤＲ、ＬＰＤＤＲ、ＧＤＤＲ等の異なるＤＲＡＭ種類について適切となり得るように、他のメモリタイル配置に容易に適合させられ得る。
図４を参照すると、ＷＰメモリデバイス４０の実施形態は、自らに結合された複数のＷＰメモリブロック４２を有する基板４１を含む。例えば、基板４１は、シリコン基板などの半導体基板を含み得る。例えば、ＷＰメモリブロック４２の各々は、メモリ装置１０（図１）および／またはメモリ回路２２（図２）と同様に構成されてよく、アレイブロックは、アレイブロック３０と同様に構成されてよい（図３Ａから図３Ｂを参照されたい）。いくつかの実施形態において、ＷＰメモリデバイス４０は、ＤＲＡＭなどのＲＡＭ、ＴＳＶを含んでよく、ＨＢＭメモリデバイス内のスタックに適切なＷＰ ＤＲＡＭダイ４０として構成されてよい。
図５Ａから図５Ｂを参照すると、電子装置５０の実施形態は、インターポーザ５１と、インターポーザ５１に結合されたプロセッサ５２と、インターポーザ５１に結合され、インターポーザ５１を通じてプロセッサ５２に通信可能に結合された少なくとも１つのＷＰメモリスタックデバイス５３とを含み得る。少なくとも１つのＷＰメモリスタックデバイス５３は、少なくとも１つのロジックダイ５４と少なくとも２つのＷＰメモリダイ５５とを含むダイのスタックを含み得る。メモリダイ５５および／またはロジックダイ５４についてのダイ間の接続は、例えば、スルーシリコンビア（ＴＳＶ）５６で行われ得る。少なくとも２つのＷＰメモリダイ５５は各々、（例えば、図４に関連して説明する）複数のＷＰメモリブロックを含み得る。いくつかの実施形態において、装置５０は、インターポーザ５１に結合されたパッケージ基板５７をさらに含み得る。例えば、パッケージ基板５７は、例えばグラフィックボード、ＨＰＣボード等のＳｏＣパッケージまたはプリント回路基板を含み得る。
いくつかの実施形態によれば、ＷＰメモリダイ５５のＷＰメモリブロックは各々、２つの垂直な方向に沿って行列で配置されたメモリタイルを有するアレイブロックと、メモリタイルに結合され、行列の第１の側面に沿って配置されたグローバル増幅器の第１のセットと、メモリタイルに結合され、行列の第１の側面とは反対の行列の第２の側面に沿って配置されたグローバル増幅器の第２のセットとを含み得る。いくつかの実施形態において、ＷＰメモリブロックは各々、メモリタイルに結合され、行列の第１の側面に沿って配置された書き込みドライバの第１のセットと、メモリタイルに結合され、行列の第２の側面に沿って配置された書き込みドライバの第２のセットとをさらに含む。ＷＰメモリブロックは各々、行列の第２の側面に沿ってメモリタイルからグローバル増幅器の第１のセットまで配置されたグローバルＩＯ信号の第１のセットと、行列の第１の側面に沿ってメモリタイルからグローバル増幅器の第２のセットまで配置されたグローバルＩＯ信号の第２のセットとをさらに含み得る。例えば、また、ＷＰメモリブロックは各々、行列の第１のメモリタイルとグローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合されたグローバルＩＯ信号の第１のセットの第１のサブセットと、行列の第１のメモリタイルとグローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合されたグローバルＩＯ信号の第２のセットの第１のサブセットとを含み得る。
いくつかの実施形態において、行列は、第１の方向において実質的に直線的に配置された９個のメモリタイルの行と、第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置された１１個のメモリタイルの列とがある、全体的な矩形形状に配置された９行１１列の行列を含み、行列は、アクセスコマンドによりアクティブ化された場合、ページサイズ１キロバイトのデータを提供する。例えば、グローバルＩＯ信号の第１のセットおよびグローバルＩＯ信号の第２のセットは、少なくとも１０２４ビットのデータ幅を有する、行列用の組み合わされたプリフェッチサイズを提供する。いくつかの実施形態において、メモリタイルは、ＤＲＡＭなどのＲＡＭを含んでよく、ＷＰメモリダイ５５は、ＷＰ ＤＲＡＭ５５とみなされてよく、ＷＰメモリスタックデバイス５３は、ＷＰ ＤＲＡＭスタック５３とみなされてよい。
本明細書において論じる技術は、様々なコンピューティングシステム（例えば、デスクトップ、ワークステーション、サーバ、ラックシステム等の非モバイルコンピューティングデバイス、例えば、スマートフォン、タブレット、ウルトラモバイルパーソナルコンピュータ（ＵＭＰＣ）、ラップトップコンピュータ、ウルトラブックコンピューティングデバイス、スマートウォッチ、スマートグラス、スマートブレスレット等のモバイルコンピューティングデバイス、および／または、モノのインターネット（ＩｏＴ）デバイス（例えば、センサ、カメラ等）などのクライアント／エッジデバイスを含む）において提供され得る。
図６をここで参照すると、コンピューティングシステム１００の実施形態は、１または複数のプロセッサ１０２−１から１０２−Ｎ（本明細書において一般的に「プロセッサ１０２」または「プロセッサ１０２」と称される）を含み得る。プロセッサ１０２は、相互接続またはバス１０４を介して通信し得る。各プロセッサ１０２は、様々なコンポーネントを含んでよく、それらのうちのいくつかは、明確性のためにプロセッサ１０２−１を参照してのみ論じられる。したがって、残りのプロセッサ１０２−２から１０２−Ｎの各々は、プロセッサ１０２−１を参照して論じるものと同じまたは同様のコンポーネントを含み得る。
いくつかの実施形態において、プロセッサ１０２−１は、１または複数のプロセッサコア１０６−１から１０６−Ｍ（本明細書において「コア１０６」と称されるか、またはより一般的に「コア１０６」と称される）、キャッシュ１０８（様々な実施形態において共有キャッシュまたはプライベートキャッシュであってよい）および／またはルータ１１０を含み得る。プロセッサコア１０６は、単一の集積回路（ＩＣ）チップ上に実装され得る。さらに、当該チップは、１または複数の共有キャッシュおよび／またはプライベートキャッシュ（キャッシュ１０８など）、バスもしくは相互接続（バスもしくは相互接続１１２など）、メモリコントローラまたは他のコンポーネントを含み得る。
いくつかの実施形態において、ルータ１１０は、プロセッサ１０２−１および／またはシステム１００の様々なコンポーネントとの間で通信するために用いられ得る。さらに、プロセッサ１０２−１は、１つより多くのルータ１１０を含み得る。さらに、多数のルータ１１０が通信することで、プロセッサ１０２−１の内部または外部の様々なコンポーネント間のデータルーティングを可能にし得る。
キャッシュ１０８は、コア１０６など、プロセッサ１０２−１の１または複数のコンポーネントにより利用されるデータ（例えば、命令を含む）を格納し得る。例えば、キャッシュ１０８は、プロセッサ１０２のコンポーネントがより速くアクセスできるよう、メモリ１１４に格納されたデータをローカルでキャッシュし得る。図６に示されるように、メモリ１１４は、相互接続１０４を介してプロセッサ１０２と通信し得る。いくつかの実施形態において、キャッシュ１０８（共有され得る）は、様々なレベルを有し得る。例えば、キャッシュ１０８は、中レベルキャッシュおよび／または最終レベルキャッシュ（ＬＬＣ）であってよい。また、コア１０６の各々は、レベル１（Ｌ１）キャッシュ（１１６−１）（本明細書において一般的に「Ｌ１キャッシュ１１６」と称される）を含み得る。プロセッサ１０２−１の様々なコンポーネントが直接、バス（例えば、バス１１２）および／またはメモリコントローラまたはハブを通じてキャッシュ１０８と通信し得る。
図６に示されるように、メモリ１１４は、メモリコントローラ１２０を通じてシステム１００の他のコンポーネントに結合され得る。メモリ１１４は、揮発性メモリを含んでよく、同じ意味でメインメモリと称され得る。メモリコントローラ１２０が相互接続１０４とメモリ１１４との間に結合されているように示されたとしても、メモリコントローラ１２０は、システム１００の他の箇所に位置し得る。例えば、いくつかの実施形態において、メモリコントローラ１２０またはその各部分は、プロセッサ１０２のうちの１つの内に設けられ得る。
システム１００は、（例えば、有線インタフェースまたは無線インタフェースを介してコンピュータネットワークおよび／またはクラウド１２９と通信する）ネットワークインタフェース１２８を介して、他のデバイス／システム／ネットワークと通信し得る。例えば、ネットワークインタフェース１２８は、（例えば、米国電気電子技術者協会（ＩＥＥＥ ８０２．１１インタフェース（ＩＥＥＥ ８０２．１１ａ／ｂ／ｇ／ｎ／ａｃ等を含む）、セルラーインタフェース、３Ｇ、４Ｇ、ＬＴＥ、Ｂｌｕｅｔｏｏｔｈ（登録商標）等を介して）ネットワーク／クラウド１２９と無線通信するためのアンテナ（不図示）を含み得る。
システム１００は、ＳＳＤコントローラロジック１２５を介して相互接続１０４に結合されたＳＳＤデバイス１３０などのストレージデバイスも含み得る。故に、ロジック１２５は、システム１００の様々なコンポーネントによるＳＳＤデバイス１３０へのアクセスを制御し得る。さらに、ロジック１２５が図６において相互接続１０４に直接結合されるように示されたとしても、ロジック１２５は、代替的に、ストレージバス／相互接続（例えば、ＳＡＴＡ（シリアルアドバンスドテクノロジアタッチメント）バス、周辺コンポーネント相互接続（ＰＣＩ））（またはＰＣＩ ＥＸＰＲＥＳＳ（ＰＣＩｅ）インタフェース）、ＮＶＭ ＥＸＰＲＥＳＳ（ＮＶＭｅ）等）を介して、システム１００の１または複数の他のコンポーネントと通信できる（例えば、バスブリッジ、チップセット等のようないくつかの他のロジックを介してストレージバスが相互接続１０４に結合される場合）。追加的に、様々な実施形態において、ロジック１２５は、メモリコントローラロジックに組み込まれ得るか、または同じ集積回路（ＩＣ）デバイス上に（例えば、ＳＳＤデバイス１３０と同じ回路基板デバイス上に、またはＳＳＤデバイス１３０と同じエンクロージャ内に）設けられ得る。
さらに、ロジック１２５および／またはＳＳＤデバイス１３０は、（例えば、１または複数のビットまたは信号の形式の）情報を受信するよう１または複数のセンサ（不図示）に結合されることで、１または複数のセンサのステータスまたは当該センサにより検出される値を示し得る。これらのセンサは、コア１０６、相互接続１０４または１１２、プロセッサ１０２の外部のコンポーネント、ＳＳＤデバイス１３０、ＳＳＤバス、ＳＡＴＡバス、ロジック１２５等を含む、システム１００（または本明細書において論じる他のコンピューティングシステム）のコンポーネントに近接して設けられることで、例えば、温度、動作周波数、動作電圧、電力消費および／またはコア間通信アクティビティ等、システム／プラットフォームの電力／熱的挙動に影響を及ぼす様々な要因の変化を感知し得る。
有利なことに、メモリ１１４、またはプロセッサ１０２に通信可能に結合された他のメモリは、装置１０（図１）、装置２０（図２）、アレイブロック３０（図３Ａ）、メモリタイル３１（図３Ｂ）、デバイス４０（図４）もしくは装置５０（図５Ａおよび図５Ｂ）および／または本明細書において論じる特徴のいずれかの１または複数の態様を実装する技術を含み得る。例えば、メモリ１１４は、本明細書において論じる特徴（例えば、ダブルグローバルＩＯルーティング、アレイブロックの対向する側面上のグローバル増幅器等）のうちの１または複数を有する、ワイドプリフェッチを行うＨＢＭ準拠ＤＲＡＭデバイスの実施形態を含み得る。
［追加の留意事項および例］
例１は、シリコン基板と、上記シリコン基板に結合されたメモリ回路とを備え、上記メモリ回路は、上記シリコン基板に結合されたメモリタイルのアレイブロックと、上記シリコン基板および上記メモリタイルに結合され、上記アレイブロックの第１の側面に沿って配置されたグローバル増幅器の第１のセットと、上記シリコン基板および上記メモリタイルに結合され、上記アレイブロックの上記第１の側面とは反対の上記アレイブロックの第２の側面に沿って配置されたグローバル増幅器の第２のセットと、を有する、電子装置を含む。
例２は、例１に記載の装置を含み、上記メモリ回路は、上記シリコン基板に結合され、上記アレイブロックの上記第２の側面に沿ってメモリタイルから上記グローバル増幅器の第１のセットまで上記アレイ上に配置されたグローバル入力／出力信号の第１のセットと、上記シリコン基板に結合され、上記アレイブロックの上記第１の側面に沿ってメモリタイルから上記グローバル増幅器の第２のセットまで上記アレイ上に配置されたグローバル入力／出力信号の第２のセットとをさらに有する。
例３は、例２に記載の装置を含み、上記メモリ回路は、上記アレイブロックの第１のメモリタイルと上記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第１のセットの第１のサブセットと、上記アレイブロックの上記第１のメモリタイルと上記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第２のセットの第１のサブセットとをさらに有する。
例４は、例２から３のいずれかに記載の装置を含み、上記アレイブロックは、第１の方向において実質的に直線的に配置されたＭ行のメモリタイルと、上記第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置されたＮ列のメモリタイルとがある、全体的な矩形形状に配置されたＭ行Ｎ列の行列を有し、上記アレイブロックは、アクセスコマンドによりアクティブ化された場合、ページサイズＰのデータを提供し、Ｐは１キロバイトよりも大きいかまたはそれに等しい。
例５は、例４に記載の装置を含み、上記グローバル入力／出力信号の第１のセットおよび上記グローバル入力／出力信号の第２のセットは、組み合わされたプリフェッチサイズＷビットを提供し、Ｐ対Ｗの比は、８対１よりも小さいかまたはそれに等しい。
例６は、上記シリコン基板および上記メモリタイルに結合され、上記アレイブロックの上記第１の側面に沿って配置された書き込みドライバの第１のセットと、上記シリコン基板および上記メモリタイルに結合され、上記アレイブロックの上記第２の側面に沿って配置された書き込みドライバの第２のセットとをさらに含む、例１から５のいずれかに記載の装置を含む。
例７は、別の基板に結合するように構成された複数のスルーシリコンビアをさらに備える、例１から６のいずれかに記載の装置を含む。
別の例は、例１から７のいずれに記載の装置を含み、メモリタイルは、ダイナミックランダムアクセスメモリなどのランダムアクセスメモリを有する。
例８は、メモリタイルのアレイブロックと、上記メモリタイルに結合され、上記アレイブロックの第１の側面に沿って配置されたグローバル増幅器の第１のセットと、上記メモリタイルに結合され、上記アレイブロックの上記第１の側面とは反対の上記アレイブロックの第２の側面に沿って配置されたグローバル増幅器の第２のセットとを備えるメモリ装置を含む。
例９は、上記アレイブロックの上記第２の側面に沿ってメモリタイルから上記グローバル増幅器の第１のセットまで配置されたグローバル入力／出力信号の第１のセットと、上記アレイブロックの上記第１の側面に沿ってメモリタイルから上記グローバル増幅器の第２のセットまで配置されたグローバル入力／出力信号の第２のセットとをさらに備える、例８に記載の装置を含む。
例１０は、上記アレイブロックの第１のメモリタイルと上記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第１のセットの第１のサブセットと、上記アレイブロックの上記第１のメモリタイルと上記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第２のセットの第１のサブセットとをさらに備える、例９に記載の装置を含む。
例１１は、例９から１０のいずれかに記載の装置を含み、上記アレイブロックは、第１の方向において実質的に直線的に配置されたＭ行のメモリタイルと、上記第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置されたＮ列のメモリタイルとがある、全体的な矩形形状に配置されたＭ行Ｎ列の行列を有し、上記アレイブロックは、アクセスコマンドによりアクティブ化された場合、ページサイズＰのデータを提供し、Ｐは１キロバイトよりも大きいかまたはそれに等しい。
例１２は、例１１に記載の装置を含み、上記グローバル入力／出力信号の第１のセットおよび上記グローバル入力／出力信号の第２のセットは、組み合わされたプリフェッチサイズＷビットを提供し、Ｐ対Ｗの比は、８対１よりも小さいかまたはそれに等しい。
例１３は、上記メモリタイルに結合され、上記アレイブロックの上記第１の側面に沿って配置された書き込みドライバの第１のセットと、上記メモリタイルに結合され、上記アレイブロックの上記第２の側面に沿って配置された書き込みドライバの第２のセットとをさらに備える、例８から１２のいずれかに記載の装置を含む。
例１４は、例８から１３のいずれに記載の装置を含み、メモリタイルは、ダイナミックランダムアクセスメモリなどのランダムアクセスメモリを有する。
例１５は、インターポーザと、上記インターポーザに結合されたプロセッサと、上記インターポーザに結合され、上記インターポーザを通じて上記プロセッサに通信可能に結合された少なくとも１つのワイドプリフェッチメモリスタックデバイスとを備え、上記少なくとも１つのワイドプリフェッチメモリスタックデバイスは、少なくとも１つのロジックダイと少なくとも２つのワイドプリフェッチメモリダイとを含むダイスタックを有し、上記少なくとも２つのワイドプリフェッチメモリダイは各々、複数のワイドプリフェッチメモリブロックを含み、上記ワイドプリフェッチメモリブロックは各々、２つの垂直な方向に沿って行列で配置されたメモリタイルがあるアレイブロックと、上記メモリタイルに結合され、上記行列の第１の側面に沿って配置されたグローバル増幅器の第１のセットと、上記メモリタイルに結合され、上記行列の上記第１の側面とは反対の上記行列の第２の側面に沿って配置されたグローバル増幅器の第２のセットとを含む、電子装置を含む。
例１６は、例１５に記載の装置を含み、上記ワイドプリフェッチメモリブロックは各々、上記行列の上記第２の側面に沿ってメモリタイルから上記グローバル増幅器の第１のセットまで配置されたグローバル入力／出力信号の第１のセットと、上記行列の上記第１の側面に沿ってメモリタイルから上記グローバル増幅器の第２のセットまで配置されたグローバル入力／出力信号の第２のセットとをさらに含む。
例１７は、例１６に記載の装置を含み、上記ワイドプリフェッチメモリブロックは各々、上記行列の第１のメモリタイルと上記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第１のセットの第１のサブセットと、上記行列の上記第１のメモリタイルと上記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第２のセットの第１のサブセットとをさらに含む。
例１８は、例１６から１７のいずれかに記載の装置を含み、上記行列は、第１の方向において実質的に直線的に配置された９個のメモリタイルの行と、上記第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置された１１個のメモリタイルの列とがある、全体的な矩形形状に配置された９行１１列の行列を含み、上記行列は、アクセスコマンドによりアクティブ化された場合、ページサイズ１キロバイトのデータを提供する。
例１９は、例１８に記載の装置を含み、上記グローバル入力／出力信号の第１のセットおよび上記グローバル入力／出力信号の第２のセットは、少なくとも１０２４ビットのデータ幅を有する、上記行列用の組み合わされたプリフェッチサイズを提供する。
例２０は、例１５から１９のいずれかに記載の装置を含み、上記ワイドプリフェッチメモリブロックは各々、上記メモリタイルに結合され、上記行列の上記第１の側面に沿って配置された書き込みドライバの第１のセットと、上記メモリタイルに結合され、上記行列の上記第２の側面に沿って配置された書き込みドライバの第２のセットとをさらに含む。
例２１は、例１５から２０のいずれかに記載の装置を含み、メモリタイルは、ダイナミックランダムアクセスメモリを有する。
例２２は、メモリタイルのアレイブロックを設ける段階と、上記メモリタイルに結合され、上記アレイブロックの第１の側面に沿って配置されたグローバル増幅器の第１のセットを設ける段階と、上記メモリタイルに結合され、上記アレイブロックの上記第１の側面とは反対の上記アレイブロックの第２の側面に沿って配置されたグローバル増幅器の第２のセットを設ける段階とを備える、メモリ帯域幅を増やす方法を含む。
例２３は、上記メモリタイルに結合され、上記アレイブロックの上記第１の側面に沿って配置された書き込みドライバの第１のセットを設ける段階と、上記メモリタイルに結合され、上記アレイブロックの上記第２の側面に沿って配置された書き込みドライバの第２のセットを設ける段階とをさらに備える、例２２に記載の方法を含む。
例２４は、上記アレイブロックの上記第２の側面に沿ってメモリタイルから上記グローバル増幅器の第１のセットまで配置されたグローバル入力／出力信号の第１のセットを設ける段階と、上記アレイブロックの上記第１の側面に沿ってメモリタイルから上記グローバル増幅器の第２のセットまで配置されたグローバル入力／出力信号の第２のセットを設ける段階とをさらに備える、例２２に記載の方法を含む。
例２５は、上記アレイブロックの第１のメモリタイルと上記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第１のセットの第１のサブセットを設ける段階と、上記アレイブロックの上記第１のメモリタイルと上記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第２のセットの第１のサブセットを設ける段階とをさらに備える、例２４に記載の方法を含む。
例２６は、例２４から２５のいずれかに記載の方法を含み、上記アレイブロックは、第１の方向において実質的に直線的に配置されたＭ行のメモリタイルと、上記第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置されたＮ列のメモリタイルとがある、全体的な矩形形状に配置されたＭ行Ｎ列の行列を有し、上記アレイブロックは、アクセスコマンドによりアクティブ化された場合、ページサイズＰのデータを提供し、Ｐは１キロバイトよりも大きいかまたはそれに等しい。
例２７は、例２６に記載の方法を含み、上記グローバル入力／出力信号の第１のセットおよび上記グローバル入力／出力信号の第２のセットは、組み合わされたプリフェッチサイズＷビットを提供し、Ｐ対Ｗの比は、８対１よりも小さいかまたはそれに等しい。
例２８は、例２２から２７のいずれかに記載の方法を含み、メモリタイルは、ランダムアクセスメモリを有する。
例２９は、例２２から２８のいずれかに記載の方法を含み、メモリタイルは、ダイナミックランダムアクセスメモリを有する。
例３０は、メモリタイルのアレイブロックを設けるための手段と、上記メモリタイルに結合され、上記アレイブロックの第１の側面に沿って配置されたグローバル増幅器の第１のセットを設けるための手段と、上記メモリタイルに結合され、上記アレイブロックの上記第１の側面とは反対の上記アレイブロックの第２の側面に沿って配置されたグローバル増幅器の第２のセットを設けるための手段とを備えるメモリ装置を含む。
例３１は、上記メモリタイルに結合され、上記アレイブロックの上記第１の側面に沿って配置された書き込みドライバの第１のセットを設けるための手段と、上記メモリタイルに結合され、上記アレイブロックの上記第２の側面に沿って配置された書き込みドライバの第２のセットを設けるための手段とをさらに備える、例３０に記載の装置を含む。
例３２は、上記アレイブロックの上記第２の側面に沿ってメモリタイルから上記グローバル増幅器の第１のセットまで配置されたグローバル入力／出力信号の第１のセットを設けるための手段と、上記アレイブロックの上記第１の側面に沿ってメモリタイルから上記グローバル増幅器の第２のセットまで配置されたグローバル入力／出力信号の第２のセットを設けるための手段とをさらに備える、例３０に記載の装置を含む。
例３３は、上記アレイブロックの第１のメモリタイルと上記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第１のセットの第１のサブセットを設けるための手段と、上記アレイブロックの上記第１のメモリタイルと上記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合されたグローバル入力／出力信号の第２のセットの第１のサブセットを設けるための手段とをさらに備える、例３２に記載の装置を含む。
例３４は、例３２から３３のいずれかに記載の装置を含み、上記アレイブロックは、第１の方向において実質的に直線的に配置されたＭ行のメモリタイルと、上記第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置されたＮ列のメモリタイルとがある、全体的な矩形形状に配置されたＭ行Ｎ列の行列を有し、上記アレイブロックは、アクセスコマンドによりアクティブ化された場合、ページサイズＰのデータを提供し、Ｐは１キロバイトよりも大きいかまたはそれに等しい。
例３５は、例３４に記載の装置を含み、上記グローバル入力／出力信号の第１のセットおよび上記グローバル入力／出力信号の第２のセットは、組み合わされたプリフェッチサイズＷビットを提供し、Ｐ対Ｗの比は、８対１よりも小さいかまたはそれに等しい。
例３６は、例３０から３５のいずれかに記載の装置を含み、メモリタイルは、ランダムアクセスメモリを有する。
例３７は、例３０から３６のいずれかに記載の装置を含み、メモリタイルは、ダイナミックランダムアクセスメモリを有する。
「結合」という用語は、対象コンポーネント間の任意の種類の直接または間接の関係を指すために本明細書において用いられてよく、電気接続、機械接続、流体接続、光接続、電磁接続、電気機械接続または他の接続に適用されてよい。加えて、「第１の」、「第２の」等の用語は、本明細書において説明を容易にするためにのみ用いられてよく、別段の記載がない限り、特定の一時的または経時的な意味を含まない。
本願および特許請求の範囲において用いられる「のうちの１または複数」という用語により結合される項目の列挙は、列挙された用語の任意の組み合わせを意味してよい。例えば、「Ａ、ＢおよびＣのうちの１または複数」という文言および「Ａ、ＢまたはＣのうちの１または複数」という文言は両方とも、Ａ、Ｂ、Ｃ、ＡおよびＢ、ＡおよびＣ、ＢおよびＣ、または、Ａ、ＢおよびＣを意味してよい。本明細書において説明するシステムの様々なコンポーネントは、ソフトウェア、ファームウェアおよび／またはハードウェアおよび／またはそれらの任意の組み合わせに実装されてよい。例えば、本明細書において論じるシステムまたはデバイスの様々なコンポーネントは、少なくとも部分的に、例えばスマートフォンなど、コンピューティングシステム内で見つかり得るものなどのコンピューティングＳｏＣのハードウェアにより提供され得る。当業者であれば、本明細書において説明するシステムが、対応する図に示されていない追加のコンポーネントを含み得ることを認識し得る。例えば、本明細書において論じるシステムは、例えば明確性のために示されていないビットストリームマルチプレクサモジュールまたはデマルチプレクサモジュール等の追加のコンポーネントを含み得る。
本明細書において論じる例示的な処理の実装が、図示された順序で示される全てのオペレーションの実行を含み得るが、本開示はこの点で限定されず、様々な例において、本明細書における例示的な処理の実装は、示されるオペレーションのサブセット、図示されたものとは異なる順序で実行されるオペレーションまたは追加のオペレーションのみを含み得る。
加えて、本明細書において論じるオペレーションのうちのいずれか１つまたは複数は、１または複数のコンピュータプログラム製品により提供される命令に応答して行われ得る。そのようなプログラム製品は、例えばプロセッサにより実行された場合に本明細書において説明する機能を提供し得る命令を提供する信号担持媒体を含み得る。コンピュータプログラム製品は、任意の形態の１または複数の機械可読媒体で提供され得る。故に、例えば、１または複数のグラフィック処理ユニットまたはプロセッサコアを含むプロセッサは、１または複数の機械可読媒体によりプログラムコードおよび／または命令または命令セットがプロセッサに伝達されたことに応答して、本明細書における例示的な処理のブロックのうちの１または複数を行い得る。概して、機械可読媒体は、本明細書において説明するデバイスおよび／またはシステムのいずれかに、本明細書において論じるオペレーションの少なくとも各部分および／または本明細書において論じるデバイス、システムまたは任意のモジュールもしくはコンポーネントの任意の部分を実装させ得るプログラムコードおよび／または命令または命令セットの形式のソフトウェアを伝達し得る。
本明細書において説明する任意の実装において用いられるように、「モジュール」という用語は、ソフトウェアロジック、ファームウェアロジック、ハードウェアロジックおよび／または本明細書において説明する機能を提供するように構成された回路の任意の組み合わせを指す。ソフトウェアは、ソフトウェアパッケージ、コードおよび／または命令セットまたは命令として具現化されてよく、本明細書において説明する任意の実装において用いられる「ハードウェア」は、例えば、ハードワイヤード回路、プログラマブル回路、ステートマシン回路、固定機能回路、実行ユニット回路および／または、プログラマブル回路により実行される命令を格納したファームウェアを単独で、または任意の組み合わせで含み得る。これらのモジュールは、例えば、集積回路（ＩＣ）システムオンチップ（ＳｏＣ）等のより大きいシステムの一部を形成する回路として、集合的にまたは個別に具現化され得る。
様々な実施形態が、ハードウェア要素、ソフトウェア要素またはその両方の組み合わせを用いて実装され得る。ハードウェア要素の例は、プロセッサ、マイクロプロセッサ、回路、回路素子（例えば、トランジスタ、抵抗器、コンデンサ、およびインダクタ等）、集積回路、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップおよびチップセット等を含み得る。ソフトウェアの例は、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、マシンプログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、方法、プロシージャ、ソフトウェアインタフェース、アプリケーションプログラムインタフェース（ＡＰＩ）、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、単語、値、記号、またはそれらの任意の組み合わせを含み得る。実施形態がハードウェア要素および／またはソフトウェア要素を用いて実装されるか否かの判断は、所望の計算レート、電力レベル、耐熱性、処理サイクルバジェット、入力データレート、出力データレート、メモリリソース、データバス速度および他の設計上または性能上の制約などの任意の数の要因に応じて異なり得る。
少なくとも１つの実施形態の１または複数の態様は、プロセッサ内の様々なロジックを表す機械可読媒体に格納された代表的な命令により実装されてよく、当該命令は、機械により読み取られた場合、本明細書において説明する技術を実行するためのロジックを機械に組み立てさせる。ＩＰコアとして知られるそのような表現は、有形の機械可読媒体に格納されてよく、ロジックまたはプロセッサを実際に製造する製造機械に搭載するために様々な顧客または製造施設に供給されてよい。
本明細書に記載される特定の特徴を、様々な実装を参照して説明してきたが、この説明は、限定的な意味で解釈されるようには意図されていない。故に、本開示が関連する当業者には明らかである、本明細書において説明した実装および他の実装の様々な修正は、本開示の趣旨および範囲内にあるものとみなされる。
これらの実施形態は、そのように説明した実施形態に限定されないが、添付の特許請求の範囲から逸脱することなく修正および変更のうえで実施され得ることが認識されるであろう。例えば、上記実施形態は、特徴の特定の組み合わせを含み得る。しかしながら、上記実施形態は、この点で限定されず、様々な実装において、上記実施形態は、そのような特徴のサブセットのみの実行、そのような特徴の異なる順序での実行、そのような特徴の異なる組み合わせでの実行および／または明示的に列挙されたそれらの特徴に対する追加の特徴の実行を含み得る。したがって、これらの実施形態の範囲は、添付の特許請求の範囲が権利を与えられる同等のものの範囲全体と共に、そのような特許請求の範囲を参照して決定されるべきである。
［他の可能な項目］
［項目１］
シリコン基板と、
上記シリコン基板に結合されたメモリ回路と
を備え、
上記メモリ回路は、
上記シリコン基板に結合されたメモリタイルのアレイブロックと、
上記シリコン基板および上記メモリタイルに結合され、上記アレイブロックの第１の側面に沿って配置されたグローバル増幅器の第１のセットと、
上記シリコン基板および上記メモリタイルに結合され、上記アレイブロックの上記第１の側面とは反対の上記アレイブロックの第２の側面に沿って配置されたグローバル増幅器の第２のセットと、
を有する、
電子装置。
［項目２］
上記メモリ回路は、
上記シリコン基板および上記メモリタイルに結合され、上記アレイブロックの上記第１の側面に沿って配置された書き込みドライバの第１のセットと、
上記シリコン基板および上記メモリタイルに結合され、上記アレイブロックの上記第２の側面に沿って配置された書き込みドライバの第２のセットと
をさらに有する、
項目１に記載の装置。
［項目３］
上記メモリ回路は、
上記シリコン基板に結合され、上記アレイブロックの上記第２の側面に沿ってメモリタイルから上記グローバル増幅器の第１のセットまで上記アレイ上に配置されたグローバル入力／出力信号の第１のセットと、
上記シリコン基板に結合され、上記アレイブロックの上記第１の側面に沿ってメモリタイルから上記グローバル増幅器の第２のセットまで上記アレイ上に配置されたグローバル入力／出力信号の第２のセットと
をさらに有する、
項目１に記載の装置。
［項目４］
上記メモリ回路は、
上記アレイブロックの第１のメモリタイルと上記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第１のセットの第１のサブセットと、
上記アレイブロックの上記第１のメモリタイルと上記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第２のセットの第１のサブセットと
をさらに有する、
項目３に記載の装置。
［項目５］
上記アレイブロックは、第１の方向において実質的に直線的に配置されたＭ行のメモリタイルと、上記第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置されたＮ列のメモリタイルとがある、全体的な矩形形状に配置されたＭ行Ｎ列の行列を有し、上記アレイブロックは、アクセスコマンドによりアクティブ化された場合、ページサイズＰのデータを提供し、Ｐは１キロバイトよりも大きいかまたはそれに等しい、項目３に記載の装置。
［項目６］
上記グローバル入力／出力信号の第１のセットおよび上記グローバル入力／出力信号の第２のセットは、組み合わされたプリフェッチサイズＷビットを提供し、Ｐ対Ｗの比は、８対１よりも小さいかまたはそれに等しい、項目５に記載の装置。
［項目７］
別の基板に結合するように構成された複数のスルーシリコンビア
をさらに備える、項目１に記載の装置。
［項目８］
メモリタイルのアレイブロックと、
上記メモリタイルに結合され、上記アレイブロックの第１の側面に沿って配置されたグローバル増幅器の第１のセットと、
上記メモリタイルに結合され、上記アレイブロックの上記第１の側面とは反対の上記アレイブロックの第２の側面に沿って配置されたグローバル増幅器の第２のセットと
を備えるメモリ装置。
［項目９］
上記メモリタイルに結合され、上記アレイブロックの上記第１の側面に沿って配置された書き込みドライバの第１のセットと、
上記メモリタイルに結合され、上記アレイブロックの上記第２の側面に沿って配置された書き込みドライバの第２のセットと
をさらに備える、項目８に記載の装置。
［項目１０］
上記アレイブロックの上記第２の側面に沿ってメモリタイルから上記グローバル増幅器の第１のセットまで配置されたグローバル入力／出力信号の第１のセットと、
上記アレイブロックの上記第１の側面に沿ってメモリタイルから上記グローバル増幅器の第２のセットまで配置されたグローバル入力／出力信号の第２のセットと
をさらに備える、項目８に記載の装置。
［項目１１］
上記アレイブロックの第１のメモリタイルと上記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第１のセットの第１のサブセットと、
上記アレイブロックの上記第１のメモリタイルと上記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第２のセットの第１のサブセットと
をさらに備える、項目１０に記載の装置。
［項目１２］
上記アレイブロックは、第１の方向において実質的に直線的に配置されたＭ行のメモリタイルと、上記第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置されたＮ列のメモリタイルとがある、全体的な矩形形状に配置されたＭ行Ｎ列の行列を有し、上記アレイブロックは、アクセスコマンドによりアクティブ化された場合、ページサイズＰのデータを提供し、Ｐは１キロバイトよりも大きいかまたはそれに等しい、項目１０に記載の装置。
［項目１３］
上記グローバル入力／出力信号の第１のセットおよび上記グローバル入力／出力信号の第２のセットは、組み合わされたプリフェッチサイズＷビットを提供し、Ｐ対Ｗの比は、８対１よりも小さいかまたはそれに等しい、項目１２に記載の装置。
［項目１４］
上記メモリタイルは、ダイナミックランダムアクセスメモリを有する、項目８に記載の装置。
［項目１５］
インターポーザと、
上記インターポーザに結合されたプロセッサと、
上記インターポーザに結合され、上記インターポーザを通じて上記プロセッサに通信可能に結合された少なくとも１つのワイドプリフェッチメモリスタックデバイスと
を備え、
上記少なくとも１つのワイドプリフェッチメモリスタックデバイスは、少なくとも１つのロジックダイと少なくとも２つのワイドプリフェッチメモリダイとを含むダイスタックを有し、
上記少なくとも２つのワイドプリフェッチメモリダイは各々、複数のワイドプリフェッチメモリブロックを含み、
上記ワイドプリフェッチメモリブロックは各々、
２つの垂直な方向に沿って行列で配置されたメモリタイルがあるアレイブロックと、
上記メモリタイルに結合され、上記行列の第１の側面に沿って配置されたグローバル増幅器の第１のセットと、
上記メモリタイルに結合され、上記行列の上記第１の側面とは反対の上記行列の第２の側面に沿って配置されたグローバル増幅器の第２のセットと
を含む、
電子装置。
［項目１６］
上記ワイドプリフェッチメモリブロックは各々、
上記行列の上記第２の側面に沿ってメモリタイルから上記グローバル増幅器の第１のセットまで配置されたグローバル入力／出力信号の第１のセットと、
上記行列の上記第１の側面に沿ってメモリタイルから上記グローバル増幅器の第２のセットまで配置されたグローバル入力／出力信号の第２のセットと
をさらに含む、
項目１５に記載の装置。
［項目１７］
上記ワイドプリフェッチメモリブロックは各々、
上記行列の第１のメモリタイルと上記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第１のセットの第１のサブセットと、
上記行列の上記第１のメモリタイルと上記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合された上記グローバル入力／出力信号の第２のセットの第１のサブセットと
をさらに含む、
項目１６に記載の装置。
［項目１８］
上記行列は、第１の方向において実質的に直線的に配置された９個のメモリタイルの行と、上記第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置された１１個のメモリタイルの列とがある、全体的な矩形形状に配置された９行１１列の行列を含み、上記行列は、アクセスコマンドによりアクティブ化された場合、ページサイズ１キロバイトのデータを提供する、項目１６に記載の装置。
［項目１９］
上記グローバル入力／出力信号の第１のセットおよび上記グローバル入力／出力信号の第２のセットは、少なくとも１０２４ビットのデータ幅を有する、上記行列用の組み合わされたプリフェッチサイズを提供する、項目１８に記載の装置。
［項目２０］
上記ワイドプリフェッチメモリブロックは各々、
上記メモリタイルに結合され、上記行列の上記第１の側面に沿って配置された書き込みドライバの第１のセットと、
上記メモリタイルに結合され、上記行列の上記第２の側面に沿って配置された書き込みドライバの第２のセットと
をさらに含む、
項目１５に記載の装置。

Claims (25)

  1. シリコン基板と、
    前記シリコン基板に結合されたメモリ回路と
    を備え、
    前記メモリ回路は、
    前記シリコン基板に結合されたメモリタイルのアレイブロックと、
    前記シリコン基板および前記メモリタイルに結合され、前記アレイブロックの第１の側面に沿って配置されたグローバル増幅器の第１のセットと、
    前記シリコン基板および前記メモリタイルに結合され、前記アレイブロックの前記第１の側面に沿って配置された書き込みドライバの第１のセットと、
    前記シリコン基板および前記メモリタイルに結合され、前記アレイブロックの前記第１の側面とは反対の前記アレイブロックの第２の側面に沿って配置されたグローバル増幅器の第２のセットと、
    前記シリコン基板および前記メモリタイルに結合され、前記アレイブロックの前記第２の側面に沿って配置された書き込みドライバの第２のセットと
    を有する、
    電子装置。
  2. 前記メモリ回路は、
    前記シリコン基板に結合され、前記アレイブロックの前記第２の側面に沿ってメモリタイルから前記グローバル増幅器の第１のセットまで前記アレイブロック上に配置されたグローバル入力／出力信号の第１のセットと、
    前記シリコン基板に結合され、前記アレイブロックの前記第１の側面に沿ってメモリタイルから前記グローバル増幅器の第２のセットまで前記アレイブロック上に配置されたグローバル入力／出力信号の第２のセットと
    をさらに有する、
    請求項１に記載の電子装置。
  3. 前記メモリ回路は、
    前記アレイブロックの第１のメモリタイルと前記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された前記グローバル入力／出力信号の第１のセットの第１のサブセットと、
    前記アレイブロックの前記第１のメモリタイルと前記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合された前記グローバル入力／出力信号の第２のセットの第１のサブセットと
    をさらに有する、
    請求項２に記載の電子装置。
  4. 前記アレイブロックは、第１の方向において実質的に直線的に配置されたＭ行のメモリタイルと、前記第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置されたＮ列のメモリタイルとがある、全体的な矩形形状に配置されたＭ行Ｎ列の行列を有し、前記アレイブロックは、アクセスコマンドによりアクティブ化された場合、ページサイズＰのデータを提供し、Ｐは１キロバイトよりも大きいかまたはそれに等しい、請求項１から３のいずれか一項に記載の電子装置。
  5. グローバル入力／出力信号の第１のセットおよびグローバル入力／出力信号の第２のセットは、組み合わされたプリフェッチサイズＷビットを提供し、Ｐ対Ｗの比は、８対１よりも小さいかまたはそれに等しい、請求項４に記載の電子装置。
  6. 前記メモリタイルは、ダイナミックランダムアクセスメモリを有する、請求項１から５のいずれか一項に記載の電子装置。
  7. 別の基板に結合するように構成された複数のスルーシリコンビア
    をさらに備える、請求項１から６のいずれか一項に記載の電子装置。
  8. メモリタイルのアレイブロックと、
    前記メモリタイルに結合され、前記アレイブロックの第１の側面に沿って配置されたグローバル増幅器の第１のセットと、
    前記メモリタイルに結合され、前記アレイブロックの前記第１の側面に沿って配置された書き込みドライバの第１のセットと、
    前記メモリタイルに結合され、前記アレイブロックの前記第１の側面とは反対の前記アレイブロックの第２の側面に沿って配置されたグローバル増幅器の第２のセットと、
    前記メモリタイルに結合され、前記アレイブロックの前記第２の側面に沿って配置された書き込みドライバの第２のセットと
    を備えるメモリ装置。
  9. 前記アレイブロックの前記第２の側面に沿ってメモリタイルから前記グローバル増幅器の第１のセットまで配置されたグローバル入力／出力信号の第１のセットと、
    前記アレイブロックの前記第１の側面に沿ってメモリタイルから前記グローバル増幅器の第２のセットまで配置されたグローバル入力／出力信号の第２のセットと
    をさらに備える、請求項８に記載のメモリ装置。
  10. 前記アレイブロックの第１のメモリタイルと前記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された前記グローバル入力／出力信号の第１のセットの第１のサブセットと、
    前記アレイブロックの前記第１のメモリタイルと前記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合された前記グローバル入力／出力信号の第２のセットの第１のサブセットと
    をさらに備える、請求項９に記載のメモリ装置。
  11. 前記アレイブロックは、第１の方向において実質的に直線的に配置されたＭ行のメモリタイルと、前記第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置されたＮ列のメモリタイルとがある、全体的な矩形形状に配置されたＭ行Ｎ列の行列を有し、前記アレイブロックは、アクセスコマンドによりアクティブ化された場合、ページサイズＰのデータを提供し、Ｐは１キロバイトよりも大きいかまたはそれに等しい、請求項８から１０のいずれか一項に記載のメモリ装置。
  12. グローバル入力／出力信号の第１のセットおよびグローバル入力／出力信号の第２のセットは、組み合わされたプリフェッチサイズＷビットを提供し、Ｐ対Ｗの比は、８対１よりも小さいかまたはそれに等しい、請求項１１に記載のメモリ装置。
  13. 前記メモリタイルは、ランダムアクセスメモリを有する、請求項８から１２のいずれか一項に記載のメモリ装置。
  14. 前記メモリタイルは、ダイナミックランダムアクセスメモリを有する、請求項８から１３のいずれか一項に記載のメモリ装置。
  15. インターポーザと、
    前記インターポーザに結合されたプロセッサと、
    前記インターポーザに結合され、前記インターポーザを通じて前記プロセッサに通信可能に結合された少なくとも１つのワイドプリフェッチメモリスタックデバイスと
    を備え、
    前記少なくとも１つのワイドプリフェッチメモリスタックデバイスは、少なくとも１つのロジックダイと少なくとも２つのワイドプリフェッチメモリダイとを含むダイスタックを有し、
    前記少なくとも２つのワイドプリフェッチメモリダイは各々、複数のワイドプリフェッチメモリブロックを含み、
    前記複数のワイドプリフェッチメモリブロックは各々、
    ２つの垂直な方向に沿って行列で配置されたメモリタイルがあるアレイブロックと、
    前記メモリタイルに結合され、前記行列の第１の側面に沿って配置されたグローバル増幅器の第１のセットと、
    前記メモリタイルに結合され、前記行列の前記第１の側面とは反対の前記行列の第２の側面に沿って配置されたグローバル増幅器の第２のセットと
    を含む、
    電子装置。
  16. 前記複数のワイドプリフェッチメモリブロックは各々、
    前記行列の前記第２の側面に沿ってメモリタイルから前記グローバル増幅器の第１のセットまで配置されたグローバル入力／出力信号の第１のセットと、
    前記行列の前記第１の側面に沿ってメモリタイルから前記グローバル増幅器の第２のセットまで配置されたグローバル入力／出力信号の第２のセットと
    をさらに含む、
    請求項１５に記載の電子装置。
  17. 前記複数のワイドプリフェッチメモリブロックは各々、
    前記行列の第１のメモリタイルと前記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された前記グローバル入力／出力信号の第１のセットの第１のサブセットと、
    前記行列の前記第１のメモリタイルと前記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合された前記グローバル入力／出力信号の第２のセットの第１のサブセットと
    をさらに含む、
    請求項１６に記載の電子装置。
  18. 前記行列は、第１の方向において実質的に直線的に配置された９個のメモリタイルの行と、前記第１の方向と実質的に垂直な第２の方向において実質的に直線的に配置された１１個のメモリタイルの列とがある、全体的な矩形形状に配置された９行１１列の行列を含み、前記行列は、アクセスコマンドによりアクティブ化された場合、ページサイズ１キロバイトのデータを提供する、請求項１５から１７のいずれか一項に記載の電子装置。
  19. グローバル入力／出力信号の第１のセットおよびグローバル入力／出力信号の第２のセットは、少なくとも１０２４ビットのデータ幅を有する、前記行列用の組み合わされたプリフェッチサイズを提供する、請求項１８に記載の電子装置。
  20. 前記複数のワイドプリフェッチメモリブロックは各々、
    前記メモリタイルに結合され、前記行列の前記第１の側面に沿って配置された書き込みドライバの第１のセットと、
    前記メモリタイルに結合され、前記行列の前記第２の側面に沿って配置された書き込みドライバの第２のセットと
    をさらに含む、
    請求項１５から１９のいずれか一項に記載の電子装置。
  21. 前記メモリタイルは、ダイナミックランダムアクセスメモリを有する、請求項１５から２０のいずれか一項に記載の電子装置。
  22. メモリタイルのアレイブロックを設ける段階と、
    前記メモリタイルに結合され、前記アレイブロックの第１の側面に沿って配置されたグローバル増幅器の第１のセットを設ける段階と、
    前記メモリタイルに結合され、前記アレイブロックの前記第１の側面とは反対の前記アレイブロックの第２の側面に沿って配置されたグローバル増幅器の第２のセットを設ける段階と
    を備える、メモリ帯域幅を増やす方法。
  23. 前記メモリタイルに結合され、前記アレイブロックの前記第１の側面に沿って配置された書き込みドライバの第１のセットを設ける段階と、
    前記メモリタイルに結合され、前記アレイブロックの前記第２の側面に沿って配置された書き込みドライバの第２のセットを設ける段階と
    をさらに備える、請求項２２に記載の方法。
  24. 前記アレイブロックの前記第２の側面に沿ってメモリタイルから前記グローバル増幅器の第１のセットまで配置されたグローバル入力／出力信号の第１のセットを設ける段階と、
    前記アレイブロックの前記第１の側面に沿ってメモリタイルから前記グローバル増幅器の第２のセットまで配置されたグローバル入力／出力信号の第２のセットを設ける段階と
    をさらに備える、請求項２２または２３に記載の方法。
  25. 前記アレイブロックの第１のメモリタイルと前記グローバル増幅器の第１のセットの第１のサブセットとにそれぞれ結合された前記グローバル入力／出力信号の第１のセットの第１のサブセットを設ける段階と、
    前記アレイブロックの前記第１のメモリタイルと前記グローバル増幅器の第２のセットの第１のサブセットとにそれぞれ結合された前記グローバル入力／出力信号の第２のセットの第１のサブセットを設ける段階と
    をさらに備える、請求項２４に記載の方法。
JP2020141289A 2019-12-23 2020-08-24 ワイドプリフェッチを行う高帯域幅ｄｒａｍメモリ Pending JP2021099891A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/726,029 US20200135259A1 (en) 2019-12-23 2019-12-23 High bandwidth dram memory with wide prefetch
US16/726,029 2019-12-23

Publications (1)

Publication Number Publication Date
JP2021099891A true JP2021099891A (ja) 2021-07-01

Family

ID=70327271

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020141289A Pending JP2021099891A (ja) 2019-12-23 2020-08-24 ワイドプリフェッチを行う高帯域幅ｄｒａｍメモリ

Country Status (5)

Country Link
US (1) US20200135259A1 (ja)
EP (1) EP3843097A1 (ja)
JP (1) JP2021099891A (ja)
KR (1) KR20210081229A (ja)
TW (1) TW202125261A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230328966A1 (en) * 2022-04-11 2023-10-12 Micron Technology, Inc. Metal gate memory device and method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008293605A (ja) * 2007-05-25 2008-12-04 Elpida Memory Inc 半導体記憶装置
US7957216B2 (en) * 2008-09-30 2011-06-07 Intel Corporation Common memory device for variable device width and scalable pre-fetch and page size
JP2011081884A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体記憶装置及びこれを備える情報処理システム
JP2013131615A (ja) * 2011-12-21 2013-07-04 Elpida Memory Inc 半導体装置
JP2014010845A (ja) * 2012-06-27 2014-01-20 Ps4 Luxco S A R L 半導体装置
US10083140B2 (en) * 2015-12-18 2018-09-25 Intel Corporation DRAM data path sharing via a segmented global data bus
KR102664213B1 (ko) * 2018-10-08 2024-05-08 삼성전자주식회사 인-메모리 프리페칭을 수행하는 메모리 장치 및 이를 포함하는 시스템
CN113126892A (zh) * 2020-01-15 2021-07-16 伊姆西Ip控股有限责任公司 控制存储系统方法、电子设备和计算机程序产品

Also Published As

Publication number Publication date
US20200135259A1 (en) 2020-04-30
KR20210081229A (ko) 2021-07-01
EP3843097A1 (en) 2021-06-30
TW202125261A (zh) 2021-07-01

Similar Documents

Publication Publication Date Title
US11797433B2 (en) Zoned namespace with zone grouping
US9953702B2 (en) Semiconductor memory devices, memory systems including the same and methods of operating the same
US20200089407A1 (en) Inter zone write for zoned namespaces
US9818707B2 (en) Stacked memory chip having reduced input-output load, memory module and memory system including the same
EP2786255B1 (en) A dram cache with tags and data jointly stored in physical rows
US9134919B2 (en) Memory device including priority information and method of operating the same
CN109840223A (zh) 存储器装置、包括其的电子装置和电子装置的操作方法
EP3084767B1 (en) Techniques for accessing a dynamic random access memory array
Weis et al. Exploration and optimization of 3-D integrated DRAM subsystems
US20180285252A1 (en) Optimized memory access bandwidth devices, systems, and methods for processing low spatial locality data
EP3901778B1 (en) Stacked memory device with end to end data bus inversion
US11837314B2 (en) Undo and redo of soft post package repair
US9361956B2 (en) Performing logical operations in a memory
US11144466B2 (en) Memory device with local cache array
JP2021099891A (ja) ワイドプリフェッチを行う高帯域幅ｄｒａｍメモリ
Khalifa et al. Memory controller architectures: A comparative study
US20210406206A1 (en) Memory device manageability bus
US11567877B2 (en) Memory utilized as both system memory and near memory
US11487471B2 (en) Storage device with client reconfigurable protocol
US10304814B2 (en) I/O layout footprint for multiple 1LM/2LM configurations
US10809934B2 (en) NAND direct access horizontal queue
US20220350525A1 (en) Two-dimensional data access for volatile memory
US20230185658A1 (en) Configurable memory protection levels per region
US20240168896A1 (en) Memory controller, electric system including the same and method of controlling memory access
US12008269B2 (en) Storage device with client reconfigurable protocol

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230818