JP2009537072A - 外側に高電力のチップを有するチップスタック - Google Patents

外側に高電力のチップを有するチップスタック Download PDF

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Abstract

【課題】高電力チップを外側に有するチップスタックを提供する。
【解決手段】一部の実施形態によると、システムは、回路基板と、第１のチップと、第１のチップにスタックされる第２のチップとを備える。第１のチップは回路基板と第２のチップとの間に接続され、第１のチップは受信するコマンドを第２のチップに中継する回路を有する。これ以外の実施形態も説明される。
【選択図】図１

Description

より高電力のチップがより熱放散能力が高い箇所に配置されているチップスタックを説明する。
メモリシステムに用いられるメモリチップの配置について様々な方法が提案されている。例えば、従来のシンクロナスＤＲＡＭ（ダイナミックランダムアクセスメモリ）システムによると、メモリチップは、マルチドロップ双方向データバスを介してデータを通信し、コマンドバスおよびアドレスバスを介してコマンドおよびアドレスを受信する。最近では、双方向または一方向のポイントツーポイントインターコネクトが提案されている。
一部のシステムでは、チップ（ダイとも呼ばれる）は上下方向にスタックされる。これらのチップは、すべて同じ種類であってもよいし、一部が他と異なる種類であるとしてもよい。例えば、複数のメモリチップ（例えば、フラッシュまたはＤＲＡＭ）から成るスタックはモジュール基板によって支持されるとしてもよい。スタックは、メモリコントローラを含むチップを有するとしてもよい。スタックは、プロセッサチップ（メモリコントローラを含むとしてもよいし含まないとしてもよい）と、電圧レギュレータ（ＶＲ）チップとを有するとしてよく、さらにこれ以外のチップを有するとしてもよい。プリント配線板（ＰＣＢ）基板の一面にチップスタックが設けられ、該基板の他面にチップまたは別のチップスタックを設けるとしてもよい。例えば、基板の一面にプロセッサを設けて、基板の他面にＶＲチップを設けるとしてもよい。ＶＲチップおよび／またはプロセッサチップはスタックの一部であるとしてもよい。例えばプロセッサチップの上にはヒートシンクが設けられるとしてもよい。１以上のほかのヒートシンクをさらに用いるとしてもよい。
チップを上下方向にスタックするために用いられるパッケージング技術には様々なものがある。一例を挙げると、スタックおよび基板は、以下のような構成要素を順に含み得る。スタックおよび基板は、パッケージ基板、ダイ取付材料層、チップ、ダイ取付材料層、チップ、ダイ取付材料層、チップ・・・等を含み、チップとパッケージ基板との間にはワイヤボンディング導体が設けられ得る。ワイヤボンディング配線はダイ取付材料内にあるとしてもよい。パッケージ基板と別の基板との間にはハンダボールが設けられ得る。別の例を挙げると、ハンダボールはパッケージ基板層と再配線層との間、もしくはパッケージ基板層間または再配線層間に設けられ、チップはパッケージ基板層および／または再配線層に支持されるとしてもよい。この例でもワイヤボンディングを利用し得る。フリップチップ技術を利用するとしてもよい。Ｓｉ貫通ビアを使用するとしてもよい。パッケージモールドは複数のチップを取り囲むとしてもよいし、または、各チップがそれぞれパッケージを有するとしてもよい。これ以外にも様々なパッケージング技術が利用される。様々な熱放散技術（例えば、ファン、ヒートシンク、冷却液等）が開発されている。
チップ（例えばメモリチップ）が受信した信号をほかのチップに対して中継するシステムが提案されている。
多くのチップは、特定の温度範囲内で動作性能が高くなる。温度が高くなりすぎると、チップが誤動作する可能性がある。チップの電圧および周波数を下げて温度を下げるスロットリング技術が提案されている。しかし、周波数および電圧が下がると、チップの性能も下がってしまう。このため、チップの温度が十分低くなると、電圧および周波数を上げる場合がある。チップの温度が常に十分低い状態を維持し、電圧および周波数を下げる必要がないのが理想的である。
メモリモジュールは、メモリチップが載置された基板を含む。メモリチップは、基板の一面にのみ設けられるとしてもよいし、基板の両面に設けられるとしてもよい。システムによっては、さらにバッファが基板に載置されるとしてもよい。少なくとも一部の信号については、バッファはモジュールにおいてメモリコントローラ（または別のバッファ）とメモリチップとの間をインターフェースする。このようなバッファリングシステムでは、メモリコントローラは、バッファがメモリチップに使用する信号形式（例えば、周波数値および電圧値、ポイントツーポイント式またはマルチドロップ式）とは異なる信号形式をバッファに対して利用することができる。
メモリモジュールの一例として、ＤＩＭＭ（ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）が挙げられる。複数のモジュールは直列および／または並列に接続されるとしてもよい。一部のメモリシステムによると、メモリチップは信号を受信して次のメモリチップに受信した信号を中継し、このような動作が２以上の連続するメモリチップで行われる。
メモリコントローラは、チップセットハブおよびプロセッサコアを含むチップにおいて利用されてきた。多くのコンピュータシステムは、ネットワークとワイヤレスに接続できるように、送受信回路を含む。
本発明は、以下の詳細な説明と本発明の実施形態を図示する添付図面とからより明らかとなる。しかし、添付図面は本発明を説明される具体的な実施形態に限定するものと解されるべきではなく、説明および理解を目的とするものに過ぎない。
本発明の実施形態に係る、スタックされるチップと支持基板とを示す概略ブロック図である。
本発明の実施形態に係る、スタックされるチップと支持基板とを示す概略ブロック図である。
本発明の実施形態に係る、スタックされるチップと支持基板とを示す概略ブロック図である。
本発明の実施形態に係る、スタックされるチップと支持基板とを示す概略ブロック図である。
本発明の実施形態に係る、スタックされるチップと支持基板とを示す概略ブロック図である。
本発明の実施形態に係る、スタックされるチップと支持基板とを示す概略ブロック図である。
本発明の実施形態に係る、スタックされるチップと支持基板とを示す概略ブロック図である。
本発明の実施形態に係る、スタックされるチップと支持基板とを示す概略ブロック図である。
本発明の実施形態に係る、スタックされるチップと支持基板とを示す概略ブロック図である。
本発明の実施形態に係る、スタックされるメモリチップを示す概略ブロック図である。
本発明の実施形態に係る、スタックされるメモリチップを示す概略ブロック図である。
本発明の実施形態に係る、スタックされるメモリチップを示す概略ブロック図である。
図１および図７に類似したチップスタックの熱的モデルを示す図である。
本発明の実施形態に係るメモリモジュールとプロセッサとを含むシステムを示す概略ブロック図である。
実施形態に係るメモリコントローラを含むシステムを示すブロック図である。
実施形態に係るメモリコントローラを含むシステムを示すブロック図である。
実施形態に係るメモリコントローラを含むシステムを示すブロック図である。
実施形態に係るメモリコントローラを含むシステムを示すブロック図である。
実施形態に係るメモリコントローラを含むシステムを示すブロック図である。
図１は、チップ１２、１４、１６および１８から成るスタックを支持する基板１０を含むシステムを示す概略図である。図を分かりやすいものとするべく、チップ間およびチップ１２と基板１０との間にはスペースを設けているが、実際には、これらのスペースには何らかの構造物が設けられるか、互いに隣接することもある。チップ１２〜１８はパッケージングされ得る。基板１０は、例えばプリント配線基板（ＰＣＢ）であってよいが、必ずしもそうでなくてもよい。一部の実施形態によると、基板１０はマザーボードで、様々な他の構成要素を支持する。別の実施形態によると、基板１０はカード基板（例えば、メモリモジュール基板またはグラフィクスカード基板）で、当該カード基板がマザーボードによって支持される。矢印２０および２２は、熱流れの主な方向を示すものである（しかし、熱流れはこれらの方向に限定されるわけではない）。図から分かるように、図１に示す例においては、チップ１６および１８の熱放散は主に矢印２０が示す方向である。チップ１４の熱放散の方向は矢印２２および２４の両方で、チップ１２の熱放散は主に矢印２２の方向である。矢印２０および２２は必ずしも重力の方向に沿っているわけではない。温度Ｔｊ１２、Ｔｊ１４、Ｔｊ１６およびＴｊ１８はそれぞれ、チップ１２、１４、１６および１８の温度を示す。矢印２０および２２は例に過ぎない。熱は、より高温からより低温へと流れる。実際には、矢印２０および２２の詳細は図示されるものとは異なることもあり、チップの温度が変化するにつれて変化し得る。熱流れはまた、冷却が行われると変化し得る。チップ１２および１８はより消費電力が高いチップ（高電力チップ）で、チップ１４および１６はより消費電力が低いチップ（低電力チップ）である。つまり、チップ１２および１８の通常動作はチップ１４および１６の通常動作よりもはるかに大きい電力で行われる。しかし、チップ１２および１８はスタックの外側に位置しているので、熱放散を行いやすく、温度Ｔｊ１２およびＴｊ１８は、チップ１２および１８がスタックの内側に配置される場合（チップ１４および１６のように）に比べるとはるかに低く維持される。図１に示すシステムの場合、チップ１２および１８は、スタックの内側に配置される場合に比べると、より高周波数および／またはより高電圧で動作し得る。さらに、チップ１４および１６の通常動作はより低電力で行われるので、高電力チップほど熱放散を必要としない。一部の実施形態によると、チップ１４および１６の通常動作はチップ１２および１８と同じ周波数および／または電圧で行われるが、この特徴は必ずしも必要ではない。
一部の実施形態では、温度Ｔｊ１２、Ｔｊ１４、Ｔｊ１６およびＴｊ１８は略同じであるが、別の実施形態では温度Ｔｊ１２、Ｔｊ１４、Ｔｊ１６およびＴｊ１８は大きく異なる。Ｔｊ１２は、Ｔｊ１４およびＴｊ１６よりも高温であってもよいし低温であってもよい。Ｔｊ１８は、Ｔｊ１４およびＴｊ１６よりも高温であってもよいし低温であってもよい。Ｔｊ１２は、Ｔｊ１８よりも高温であってもよいし低温であってもよい。Ｔｊ１４は、Ｔｊ１６よりも高温であってもよいし低温であってもよい。チップ１８の通常動作電力は、チップ１２の通常動作電力より大きくてもよいし小さくてもよい。チップ１６の通常動作電力は、チップ１４の通常動作電力より大きくてもよいし小さくてもよい。
本明細書において、「はるかに高い電力」とは少なくとも２０％高いことを意味する。しかし、一部の実施形態によると、電力差は２０％よりもはるかに高く、数百パーセントに達する場合もある。電力差の例を挙げると、２０％から５０％、５０％から１００％、１００％から２００％、そして２００％を超えることもある。
開発されてきた熱放散技術は多岐にわたる（例えば、ファン、ヒートシンク、冷却液等）。本明細書で説明する発明は、こういった技術のいずれにも限定されない。一部の実施形態によると、チップの周波数や電圧等の特性は、温度または消費電力がしきい値を超えるとスロットルされ得る。
図２は、基板２６が一面でチップ１２、１４、１６および１８を支持し、他面でチップ２６を支持するシステムを示す図である。チップ２６は高電力チップとして示されているが、必ずしもそうではない。チップ２６は、チップ１２〜１８のうちいずれよりも高電力で動作し得る。同図によると、ヒートシンク２８および３０はそれぞれ、チップ２６および１８に接着されている。ヒートシンクは、本開示の別の図面で示すチップと共にも用いられ得る。ヒートシンクはスタックの上部または下部に設けられることに限定されず、側面にも設けられ得る。図２に示すチップはパッケージングされ得る。
図３は、基板３０が低電力チップ３２と高電力チップ３４とを支持するシステムを示す。矢印２０および２２は、熱流れの一例を示す。
図４は、基板４０が低電力チップ４２、低電力チップ４６、および高電力チップ４８を支持するシステムを示す。チップ４２の動作電力は、チップ４６の動作電力より高くてもよいし、低くてもよいし、同じであってもよい。チップ４２は「高電力」チップであってもよい。チップ４２と４６との間にはさらにチップを追加するとしてもよい。追加するチップは低電力チップであってよい。
図５は、基板５０が高電力チップ５２、低電力チップ５４、最高電力チップ５６を支持するシステムを示す。ここで、チップ５６の通常動作電力はチップ５２の通常動作電力よりも高い。
図６は、基板２１０がチップ２１２（最高電力）、チップ２１４（高電力）、チップ２１６（低電力）、チップ２１８（最低電力）、チップ２２０（低電力）、チップ２２２（高電力）およびチップ２２４（最高電力）を支持するシステムを示す。この図は、高電力チップをスタックのより外側に設け、低電力チップをより内側に設け、最高電力チップを外側に設けることが望ましいことを示している。システムによって、基板２１０から最も離れたチップにおいて熱放散が最も良好であるとしてもよいし、基板２１０に隣接するチップにおいて熱放散が最も良好であるとしてもよい。図６に示すシステムの代替案として、チップ２１２は高電力チップであるとしてもよく、チップ２１４〜２２０は低電力チップであるとしてもよい。スタックにはさらにチップを追加するとしてもよい。数多くの異なる可能性がある中、そのうちほんの数個を本開示で説明する。スタックを構成し得るチップには様々な種類のものを用いるとしてもよく、プロセッサチップ、メモリチップ、ＶＲチップ、メモリバッファチップ（図１６を参照のこと）、通信チップ等のうち１以上を含む。プロセッサチップは、ＶＲチップ、バッファチップ、およびメモリチップと同じスタックに含まれるとしてもよく、異なるスタックに含まれるとしてもよく、スタックには含まれないとしてもよい。多くの可能性が考えられる。
図７は、基板１０がチップ１２、１４、１６および１８から成るスタックを支持するシステムを示す。一例として、チップ１２、１４、１６および１８はメモリチップ（例えば、フラッシュまたはＤＲＡＭ）であってよく、基板１０はメモリモジュール基板であってよい。しかし別の実施形態では、チップ１２、１４、１６および１８はメモリチップではない。チップ１２、１４、１６および１８は、パッケージ支持部６２、６４、６６および６８によって支持される。パッケージ支持部６２、６４、６６および６８は、チップ１２、１４、１６および１８の周囲を完全に覆うとしてもよい（図８参照）。ハンダボール７０が、基板１０および６２、基板６２および６４、基板６４および６６、そして基板６６および６８を接合している。図７に示す例によると、ワイヤボンディング７２が利用されているが、そのうち数個のみが見えるようになっている。
図８は、図７に示す例のように４つのチップを含むのではなく、３つのチップ８２、８４および８６を含むスタックを示す。図８はまた、チップ８２、８４および８６を完全に包含している基板パッケージ９２、９４および９６を示す。ハンダボール８８によって電気接続が得られる。図８は、チップの個数が５以上、または３以下であるスタックを含み得る。
図９は、パッケージなしのチップ１０２、１０４、１０６および１０８から成るスタックを支持する基板１００を示す図である。ハンダボール１１０によって電気接続が得られる。図９は、チップの数が５以上、２、または３のスタックを含み得る。
本発明は特定の種類のパッケージング技術および信号伝導技術に限定されるものではない。パッケージング技術および信号伝導技術の例を挙げると、ワイヤボンディング、フリップチップ、パッケージモールド（ｍｏｌｄ）、パッケージ基板、最配線層、Ｓｉ貫通ビアを初めとする様々な構成要素および技術がある。ハンダボールを図示しているが、異なる物質を用いて電気接続を実現するとしてもよい。
図３乃至図９に示したシステムでは、図示した基板の他面に１または複数のチップを含み得る。図１乃至図９に示したシステムは、基板の各面にスタックを追加するとしてもよいし、図示されているスタックにチップを追加するとしてもよい。スタックに、チップをさらに追加するとしてもよい。互いに隣接する２つの高電力チップを設けるとしてもよい。図１乃至図９に示した基板は、必ずしもそうではないが、プリント配線基板であってよい。マザーボードであってもよいし、またはカードなどのほかの基板であってもよい。
図１０乃至図１２は、スタックに含まれるチップの例を示す。図１０乃至図１２に示すチップは、データ格納用のメモリコアを含むメモリチップであってもよい。基板は図示していないが、図１乃至図９に示した基板と同様のものを用いるとしてもよい。本発明は図１０乃至図１２に示す具体例に限定されない。チップの詳細な構成および相互関係は図示する内容以外であってもよい。
図１０は、チップ１１２および１１４から成るスタックを示す。チップ１１２は、別のチップ（例えば、メモリコントローラ）から送信される（Ｔｘ）コマンド信号、アドレス信号および書き込みデータ信号（ＣＡＷ）およびクロック信号（Ｃｌｋ）を受信する。図１０の例によると、ＣＡＷレーンは６つあり、Ｃｌｋレーンは１つあるので、送信される信号（Ｔｘ）は「６．１」と示される。レーンは、シングルエンド信号方式の１つの導体および差動信号方式の２つの導体であってよい。チップ１１２は、自身宛てのコマンドの動作を実行すると共に、チップ１１４に対してＣＡＷ信号およびクロック信号を中継する。チップ１１４は、自身宛てのコマンドが定義する動作を実行する。チップ１１２は、４つの読み出しデータ信号レーンと１つの読み出しクロック信号レーンとを（Ｒｘ４．１）導体１２２で提供する。チップ１１４は、４つの読み出しデータ信号レーンと１つの読み出しクロック信号レーンとを（Ｒｘ４．１）導体１２４で提供する。チップ１１２は、ＣＡＷ信号とクロック信号とを中継するので、中継器チップと呼ばれるとしてもよい。以下で示すように、一部の実施形態によると、１つのチップからの読み出しデータは、読み出しデータを中継する別のチップに送信され得る。中継器チップの通常動作はより高電力で行われるので、チップ１１２は、図３のチップ３４と同様に、スタックの外側に配置され得る。チップ１１２および１１４は同じランクであってもよいが、必ずしもそうである必要はない。
図１１は、チップ１３２、１３４、１３６および１３８から成るスタックを示す。一部の実施形態によると、チップ１３２は基板に最も近く、チップ１３８が基板から最も離れている。別の実施形態によると、チップ１３２が基板から最も遠い。チップ１３２はＣＡＷ信号を６レーンで、且つクロック信号を１レーンで受信する。チップ１３２は、自身宛てのコマンドに基づいて動作すると共に、ＣＡＷ信号およびクロック信号をチップ１３４および１３８に中継する。チップ１３８は、ＣＡＷ信号およびクロック信号をチップ１３６に中継する。チップ１３２のコアからの読み出しデータ信号はチップ１３４に与えられる。チップ１３８のコアからの読み出しデータ信号はチップ１３６に与えられる。チップ１３４は、自らのコアからの読み出しデータおよびチップ１３２からの読み出しデータを、読み出しクロック信号と共に、導体１４２に与える。チップ１３６は、自らのコアからの読み出しデータおよびチップ１３８からの読み出しデータを、読み出しクロック信号と共に、導体１４４に与える。図１１に示す例によると、チップ１３２および１３８は中継器チップと呼ばれ、チップ１３４および１３６は非中継器チップと呼ばれる。チップ１３４、１３６および１３８は、自身宛てのコマンドに基づいて動作する。中継器チップの通常動作はより高電力で行われるので、チップ１３２および１３８は、図１１に示すように、スタックの外側に配置され得る。チップ１３２は、チップ１８のようにＰＣＢ基板から最も遠く配置されるとしてもよい。図１１に示す例によると、チップ１３４および１３８は第１ランク（同時にアクセスされるチップ）の一部で、チップ１３２および１３４は第２ランクの一部であるが、必ずしもそうでなくてもよい。
図１２は、メモリチップ１５２、１５４、１５６および１５８から成るスタックを示す。一部の実施形態によると、チップ１５２は基板に最も近く、チップ１５８が基板から最も離れている。別の実施形態によると、チップ１５２が基板から最も遠い。チップ１５２はＣＡＷ信号を６レーンで、且つクロック信号を１レーンで受信する。チップ１５２は、自身宛てのコマンドに基づいて動作すると共に、ＣＡＷ信号およびクロック信号をチップ１５４、１５６および１５８に中継する。チップ１３４、１３６および１３８は、自身宛てのコマンドに応じて動作する。チップ１５２のコアからの読み出しデータ信号はチップ１５４に与えられる。チップ１５４のコアからの読み出しデータ信号はチップ１５６に与えられる。チップ１５６のコアからの読み出しデータ信号はチップ１５８に与えられる。さらに、チップ１５４は、チップ１５２から受信する読み出しデータ信号をチップ１５６に中継し、チップ１５６は、チップ１５４から受信する読み出しデータ信号をチップ１５８に中継する。チップ１５８は、読み出しデータ信号用の４レーンと読み出しクロック信号用の１レーンを導体１６４で提供する。（別の実施形態によると、導体１６４は読み出しデータ用の８レーンとクロック信号用の１または２レーンを持ち得る。）チップ１５２の通常動作はチップ１５４、１５６、および１５８よりも高電力で行われるので、チップ１８のように、ＰＣＢ基板から最も遠く離れて配置され得る。チップ１５８の通常動作は、チップ１５４および１５６よりも高電力または略同じ電力で行われるとしてもよい。チップ１５４の通常動作は、チップ１５６よりも高電力もしくは低電力で、または同じ電力で行われるとしてもよい。チップ１５２、１５４、１５６および１５８はそれぞれ異なるランクにあるとしてもよいが、必ずしもそうでなくてもよい。
図１３は熱流れを示す図であって、Ｔｊ１２、Ｔｊ１４、Ｔｊ１６およびＴｊ１８は、図１および図７が示すスタックのチップ１２、１４、１６および１８の温度を示す。Ｔａｍｂは周囲温度で、Ｔｂは基板１０の温度である。参照符号ｑ１２、ｑ１４、ｑ１６およびｑ１８はチップ１２、１４、１６および１８が消費する電力を示す。参照符号ｑｔは最も温度が高いチップが基板１０とは逆方向に消費する電力を示し、ｑｂは最も高温のチップが基板１０の方向に消費する電力を示す。図１３の例によると、最も高温のチップはチップ１４であるが、状況に応じて他のどのチップが最も高温となってもよい。参照符号Ψｃａはチップパッケージの筐体と外気との間の熱抵抗を示す。パッケージの筐体は任意である。参照符号Ψ１８−ｃはチップ１８と筐体との間の熱抵抗を示し、参照符号Ψ１６−１８はチップ１６とチップ１８との間の熱抵抗を示し、参照符号Ψ１４−１６はチップ１４とチップ１６との間の熱抵抗を示し、参照符号Ψ１２−１４はチップ１２とチップ１４との間の熱抵抗を示し、参照符号Ψｂ−１２は基板１０とチップ１２との間の熱抵抗を示し、参照符号Ψｂａは基板１０と周囲気温との間の熱抵抗を示す。一例として、Ψ１６−１８、Ψ１４−１６、Ψ１２−１４は、Ｃが温度（摂氏）を表しＷがワット数の場合、約１０Ｃ／Ｗであってもよいが、これに限定されない。
表１に、図１３のモデルの熱シミュレーションの一例の結果を示す。しかし、本発明は表１に示す詳細な内容に限定されるものではなく、他のシミュレーションを行えば別の結果が得られるとしてもよい。表１および表１に示す詳細な内容は、現時点での知識に基づいて得られた一例に過ぎず、誤差を含む可能性がある。また、本発明が利用され得るチップおよびシステムは多岐にわたっているので、このためもあってシミュレーションの有用性は限定されたものとなる。
Figure 2009537072
表１では、「Ｗ」はワット数で「Ｃ」は温度（摂氏）である。「従来」は、基板、高電力チップ、低電力チップ、高電力チップ、および低電力チップの順で組み合わせられた高電力チップおよび低電力チップから成るスタックシステムを指す。表１では、「〜％のバラツキ」は、高電力チップと低電力チップと間の消費電力の差を指す。例えば、「１２．５％のバラツキ」の下の２つの列では、高電力チップと低電力チップとの間の消費電力の差は１２．５％である。
利用可能なパッケージング技術を考慮すると、チップ間熱抵抗Ψ１６−１８、Ψ１４−１６およびΨ１２−１４（Ψ０と一般化する）はスタック技術に応じて約１Ｃ／Ｗから約１０Ｃ／Ｗの間で変化し得ると考えられるが、本発明はこのような内容に限定されない。図１および図７のスタック方法を用いる場合の利点は、チップ間の電力バラツキによって変化するが、約１Ｃから３Ｃの温度であり得る。また、温度上昇は電力増加に対して線形に変化し得るので、この利点はＤＲＡＭの電力が高くなるにつれて大きくなり得る。つまり、ＤＲＡＭ技術においては消費電力が大きいスピードビン（ｓｐｅｅｄ ｂｉｎ）で利点が大きいことが分かる。一例を挙げると、表１の平均チップ電力を２倍にする場合（０．４９Ｗから０．９８Ｗ）、図１および図７に示す本発明に係るスタック技術によると、電力バラツキを５０％とすると、従来のスタック方法に比較して約２（１１１．０−１０８．５）Ｃ＝５．０Ｃの利点を得ることができる。さらに、Ψ０が約１Ｃ／Ｗの場合（通常のチップスタック技術について推定される値）、図１および図７に示すスタック方法は、電力バラツキが約５０％までにおいて、Ｔｊｍａｘを約１．０Ｃから１．３Ｃだけ低下させるという利点を達成し得る。
要約すると、予備シミュレーションによって、本発明に係るスタック方法は、ＤＲＡＭスタックアーキテクチャを異ならせる場合、一端ではＴｊｍａｘを約１．０Ｃ低減させ（Ψ０が約１Ｃ／Ｗのチップスタックの場合）、他端ではＴｊｍａｘを最大で約５Ｃ低減させ得る（Ψ０が約１０Ｃ／Ｗのパッケージスタックの場合）。尚、Ｔｊｍａｘはチップ温度全ての中での最高温度で、Ψ０はスタック内の２つの隣接するチップ間の熱抵抗である。チップ数が２のスタックにも８のスタックにも同様に同じ方法を応用できるが、その利点は数値化するまでには至っていない。一般的には、４つのＤＲＡＭを有するスタックよりも８つのＤＲＡＭを有するスタックに対してより大きな利点が得られると期待されている。条件を変えれば結果も異なると思われる。
一部の実施形態によると、本発明に係るスタック方法によれば、マルチコアＣＰＵおよび多コアＣＰＵが要求するＲＭＳ（Ｒｅｃｏｇｎｉｔｉｏｎ（認識）、Ｍｉｎｉｎｇ（抽出）、Ｓｙｎｔｈｅｓｉｓ（合成））作業負荷のような高帯域（ＢＷ）のアプリケーションについてワット当たりの性能がより高くなる可能性がある。事実上、このような構成は、ワット当たりの性能を高める上で、マルチチップＤＲＡＭスタックには最適な熱アーキテクチャであり得る。
一部の実施形態によると、中継器となるＤＲＡＭが消費する電力は、スタックに含まれる平均的なチップが消費する電力よりも、約１３％から５０％高くなり得る。高電力チップをスタックの外側ではなく内側に配置すると、スタック内で最も温度が高いチップは、温度がより高くなってしまい、性能スロットリングが発生しやすくなるか、または、常に必要な周波数よりも低い周波数で動作する事態が生じ得る。高電力チップをスタックの外側に配置することで（図７に示すように）、ワット当たりの帯域が大きくなり得る。一部の実施形態によると、高電力チップと低電力チップの電力差は５０％よりもはるかに高くしてもよい。例えば、プロセッサチップとメモリチップを含むシステムにおいて、プロセッサチップの動作電力はメモリチップの動作電力の数倍であるとしてもよい。
一部の実施形態によると、チップは温度を測定する回路および／または単位時間当たりの動作に基づいて温度を推定する回路を含む。
図１４は、メモリコア１８６を持つメモリチップ１８４を含む第１スタックを支持するモジュール基板１８２を有するメモリモジュール１８０を備えるシステムを示す図である。別のスタックは、メモリコア１９０を持つメモリチップ１８８を含む。モジュール１８０は、マザーボード１９６に接続されるスロット１９４に挿入される。プロセッサチップ１９８もまた、マザーボードに支持される。図１０乃至図１２に示したＣＡＷ信号およびクロック信号は、プロセッサチップ１９８の内部または外部にあるメモリコントローラから直接的または間接的に供給され得る。図１０乃至図１２に示した読み出しデータ信号および読み出しクロック信号は、メモリコントローラに直接的または間接的に供給され得る。
本明細書で説明するメモリコントローラおよびメモリチップは、様々なシステムに備えられ得る。例えば、図１５に示すように、チップ４０４はメモリコントローラ４０６を有する。導体４０８−１、・・・４０８−Ｍはそれぞれ、１つの一方向または双方向インターコネクトを表す。メモリチップは、次のメモリチップに信号を中継するとしてもよい。例えば、スタック４１０−１、・・・４１０−Ｍのメモリチップは、インターコネクト４１６−１、・・・４１６−Ｍを介して、スタック４２０−１、・・・４２０−Ｍのメモリチップに信号を中継する。同様に、同じスタック内において、チップが別のチップに信号を中継するとしてもよい。このような信号は、コマンド、アドレスおよび書き込みデータなどを含むとしてもよい。このような信号はまた、読み出しデータを含むとしてもよい。読み出しデータは、スタック４１０−１、・・・４１０−Ｍのチップから、インターコネクト４０８−１、・・・４０８−Ｍを介して、直接メモリコントローラ４０６に送られるとしてもよい。しかし、読み出しデータがスタック４１０−１、・・・４１０−Ｍのチップからスタック４２０−１、・・・４２０−Ｍのメモリチップに中継される場合には、一部の実施形態によると、読み出しデータはスタック４１０−１、・・・４１０−Ｍのチップから直接メモリコントローラ４０６に送られる必要はない。スタック４２０−１、・・・４２０−Ｍのメモリチップからの読み出しデータは、インターコネクト４１８−１、・・・４１８−Ｍを介してメモリコントローラ４０６に送られるとしてもよい。一部の実施形態は、インターコネクト４１８−１、・・・４１８−Ｍを含まないとしてもよい。さらに図１５を参照しつつ説明を続けると、スタック４１０−１、・・・４１０−Ｍのメモリチップは、メモリモジュール４１２の基板４１４の片面もしくは両面に設けられるとしてもよい。スタック４２０−１、・・・４２０−Ｍのメモリチップは、メモリモジュール４２２の基板４２４の片面もしくは両面に設けられるとしてもよい。これに代えて、スタック４１０−１、・・・４１０−Ｍのメモリチップは、チップ４０４とモジュール４２４とを支持するマザーボードに設けられるとしてもよい。この場合、基板４１４はマザーボードの一部を表すものとする。
図１６は、スタック５１０−１、・・・５１０−Ｍのチップがメモリモジュール基板５１４の片面または両面に設けられ、スタック５２０−１、・・・５２０−Ｍのチップがメモリモジュール基板５２４の片面または両面に設けられるシステムを示す。一部の実施形態によると、メモリコントローラ５００とスタック５１０−１、・・・５１０−Ｍのチップとはバッファ５１２を介して互いに通信し、メモリコントローラ５００とスタック５２０−１、・・・５２０−Ｍのチップとはバッファ５１２および５２２を介して互いに通信する。このようなバッファリングシステムによると、メモリコントローラは、バッファがメモリチップに対して利用する信号形式とは異なる信号形式をバッファに対して利用することができる。一部の実施形態は、図１６には示していない導体を追加で含むとしてもよい。バッファはメモリチップを含むスタックの一部としてもよい。
図１７は、メモリコントローラ５３４を含むチップ５３２に接続される第１のチャネル５３６および第２のチャネル５３８を示す。チャネル５３６および５３８はそれぞれメモリモジュール５４２および５４４に接続される。メモリモジュール５４２および５４４は、本明細書で説明したようなチップを含む。
図１８に示すように、メモリコントローラ５５２（上述したメモリコントローラのうちいずれのメモリコントローラを示すとしてもよい）がチップ５５０に含まれ、チップ５５０はさらに１以上のプロセッサコア５５４を含む。入出力コントローラチップ５５６が、チップ５５０に接続され、さらにワイヤレス送受信回路５５８に接続される。図１９に示すように、メモリコントローラ５５２がチップ５７４に含まれ、チップ５７４はハブチップであるとしてもよい。チップ５７４はチップ５７０（１以上のプロセッサコア５７２を含む）と入出力コントローラチップ５７８との間に接続され、入出力コントローラチップ５７８はハブチップであるとしてもよい。入出力コントローラチップ５７８はワイヤレス送受信回路５５８に接続される。
＜追加情報および実施形態＞
本発明は、いずれの特定の信号形式またはプロトコルにも限定されない。図示したシステムを実際に実施する場合には、図示されていない回路、制御ライン、およびインターコネクトが追加されるであろう。図中で導体を介して２つのブロックが接続されている場合、図示されていない中間回路が存在する場合がある。ブロックの形状および相対的なサイズは実際の形状および相対的なサイズを反映するものではない。
実施形態は、本発明の実施または一例である。本明細書において「実施形態」「一実施形態」「一部の実施形態」または「他の実施形態」と言う場合、該実施形態に関連付けて説明する特定の特徴、構造または特性が少なくとも一部の実施形態に含まれているが、必ずしも本発明の全ての実施形態に含まれているわけではないことを意味する。「実施形態」「一実施形態」または「一部の実施形態」と様々な箇所で言及しているが、これらは必ずしもすべて同じ実施形態を指すものではない。
素子Ａが素子Ｂに接続されているという場合、素子Ａは素子Ｂと直接接続されていてもよいし、例えば素子Ｃを介して間接的に接続されているとしてもよい。
明細書または請求項において、Ａという構成要素、特徴、構造、プロセスまたは特性がＢという構成要素、特徴、構造、プロセスまたは特性を「引き起こす」と言う場合、ＡはＢの原因の少なくとも一部であるが、少なくとも１つの別の構成要素、特徴、構造、プロセスまたは特性もＢの発生の要因であるとしてもよい。
明細書において、構成要素、特徴、構造、プロセスまたは特性が「含まれ得る」、「含まれてもよい」、または「含まれる可能性がある」と言う場合、その特定の構成要素、特徴、構造、プロセスまたは特性は含まれる必要はない。明細書または請求項において、「一の」素子と言う場合、その素子が１つしかないという意味ではない。
本発明は、本明細書に記載した特定の詳細な内容に限定されるものではない。上述の説明および図面の内容は本発明の範囲内で上記以外の多くの形態に変形し得る。このため、本発明の範囲を定義するのは、本願の請求項およびその補正である。

Claims (20)

  1. 回路基板と、
    第１のチップと、
    前記第１のチップにスタックされる第２のチップと
    を備え、
    前記第１のチップは前記回路基板と前記第２のチップとの間に接続され、前記第１のチップは受信するコマンドを前記第２のチップに中継する回路を有する
    システム。
  2. 前記第２のチップは通常、前記第１のチップよりはるかに高い電力で動作する
    請求項１に記載のシステム。
  3. 前記第２のチップにスタックされる第３のチップと、
    前記第３のチップにスタックされる第４のチップと
    をさらに備え、
    前記第４のチップは通常、前記第３のチップより高い電力で動作する
    請求項１に記載のシステム。
  4. 前記第２のチップおよび前記第３のチップは他のチップにコマンドを中継しない
    請求項３に記載のシステム。
  5. 前記第１のチップと前記第４のチップは通常、前記第２のチップおよび前記第３のチップよりはるかに高い電力で動作する
    請求項３に記載のシステム。
  6. 前記第１のチップは、アドレス信号と、書き込みデータ信号と、クロック信号とを前記第２のチップへ中継する
    請求項１に記載のシステム。
  7. 前記メモリカードは、メモリモジュールカードの一部で、前記メモリモジュールは前記第１のチップおよび前記第２のチップのスタックの一部ではない追加メモリチップを有する
    請求項９に記載のシステム。
  8. 前記回路基板はマザーボードである
    請求項１に記載のシステム。
  9. プロセッサとメモリコントローラとを有するチップ
    をさらに備え、
    前記メモリコントローラは前記第１のチップに前記コマンドを与える
    請求項１に記載のシステム。
  10. 前記プロセッサと前記メモリコントローラとを有する前記チップに接続されるワイヤレス送受信回路
    をさらに備える、請求項１２に記載のシステム。
  11. 前記第２のチップにスタックされる第３のチップ
    をさらに備え、
    前記第１のチップおよび前記第３のチップは通常、前記第２のチップより高い電力で動作し、前記第３のチップは通常前記第１のチップより高い電力で動作する
    請求項１に記載のシステム。
  12. 回路基板と、
    スタックされている第１のチップ、第２のチップ、第３のチップ、および第４のチップと
    を備え、
    前記第１のチップは前記回路基板と前記第２のチップとの間に接続され、前記第２のチップは前記第１のチップと前記第３のチップとの間に接続され、前記第３のチップは前記第２のチップと前記第４のチップとの間に接続され、
    前記第１のチップおよび前記第４のチップは通常、前記第２のチップおよび前記第３のチップよりはるかに高い電力で動作する
    システム。
  13. 前記回路基板の面のうち、前記第１のチップ、前記第２のチップ、前記第３のチップおよび前記第４のチップが設けられている面とは異なる面に配設される、プロセッサとメモリコントローラとを有するチップ
    をさらに備え、
    前記メモリコントローラは前記第１のチップに前記コマンドを与え、前記第１のチップ、前記第２のチップ、前記第３のチップ、および前記第４のチップはメモリチップである
    請求項１２に記載のシステム。
  14. 前記第１のチップは、前記プロセッサからのコマンドを前記第２のチップおよび前記第４のチップへ中継する
    請求項１３に記載のシステム。
  15. 前記第１のチップは前記第２のチップに読み出しデータを与え、前記第４のチップは前記第３のチップに読み出しデータを与え、前記第２のチップおよび前記第３のチップは前記プロセッサに読み出しデータを与える
    請求項１３に記載のシステム。
  16. メモリモジュール回路基板と、
    第１のメモリチップおよび第２のメモリチップと、
    第３のメモリチップおよび第４のメモリチップと
    を備え、
    前記第１のメモリチップは前記回路基板と前記第２のメモリチップとの間にスタックされ、前記第１のメモリチップは少なくともいくつかのコマンドを前記第２のメモリチップに中継し、
    前記第３のメモリチップは前記第２のメモリチップと前記第４のメモリチップとの間にスタックされる
    システム。
  17. 前記第１のチップにコマンド信号、アドレス信号および書き込みデータ信号を与えて、且つ前記第２のチップおよび前記第３のチップから読み出しデータ信号を受信するメモリコントローラを含むチップ
    をさらに備える、請求項１６に記載のシステム。
  18. プロセッサとメモリコントローラとを有するチップ
    をさらに備え、
    前記メモリコントローラは、前記第１のチップに前記コマンドを与え、前記第２のチップおよび前記第３のチップから読み出しデータ信号を受信する
    請求項１６に記載のシステム。
  19. 前記第１のチップは、前記プロセッサからのコマンドを前記第２のチップおよび前記第４のチップに中継する
    請求項１６に記載のシステム。
  20. 第５のスタックメモリチップ、第６のスタックメモリチップ、第７のスタックメモリチップ、および第８のスタックメモリチップ
    をさらに備え、
    前記第５のメモリチップは前記メモリモジュール回路基板と前記第６のメモリチップとの間に接続され、前記第７のメモリチップは前記第６のメモリチップと前記第８のメモリチップとの間に接続される
    請求項１６に記載のシステム。
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