JP2010109264A - 半導体集積回路装置 - Google Patents

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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

【課題】Ｉ／Ｏ処理性能の向上と消費電力の低減またはコストの低減が実現可能な半導体集積回路装置を提供する。
【解決手段】例えば、複数の半導体チップＣＨＩＰ０〜ＣＨＩＰｎが積層搭載され、互いのデータ送受信端子Ｐ＿ＤＩＯが貫通ビアＴＳＶを介してバス接続された半導体集積回路装置を設け、ＣＨＩＰ０〜ＣＨＩＰｎの内部コア回路の電源電圧のうち最も低い電源電圧を用いてこのバスを介したデータ送受信を行わせる。これに伴い、この最も低い電源電圧となるＣＨＩＰｎの電源電圧端子Ｐ＿ＶＤＤｎを、貫通ビアＴＳＶを介して他の半導体チップＣＨＩＰ０，ＣＨＩＰ１のデータ送受信回路用の電源電圧端子Ｐ＿ＶＤＤＬ０，Ｐ＿ＶＤＤＬ１に接続する。
【選択図】図２

Description

本発明は、半導体集積回路装置に関し、特に、マイクロプロセッサまたはメモリ等が集積された複数の半導体チップを積層して構成されたＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）等の半導体装置に適用して有効な技術に関する。
例えば、特許文献１には、ベース基板上に複数の半導体集積回路チップが積層され、各半導体集積回路チップが、チップを貫通するスループラグやＢＧＡ（ボールグリッドアレイ）を介して接続された積層型半導体デバイスが開示されている。この積層型半導体デバイスでは、例えば、消費電力が大きい順にチップが積層されることで、放熱効率の向上などが図られている。
また、特許文献２には、２個の半導体チップと配線ベースチップからなり、それぞれ接続端子を含む面を対向して電気的かつ機械的に接続した三次元半導体集積回路装置が開示されている。この三次元半導体集積回路装置は、微細プロセスで使用される電源電圧の振幅でチップ間がインタフェースされるように構成されている。
特開２００２−１７６１３７号公報 特開２００５−１２９８８１号公報
半導体製造技術の微細化に伴い、半導体チップのＩ／Ｏ性能不足が深刻化しつつある。これは、微細化に伴って半導体チップに搭載される回路が増加し、さらに各回路の動作が速くなるため、半導体チップが所望の機能を実現するために必要なＩ／Ｏ処理量が増加する一方、半導体チップの端子数は、ワイヤボンディングなどに制約されるために基本的にはチップサイズによって決まり、微細化によっては増加しないためである。
半導体チップのＩ／Ｏ性能不足を解決するためには、例えば、特許文献１に記載されているように、複数の半導体チップを互いの上面や下面に３次元状に積層し、積層されたチップ間で貫通ビアにより情報の伝送を行う技術が考えられる。このように、半導体チップをそのまま３次元状に積層し、接続を行った場合、通常、コア電圧より高い電圧で動作する入出力専用の回路で通信を行うことになる。しかしながら、特に、このような積層構造では、消費電力の低減や低コスト化が重要となり、これらを考慮しつつＩ／Ｏ性能を向上させることが望ましい。
一方、特許文献２では、複数のチップを、それぞれ接続端子を含む面を対向して電気的且つ機械的に接続し、微細プロセスで使用される電源電圧の振幅でチップ間がインタフェースされる技術が開示されている。しかしながら、この方式では、バンプによってフェースツーフェースで接続されているので、２層しか積層することができない。このため、３チップ以上のチップを接続する場合には、横方向に置くしかなく、通信の距離が増加し、Ｉ／Ｏ性能が低下する問題があった。
本発明は、このようなことを鑑みてなされたものであり、本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
本実施の形態による半導体集積回路装置は、３次元に積層された複数（特に３枚以上）の半導体チップを備え、各半導体チップには、全チップの内部コア回路で使用される最も低い電源電圧が貫通ビアを介して供給され、各半導体チップが貫通ビアを介してデータ通信を行う際に前述した電源電圧が用いられるように構成されたことが特徴となっている。このような構成を用いると、消費電力を低減しつつ、Ｉ／Ｏ処理性能を向上させることが可能となる。また、各半導体チップにおいては、耐圧が異なるトランジスタを形成する必要がなく、加えて、データ通信を行う際の電源電圧を１本の貫通ビアで供給することができるため、各半導体チップの面積効率あるいは実装効率を高めることができる。したがって、製造コストを低減しつつ、Ｉ／Ｏ処理性能を向上させることが可能となる。
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、消費電力の低減とＩ／Ｏ処理性能の向上が実現可能となる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置において、その外形の一例を示す断面図である。図１に示す半導体集積回路装置ＳＩＰは、パッケージ基板ＰＫＢＤ上に複数（（ｎ＋１）個）の半導体チップＣＨＩＰ０〜ＣＨＩＰｎが順次積層搭載されたシステムインパッケージの構造となっている。ＣＨＩＰ０〜ＣＨＩＰｎは、それぞれ、トランジスタ形成面ＴＲ０〜ＴＲｎが下向きに配置される。ＣＨＩＰ０のトランジスタ形成面ＴＲ０には、端子（バンプ）ＢＰ０が形成され、これがＰＫＢＤ上面の端子に接続される。ＰＫＢＤ上面の端子は、内部に形成された配線層を介して下面に形成された端子（ボール）ＢＬに接続され、このＢＬが図示しないマザーボード等に接続される。
ＣＨＩＰ０のＴＲ０側に形成された各回路は、ＴＲ０側に形成された配線層ＭＬ０と貫通ビアＴＳＶ０を介して、ＣＨＩＰ１のＴＲ１側に形成されたバンプＢＰ１に接続され、ＢＰ１およびそれに接続された配線層ＭＬ１を介してＣＨＩＰ１のＴＲ１側に形成された各回路に接続される。同様にして、ＣＨＩＰ１のＴＲ１側に形成された各回路は、配線層ＭＬ１および貫通ビアＴＳＶ１を介して上部の半導体チップに接続され、最終的に、ＣＨＩＰ０〜ＣＨＩＰｎの各回路が、バンプＢＰ０〜ＢＰｎ、配線層ＭＬ０〜ＭＬｎおよび貫通ビアＴＳＶ０〜ＴＳＶｎ−１（図示せず）を介して接続される。貫通ビアＴＳＶは、広く知れているように、例えば、ポリシリコン等のシリコン材料を用いて形成されたり、銅等のメタル材料を用いて形成される。また、ＣＨＩＰ０〜ＣＨＩＰｎのそれぞれは、代表的には、マイクロプロセッサチップやメモリチップ等であるが、それ以外のものであってもよく、どのチップがどのような機能を持つかも特に限定はされない。
図２は、図１の半導体集積回路装置において、そのより詳細な外形例を示す断面図である。図３は、図２に対応した回路構成例を示す回路図である。図２に示す半導体集積回路装置ＳＩＰ１は、図１と同様に、複数の半導体チップＣＨＩＰ０〜ＣＨＩＰｎによって構成される。ＣＨＩＰ０は、高電圧用の電源電圧端子となるバンプＢＰ０２（Ｐ＿ＶＤＤＨ０）と低電圧用の電源電圧端子となるバンプＢＰ００（Ｐ＿ＶＤＤＬ０）を備え、同様に、ＣＨＩＰ１も、高電圧用の電源電圧端子となるバンプＢＰ１２（Ｐ＿ＶＤＤＨ１）と低電圧用の電源電圧端子となるバンプＢＰ１０（Ｐ＿ＶＤＤＬ１）を備える。一方、ＣＨＩＰｎは、１個の電源電圧端子となるＢＰｎ０（Ｐ＿ＶＤＤｎ）を備える。ここでは、ＣＨＩＰｎが、他の半導体チップＣＨＩＰ０〜ＣＨＩＰｎ−１（図示せず）と比べて、その内部のコア回路で使用する電源電圧が最も低い仕様となっている。
このような構成において、本実施の形態１の半導体集積回路装置ＳＩＰ１は、このＣＨＩＰｎの内部コア回路の電源電圧が、１本の貫通ビア経路によって全半導体チップＣＨＩＰ０〜ＣＨＩＰｎに供給されることが主要な特徴となっている。すなわち、パッケージ基板ＰＫＢＤのボールＢＬから電源電圧ＶＤＤＬが印加され、これが、ＣＨＩＰ０のバンプＢＰ００、配線層ＭＬ００、貫通ビアＴＳＶ００を介し、更に、ＣＨＩＰ１のバンプＢＰ１０、配線層ＭＬ１０、貫通ビアＴＳＶ１０を介し、以降同様にして、ＣＨＩＰｎのバンプＢＰｎ０および配線層ＭＬｎ０に供給される。
また、ＣＨＩＰ０、ＣＨＩＰ１、…、ＣＨＩＰｎは、それぞれ、データ送受信端子となるバンプＢＰ０１（Ｐ＿ＤＩＯ０）、ＢＰ１１（Ｐ＿ＤＩＯ１）、ＢＰｎ１（Ｐ＿ＤＩＯｎ）を備える。これらのデータ送受信端子は、ＣＨＩＰ０の配線層ＭＬ０１および貫通ビアＴＳＶ０１や、ＣＨＩＰ１の配線層ＭＬ１１および貫通ビアＴＳＶ１１や、以降同様にして、ＣＨＩＰｎの配線層ＭＬｎ１を介して互いにバス接続される。ここで、このように各半導体チップＣＨＩＰ０〜ＣＨＩＰｎを３次元状に積層した場合は、距離が近く、バスの負荷容量も小さくできるため、従来で一般的に用いられていた入出力専用の高電圧を使う必要がないことが、本発明者等の検討によって見出された。そこで、図３に示すように、本実施の形態１の半導体集積回路装置ＳＩＰ１では、バスを用いたデータ通信の際に、前述したＣＨＩＰｎの内部コア回路の電源電圧を用いることが主要な特徴となっている。
図３において、ＣＨＩＰ０は、所定の機能を実現する内部コア回路ＬＧＣ０と、データ送信回路ＢＦ＿ＤＯ０と、データ受信回路ＢＦ＿ＤＩ０を備え、電源電圧端子Ｐ＿ＶＤＤＨ０から高電圧の電源電圧ＶＤＤＨ０が供給され、電源電圧端子Ｐ＿ＶＤＤＬ０から低電圧の電源電圧ＶＤＤＬ０が供給される。ＬＧＣ０は、ＶＤＤＨ０で動作する。ＢＦ＿ＤＯ０は、例えば、ナンド回路ＮＤ０１と、ノア回路ＮＲ０、出力用のＰＭＩＳ（Ｐ−Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭＰ０およびＮＭＩＳトランジスタＭＮ０で構成される。ＮＤ０１は、ＶＤＤＨ０で動作し、クロック信号ＣＫ０と送信選択信号ＣＳＯ０が入力される。その出力がＮＲ０の一方の入力に接続される。ＮＲ０は、ＶＤＤＨ０で動作し、その一方の入力にＮＤ０１の出力が伝送され、他方の入力に、ＬＧＣ０からの送信データ信号ＤＯ０が伝送される。ＭＮ０は、ソースが接地電圧ＧＮＤに接続され、ゲートがＮＲ０の出力に接続され、ドレインがＭＰ０のドレインに接続される。ＭＰ０は、ゲートにＣＫ０が印加され、ソースにＶＤＤＬ０が供給され、ドレインがデータ送受信端子Ｐ＿ＤＩＯ０に接続される。
ＢＦ＿ＤＩ０は、ナンド回路ＮＤ０２とインバータ回路ＩＶ０とセンスアンプ回路ＳＡ０で構成される。ＮＤ０２は、ＶＤＤＨ０で動作し、センスアンプ活性化信号ＳＡＥＮ０と受信選択信号ＣＳＩ０が入力される。ＩＶ０は、ＶＤＤＨ０で動作し、ＮＤ０２の出力を反転してＳＡ０に出力する。ＳＡ０は、ＶＤＤＨ０で動作し、一方の入力にＰ＿ＤＩＯ０からの受信信号が入力され、他方の入力にリファレンス電圧ＲＥＦ０が入力される。ＳＡ０は、ＩＶ０からの出力論理レベルに基づいて活性化され、差動増幅を行った後、受信データ信号ＤＩ０を出力する。ＬＧＣ０は、このＤＩ０を入力として所定の処理を行った後、前述したＤＯ０を出力する。ＳＡ０は、特に限定はされないが、例えば、差動対となるＭＩＳトランジスタ対と、その負荷素子と、テール電流源となり、活性化および非活性化を切り換えるＭＩＳトランジスタを備えた一般的な差動増幅回路などによって実現される。
また、ＣＨＩＰｎは、所定の機能を実現する内部コア回路ＬＧＣｎと、データ送信回路ＢＦ＿ＤＯｎと、データ受信回路ＢＦ＿ＤＩｎを備え、電源電圧端子Ｐ＿ＶＤＤｎから電源電圧ＶＤＤｎが供給される。ＣＨＩＰ０の場合と同様に、ＢＦ＿ＤＯｎは、ナンド回路ＮＤｎ１、ノア回路ＮＲｎ、ＰＭＩＳトランジスタＭＰｎおよびＮＭＩＳトランジスタＭＮｎを含み、送信データ信号ＤＯｎ、クロック信号ＣＫｎ、送信選択信号ＣＳＯｎを用いて動作を行う。ＢＦ＿ＤＩｎも、ナンド回路ＮＤｎ２、インバータ回路ＩＶｎ、およびセンスアンプ回路ＳＡｎを含み、センスアンプ活性化信号ＳＡＥＮｎ、受信選択信号ＣＳＩｎおよびリファレンス電圧ＲＥＦｎを入力として動作を行い、受信データ信号ＤＩｎを出力する。ＬＧＣｎは、ＤＩｎを入力として所定の処理を行った後、前述したＤＯｎを出力する。ただし、ＣＨＩＰｎの各回路（ＬＧＣｎ，ＢＦ＿ＤＯｎ，ＢＦ＿ＤＩｎ）は、ＣＨＩＰ０と異なり、全てＶＤＤｎで動作する。
ここで、ＣＨＩＰｎのデータ送受信端子Ｐ＿ＤＩＯｎとＣＨＩＰ０のデータ送受信端子Ｐ＿ＤＩＯ０は、図２で説明したように、貫通ビアＴＳＶを介してバスＢＵＳとして接続される。また、ＣＨＩＰｎの電源電圧端子Ｐ＿ＶＤＤｎとＣＨＩＰ０の低電圧側の電源電圧端子Ｐ＿ＶＤＤＬ０も貫通ビアＴＳＶを介して接続される。更に、このような構成において、各半導体チップＣＨＩＰ０〜ＣＨＩＰｎは、それぞれ、自身に含まれるＭＩＳトランジスタの耐圧仕様（ゲート絶縁膜の厚さ等）が同一に設計されることが主要な特徴となっている。すなわち、ＣＨＩＰｎの各回路（ＬＧＣｎ，ＢＦ＿ＤＯｎ，ＢＦ＿ＤＩｎ）に含まれるＭＩＳトランジスタは、その耐圧仕様が同一（すなわちＶＤＤｎの耐圧仕様）に設計され、ＣＨＩＰ０の各回路（ＬＧＣ０，ＢＦ＿ＤＯ０，ＢＦ＿ＤＩ０）に含まれるＭＩＳトランジスタも、その耐圧仕様が同一（すなわちＶＤＤＨ０の耐圧仕様）に設計される。したがって、各半導体チップＣＨＩＰ０〜ＣＨＩＰｎは、それぞれ、製造プロセスが簡略化され、低コスト化が実現可能となる。さらに、図２および図３に示したように、データ通信用のインタフェース電源電圧（ＶＤＤｎ，ＶＤＤＬ０）が１本の貫通ビアＴＳＶを介して共通に供給されるため、各半導体チップにおける面積効率の向上と、積層実装した際の実装効率の向上が図れる。これによっても、低コスト化が実現可能となる。
図４は、図３の半導体集積回路装置において、その動作の一例を示す波形図である。図４では、ＣＨＩＰ０のデータ送信回路ＢＦ＿ＤＯ０からＣＨＩＰｎのデータ受信回路ＢＦ＿ＤＩｎへデータを送信する場合の動作例を示している。ＣＨＩＰ０からデータを送信する場合は、送信選択信号ＣＳＯ０をローレベル（以下‘Ｌ’と記述）からハイレベル（以下‘Ｈ’と記述）へ変化させ、また、ＤＯ０に出力データをセットする。ここでは、最初のサイクル（Ｃｙｃｌｅ０）でデータ‘０’を出力し、次のサイクル（Ｃｙｃｌｅ１）でデータ‘１’を出力する場合を示している。
クロック信号ＣＫ０が‘Ｌ’の期間では、ＭＰ０はオン状態であり、ＢＵＳが低電圧となるＶＤＤＬ０（＝ＶＤＤｎ）にプリチャージされる。同様に、ＣＨＩＰｎのデータ送信回路ＢＦ＿ＤＯｎのＭＰｎもオン状態であり、ＢＵＳがＶＤＤＬ０（＝ＶＤＤｎ）にプリチャージされる。また、ＣＨＩＰ０のＣＫ０とＣＨＩＰｎのＣＫｎは同期している。ＣＫ０が‘Ｌ’から‘Ｈ’へ遷移することによりデータの送信が始まる。ＮＤ０１の‘Ｌ’出力とＤＯ０の‘０’に伴いＭＮ０がオン状態へ遷移し、プリチャージされたＢＵＳの電荷を引き抜く。なお、ここでは、ＭＮ０の駆動能力を調整し、ＧＮＤまで引き抜く期間を長くすることで振幅を低減すると共に消費電力の低減を図っているが、勿論、この期間を短くすることも可能である。
ＣＨＩＰｎのデータ受信回路ＢＦ＿ＤＩｎでは、受信選択信号ＣＳＩｎが‘Ｈ’に設定されており、センスアンプ回路ＳＡｎがセンスアンプ活性化信号ＳＡＥＮｎに同期して活性化される。センスアンプ回路ＳＡｎは、リファレンス電圧ＲＥＦｎとＢＵＳの電位差を比較および増幅し、その増幅結果を受信データ信号ＤＩｎとして出力する。ＲＥＦｎは、ＭＮｎの駆動能力にもよるが、例えば１／２×ＶＤＤｎ等に設定される。
また、Ｃｙｃｌｅ１では、ＮＤ０１の‘Ｌ’出力とＤＯ０の‘１’に伴いＭＮ０がオフ状態を保ち、ＢＵＳの電位はプリチャージしたまま変化せず、ＳＡｎは、ＲＥＦｎとＢＵＳの電位を比較および増幅し、Ｃｙｃｌｅ０と逆の値をＤＩｎとして出力する。このようにプリチャージ方式を用いてデータ通信を行うことで、例えばＣＭＯＳ回路等により‘１’レベルおよび‘０’レベル共にＢＵＳを駆動するような方式と比較して消費電力を低減できる。なお、ＣＨＩＰｎのデータ送信回路ＢＦ＿ＤＯｎからＣＨＩＰ０のデータ受信回路ＢＦ＿ＤＩ０へデータを送信する場合も同様にして行われるが、ＣＨＩＰ０のＢＦ＿ＤＩ０のＳＡ０は、ＳＡｎと異なり、低振幅（ＶＤＤＬ０（＝ＶＤＤｎ））の電圧から高振幅（ＶＤＤＨ０）の電圧へレベルシフトを行っている。
以上、本実施の形態１の半導体集積回路装置によって得られる代表的な効果を纏めると以下のようになる。まず、図２〜図４に示したように、複数の半導体チップ間のデータ通信を、貫通ビアを介した短い通信距離で、なおかつ低い電圧を用いて行えるため、消費電力の低減とＩ／Ｏ処理性能の向上が図れる。なお、Ｉ／Ｏ処理性能の向上を更に図るためには、３枚以上の半導体チップを積層することが望ましい。また、各半導体チップの内部コア回路で使用される電圧以下となる低電圧でデータ通信が行われるため、常に各半導体チップで使用されるＭＩＳトランジスタの耐圧を超えることがなく、厚いゲート絶縁膜を持つＭＩＳトランジスタが不要となり、製造プロセスを簡略化できる。さらに、このデータ通信に伴う低電圧は、１本の貫通ビアを介して供給することができるため、各半導体チップの面積効率および積層時の実装効率を高めることができる。これらによって、コストの低減とＩ／Ｏ処理性能の向上が図れる。
（実施の形態２）
前述した実施の形態１では、各半導体チップの内部コア回路で用いる電源電圧の中から最も低い電源電圧をデータ通信用の電源電圧として用いたが、本実施の形態２では、この最も低い電源電圧よりも更に低い電圧でデータ通信を行う例を示す。
図５は、本発明の実施の形態２による半導体集積回路装置において、図１のより詳細な外形例を示す断面図である。図５に示す半導体集積回路装置ＳＩＰ２は、図２の半導体集積回路装置ＳＩＰ１と比較して、半導体チップＣＨＩＰｎに、その内部コア回路用の電源電圧端子となるバンプＢＰｎ２（Ｐ＿ＶＤＤＨｎ）が追加されたことが異なっている。それ以外の構成に関しては、図２と同様であるため詳細な説明は省略する。
図６は、図５に対応した回路構成例を示す回路図である。図６に示す回路例は、図３の回路例と比較して、半導体チップＣＨＩＰｎの各回路で用いる電源が異なっており、それ以外は、図３の回路例と同様となっている。図６のＣＨＩＰｎには、電源電圧端子Ｐ＿ＶＤＤＨｎを介して高電圧となる電源電圧ＶＤＤＨｎが供給され、電源電圧端子Ｐ＿ＶＤＤＬｎを介して低電圧となる電源電圧ＶＤＤＬｎが供給される。そして、ＣＨＩＰｎのデータ送信回路ＢＦ＿ＤＯｎ内のＰＭＩＳトランジスタＭＰｎのソースに、このＶＤＤＬｎが供給され、これ以外の回路（すなわちＣＨＩＰｎの内部コア回路ＬＧＣｎを含む）にはＶＤＤＨｎが供給される。
また、Ｐ＿ＶＤＤＬｎは、貫通ビアＴＳＶを介して半導体チップＣＨＩＰ０の電源電圧端子Ｐ＿ＶＤＤＬ０と接続され、これによって、ＣＨＩＰｎのＶＤＤＬｎとＣＨＩＰ０のＶＤＤＬ０が等しく設定される。各電源電圧の関係は、ＶＤＤＬｎ（＝ＶＤＤＬ０）＜ＶＤＤＨｎかつＶＤＤＬｎ（＝ＶＤＤＬ０）＜ＶＤＤＨ０となる。ここで、ＣＨＩＰｎの各回路（ＬＧＣｎ，ＢＦ＿ＤＯｎ，ＢＦ＿ＤＩｎ）に含まれるＭＩＳトランジスタは、その耐圧仕様が同一（すなわちＶＤＤＨｎの耐圧仕様）に設計され、ＣＨＩＰ０の各回路（ＬＧＣ０，ＢＦ＿ＤＯ０，ＢＦ＿ＤＩ０）に含まれるＭＩＳトランジスタも、その耐圧仕様が同一（すなわちＶＤＤＨ０の耐圧仕様）に設計される。
以上のように、本実施の形態２の半導体集積回路装置を用いると、実施の形態１で述べたような各種効果に加えて、データ通信に伴う電圧が更に低くなることから、更に消費電力の低減が図れる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本実施の形態による半導体集積回路装置は、マイクロプロセッサまたはメモリ等を含む複数の半導体チップが積層搭載され、各半導体チップが貫通ビアを介して接続されたＳｉＰ等に適用して特に有益なものである。
本発明の実施の形態１による半導体集積回路装置において、その外形の一例を示す断面図である。 図１の半導体集積回路装置において、そのより詳細な外形例を示す断面図である。 図２に対応した回路構成例を示す回路図である。 図３の半導体集積回路装置において、その動作の一例を示す波形図である。 本発明の実施の形態２による半導体集積回路装置において、図１のより詳細な外形例を示す断面図である。 図５に対応した回路構成例を示す回路図である。
符号の説明
ＢＦ＿ＤＩ データ受信回路
ＢＦ＿ＤＯ データ送信回路
ＢＬ ボール
ＢＰ バンプ
ＢＵＳ バス
ＣＨＩＰ 半導体チップ
ＣＫ クロック信号
ＣＳＩ 受信選択信号
ＣＳＯ 送信選択信号
ＤＩ 受信データ信号
ＤＯ 送信データ信号
ＧＮＤ 接地電圧
ＩＶ インバータ回路
ＬＧＣ 内部コア回路
ＭＬ 配線層
ＭＮ ＮＭＩＳトランジスタ
ＭＰ ＰＭＩＳトランジスタ
ＮＤ ナンド回路
ＮＲ ノア回路
Ｐ＿ＤＩＯ データ送受信端子
Ｐ＿ＶＤＤ，Ｐ＿ＶＤＤＨ，Ｐ＿ＶＤＤＬ 電源電圧端子
ＰＫＢＤ パッケージ基板
ＲＥＦ リファレンス電圧
ＳＡ センスアンプ回路
ＳＡＥＮ センスアンプ活性化信号
ＳＩＰ 半導体集積回路装置
ＴＲ トランジスタ形成面
ＴＳＶ 貫通ビア
ＶＤＤ，ＶＤＤＬ，ＶＤＤＨ 電源電圧

Claims (10)

  1. 所定の処理機能を実現し第１電源電圧で動作する第１内部コア回路と、外部との間のインタフェースを担う第１データ送受信回路とを備えた第１半導体チップと、
    所定の処理機能を実現し第２電源電圧で動作する第２内部コア回路と、外部との間のインタフェースを担う第２データ送受信回路とを備えた第２半導体チップとを備え、
    前記第１半導体チップおよび前記第２半導体チップの一方は、他方に積層搭載され、
    前記第１電源電圧は、前記第２電源電圧よりも高く、
    前記第１データ送受信回路と前記第２データ送受信回路は、第１貫通ビアで接続され、前記第２電源電圧を用いて前記第１貫通ビアを介したデータ送受信を行うことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１半導体チップは、第１電源電圧端子を備え、
    前記第２半導体チップは、第２電源電圧端子を備え、
    前記第１電源電圧端子と前記第２電源電圧端子は、第２貫通ビアで接続され、
    前記第２貫通ビアには、前記第２電源電圧が供給されることを特徴とする半導体集積回路装置。
  3. 請求項２記載の半導体集積回路装置において、
    前記第１内部コア回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さは、前記第１データ送受信回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さと同じであり、
    前記第２内部コア回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さは、前記第２データ送受信回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さと同じであることを特徴とする半導体集積回路装置。
  4. 請求項２記載の半導体集積回路装置において、
    前記第１データ送受信回路および前記第２データ送受信回路のそれぞれは、プリチャージ回路を備え、
    前記プリチャージ回路は、各クロックサイクル毎に、前記第１貫通ビアを前記第２電源電圧にプリチャージすることを特徴とする半導体集積回路装置。
  5. 所定の処理機能を実現し第１電源電圧で動作する第１内部コア回路と、外部との間のインタフェースを担う第１データ送受信回路とを備えた第１半導体チップと、
    所定の処理機能を実現し第２電源電圧で動作する第２内部コア回路と、外部との間のインタフェースを担う第２データ送受信回路とを備えた第２半導体チップと、
    所定の処理機能を実現し第３電源電圧で動作する第３内部コア回路と、外部との間のインタフェースを担う第３データ送受信回路とを備えた第３半導体チップとを備え、
    前記第１半導体チップと前記第２半導体チップと前記第３半導体チップは、互いに積層搭載され、
    前記第１電源電圧および前記第２電源電圧は、前記第３電源電圧よりも高く、
    前記第１データ送受信回路と前記第２データ送受信回路と前記第３データ送受信回路は、第１貫通ビアで接続され、前記第３電源電圧を用いて前記第１貫通ビアを介したデータ送受信を行うことを特徴とする半導体集積回路装置。
  6. 請求項５記載の半導体集積回路装置において、
    前記第１半導体チップは、第１電源電圧端子を備え、
    前記第２半導体チップは、第２電源電圧端子を備え、
    前記第３半導体チップは、第３電源電圧端子を備え、
    前記第１電源電圧端子と前記第２電源電圧端子と前記第３電源電圧端子は、第２貫通ビアで接続され、
    前記第２貫通ビアには、前記第３電源電圧が供給されることを特徴とする半導体集積回路装置。
  7. 請求項６記載の半導体集積回路装置において、
    前記第１内部コア回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さは、前記第１データ送受信回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さと同じであり、
    前記第２内部コア回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さは、前記第２データ送受信回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さと同じであり、
    前記第３内部コア回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さは、前記第３データ送受信回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さと同じであることを特徴とする半導体集積回路装置。
  8. 所定の処理機能を実現し第１電源電圧で動作する第１内部コア回路と、外部との間のインタフェースを担う第１データ送受信回路とを備えた第１半導体チップと、
    所定の処理機能を実現し第２電源電圧で動作する第２内部コア回路と、外部との間のインタフェースを担う第２データ送受信回路とを備えた第２半導体チップと、
    所定の処理機能を実現し第３電源電圧で動作する第３内部コア回路と、外部との間のインタフェースを担う第３データ送受信回路とを備えた第３半導体チップとを備え、
    前記第１半導体チップと前記第２半導体チップと前記第３半導体チップは、互いに積層搭載され、
    前記第１データ送受信回路と前記第２データ送受信回路と前記第３データ送受信回路は、第１貫通ビアで接続され、前記第１電源電圧かつ前記第２電源電圧かつ前記第３電源電圧よりも低い第４電源電圧を用いて、前記第１貫通ビアを介して高電位側となる論理レベルのデータ送受信を行うことを特徴とする半導体集積回路装置。
  9. 請求項８記載の半導体集積回路装置において、
    前記第１半導体チップは、第１電源電圧端子を備え、
    前記第２半導体チップは、第２電源電圧端子を備え、
    前記第３半導体チップは、第３電源電圧端子を備え、
    前記第１電源電圧端子と前記第２電源電圧端子と前記第３電源電圧端子は、第２貫通ビアで接続され、
    前記第２貫通ビアには、前記第４電源電圧が供給されることを特徴とする半導体集積回路装置。
  10. 請求項９記載の半導体集積回路装置において、
    前記第１内部コア回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さは、前記第１データ送受信回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さと同じであり、
    前記第２内部コア回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さは、前記第２データ送受信回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さと同じであり、
    前記第３内部コア回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さは、前記第３データ送受信回路で使用されるＭＩＳトランジスタのゲート絶縁膜の厚さと同じであることを特徴とする半導体集積回路装置。
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