TWI434513B - 電流鏡調整型位準偏移器 - Google Patents
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Description
本發明係關於一種位準偏移器(level shifter)，特別係有關於一種電流鏡位準偏移器。
近來可攜式電子設備，例如行動電話與非揮發性半導體記憶媒體(例如積體電路記憶卡)，已朝向縮小尺寸趨勢被設計或製造，並且新增的需求為減少用於設備與媒體中的零件數目並縮小其大小。因此，在半導體工業中，積體電路之封裝技術已經進展至符合小型化與提升可靠度的需求方向發展。舉例而言，小型化的需求進而導致封裝技術的加速發展，使其具有與一半導體晶片的相似尺寸。再者，接著可靠度對於封裝技術的重要性在於可以提升接著(mounting)製程的效率，以及於接著製程完成之後提高機械與電性的可靠度。因此，已有相當多的工作在於發展有效率地封裝半導體晶片。符合上述需求之封裝包括：具有約略等於半導體晶片的封裝大小之晶片尺寸封裝(CSP)，有多重半導體晶片納入一單一封裝之多重晶片封裝，以及多重封裝體堆疊及結合於一單片構裝之堆疊封裝。
在特殊應用上，積體電路可以與其他積體電路整合在電路板上，而這些電路可能具有不同之操作電位。因此衍生出必須具備超過一種操作電壓設定的需求，以符合各種積體電路的操作電位。在一系統中，積體電路間的溝通採用不同高電位或低電位之輸入或輸出，通常積體電路內之之低電位與高電位輸入或輸出分離，因此內部核心電路可以耦合到不同的電源供應。如具有高壓元件的積體電路可使用高電位以利操作；使用高壓的電路與低壓的電路可以採用位準偏移器使其相互溝通，位準偏移器即是使得一位準的邏輯訊號及轉於另一位準的邏輯訊號。
三星(Samsung Electronics Co.,Ltd.(KR))揭露一種位準偏移器於美國專利US. Patent No. 7,295,038中，發明名稱Digital circuits having current mirrors and reduced leakage current；申請日為08,15,2005。其採用包含第四電晶體PMOS(MP42)的漏電流控制電路，其輸出補償電路包含第五電晶體PMOS(MP41)；漏電流控制電路可以降低自拉昇MP11 and MP12閘極電位至VDD時產生的漏電流。輸出補償電路可藉由基於一輸出訊號，維持第一輸出訊號至一高位準以降低輸出緩衝器的漏電流。換言之，此先前技術位準偏移器採用第四PMOS(MP42)及第五電晶體PMOS(MP41)降低漏電流，此結構過於複雜。
Mediatek Inc.於美國專利7,777,547揭露一種位準偏移器，發明名稱：Level shifter for high-speed and low-leakage operation。此先前技術的位準偏移器得面接兩種具有不同操作電位的電路系統。位準偏移器包含輸入緩衝具有低電位供給以轉換外部輸入訊號至內部輸入訊號。輸出緩衝具有高電位供給以轉換內部輸出訊號至外部輸出訊號。外部輸入訊號的高位準低於外部輸出訊號的高位準；位準偏移器之架構使得輸入緩衝器被操作以達到低漏電流及高速性能。此架構包含太多元件且過於複雜。
第1A圖揭示一種傳統半閉鎖型式位準偏移器。此架構包含一對PMOS耦合到高電位，此對PMOS閘極分別耦合到Vob與Vot端點，隨後耦合到一對NMOS，其分別接地。一電流衝突問題(current fighting issue)會發生於操作周期的末端，如第1B圖所示，此問題將消耗電荷泵(charge pump)的電能，也面臨MNR
佔用太大面積的問題。為解決上述問題，請參閱第二圖，另一先前技術採用電流鏡架構，基於第1A圖架構，此電流鏡架構去除交互耦合結構，且植入介於PMOS對閘極間之端點，以及一介於PMOS(MPL
)與NMOS(MNL
)間的另一端點。位於PMOS(MPL
)與NMOS(MNL
)的端點可解決上述問題，但是此架構仍然產生漏電流問題而造成訊號延遲如第2A圖、第2B圖所示。漏電流為：
第3圖顯示另一電流鏡先前技術，由一對PMOS M4,M5及一對NMOS M1,M2構成。此電流鏡位準偏移器具有額外的NMOS M1,M2介於NMOS M1,M2，然而，此架構無法得到全幅擺盪(full swing)的結果。
綜合上述，急需一種簡化的電流鏡位準偏移器。
本發明之目的在於提出一種性能提升的電流鏡電位偏移器。
本發明提出一種電流鏡調整型位準偏移器包括一對PMOS包含PMOS(MPL
)及PMOS(MPR
)，其中端點Vot連接PMOS(MPR
)之汲極；一對NMOS包含NMOS(MNL
)及NMOS(MNR
)；其中PMOS(MPL
)與PMOS(MPR
)源極分別耦合至高電位(HV);PMOS(MPL
)與PMOS(MPR
)閘極耦合一起，經由介於PMOS(MPL
)與PMOS(MPR
)閘極間端點Vm；及一懸掛PMOS(MPM
)耦合至PMOS(MPL
)汲極，端點Vm耦合至一介於PMOS(MPM
)汲極與NMOS(MNL
)汲極間的端點Va。
其中包含一電位偏移PMOS(MPS
)耦合於MOS(MPL
)及PMOS(MPR
)閘極間。電位偏移器PMOS(MPS
)源極耦合到PMOS(MPL
)閘極，以及電位偏移PMOS(MPS
)汲極耦合到PMOS(MPR
)閘極。其中位準偏移PMOS(MPS
)的閘極耦接一導線，其介於端點Vm及端點Va間。其中一輸出透過一緩衝器耦接於端點Vot與NMOS(NNR
)汲極間。一選擇墊耦接於NMOS(MNL
)閘極與一反向器，其中反向器的輸出耦接NMOS(MNR
)閘極。
一種電流鏡調整型位準偏移器，包含一對PMOS包含PMOS(MPL
)及PMOS(MPR
)，其中端點Vot連接該PMOS(MPR
)之汲極；一對NMOS包含NMOS(MNL
)及NMOS(MNR
)；其中該PMOS(MPL
)與該PMOS(MPR
)源極分別耦合至高電位(HV)；該PMOS(MPL
)與該PMOS(MPR
)閘極耦合一起，經由介於該PMOS(MPL
)與該PMOS(MPR
)閘極間端點Vm；及一電位偏移PMOS(MPS
)耦合介於PMOS(MPL
)與該PMOS(MPR
)閘極間。
其中該位準偏移PMOS(MPS
)源極耦接該PMOS(MPL
)閘極，該電位偏移PMOS(MPS
)汲極耦接該PMOS(MPR
)閘極。電位偏移PMOS(MPS)閘極耦接一導線，其介於端點Vm極端點Va，端點Va介於PMOS(MPL
)與NMOS(MNL
)間。其中一輸出耦接於端點Vot與NMOS(NNR
)汲極間。一選擇墊耦接NMOS(MNL
)閘極與一反向器，其中反向器輸出耦接NMOS(MNR
)閘極。
本發明架構可降低電能消耗及/或漏電流，因此提升位準偏移器性能。
本發明將配合其較佳實施例與隨附之圖示詳述於下。應可理解者為本發明中所有之較佳實施例僅為例示之用，並非用以限制。因此除文中之較佳實施例外，本發明亦可廣泛地應用在其他實施例中。且本發明並不受限於任何實施例，應以隨附之申請專利範圍及其同等領域而定。
本發明之一目的在於提供一種位準偏移器。主要是利用一對PMOS由PMOS(MPL
)與PMOS(MPR
)構成。以及一對NMOS由NMOS(MNL
)與NMOS(MNR
)構成。一懸掛電晶體(suspended PMOS；MPM
)耦接PMOS(MPL
)的汲極以降低電能消耗；PMOS(MPL
)與PMOS(MPR
)的源極分別耦接高電位(HV);PMOS(MPL
)與PMOS(MPR
)閘極經由Vm端點耦接在一起，Vm端位於PMOS(MPL
)與PMOS(MPR
)閘極間。電位偏移PMOS(MPS
)被用來降低漏電流因而提升位準偏移器性能。
參閱第4A圖，本發明相關於具有電流鏡調整型位準偏移器(current mirror modified scheme；CMM)。此架構包含一對PMOS(MPL
及MPR
)及一對NMOS(MNL
及MNR
)。此對PMOS(MPL
及MPR
)源極端分別耦合高電位(HV)，此對PMOS閘極透過位於該對PMOS(MPL
及MPR
)的閘極間端點Vm耦合一起；一Vot端點連接該對PMOS之一MPR
的汲極。另一PMOS(MPL
)的汲極耦接於額外懸掛PMOS(MPM
)的源極。Vm端點耦合端點Va，其連接懸掛PMOS(MPM
)汲極。懸掛PMOS(MPM
)閘極耦合到端點Vot。
該對NMOS的NMOS(MNL
)汲極耦接端點Va以及其源極接地。NMOS(MNL
)閘極耦接選擇墊(selection pad；SEL)；此外，該對NMOS的NMOS(MNR
)汲極耦接端點Vot以及源極接地。反向器位於選擇墊與NMOS(MNR
)閘極間；NMOS(MNR
)閘極耦接反向器的輸出，選擇墊耦接反向器輸入。最後，CMM位準偏移器輸出耦接介於NMOS(MNR
)汲極與端點Vot間的端點，其間經過緩衝器，例如由兩個反向器組成之緩衝器。
懸掛PMOS(MPM
)可阻擋直流電流，當SEL為高電位時，NMOS(MNL
)開啟，則Vot也為高電位因而關閉MPM
以降低電能消耗，可參閱第4B圖的結果。
參閱第5A圖，其顯示另一實施例。基於前一實施例架構，第5A圖揭露一種電流鏡調整強化架構位準偏移器(Current mirror modified enhancement level shifter;CMME)，大部分之元件與架構相似於第4A圖，導入一電位偏移PMOS(MPS
)介於該對PMOS(MPL
and MPR
)閘極間以提升Vm電位。PMOS(MPS
)源極耦接PMOS(MPL
)閘極，而PMOS(MPS
)汲極耦接PMOS(MPR
)閘極。PMOS(MPS
)閘極耦接介於端點Vm與Va間的導線。當SEL處於低電位態時，則端點Vm處於Vdd(高電位態)以降低漏電流，可參閱第5B圖。
基於本發明架構，本發明提供一懸掛(suspended)PMOS(MPM
)以及/或位準偏移PMOS(MPS
)以降低電能消耗及/或漏電流，因此提升位準偏移器性能。
一實施例係為本發明之一實例或範例。敘述於說明書中之「一實施例」、「一些實施例」或「其他實施例」係指所描述聯結於此實施例中之一特殊特徵、結構或特性被包含最少一些實施例中，但並非對所有實施例而言皆為必需。「一實施例」或「一些實施例」等不同敘述係指並非必須提及這一些實施例。值得注意的是，於前文敘述關於本發明之特定實施例中，不同特徵有時可集合於一單一實施例、圖式或敘述中係用以簡化說明並助於對本發明一或多種不同方面之理解。然而，此揭露方法不應被用以反映所請求之發明範疇，因而將所述範例中之特徵加入每一請求項中。反之，於下述之申請專利範圍所反映本發明之觀點會少於上述所揭露之單一實施例中的所有特徵。因此，申請專利範圍係涵蓋所述之實施例，且每一請求項本身皆可視為本發明之一獨立實施例。
(MPL
)．．．PMOS
(MPR
)．．．PMOS
(MNL
)．．．NMOS
(MNR
)．．．NMOS
PMOS(MPM
)．．．懸掛
PMOS(MPS
)．．．電位偏移
Vm．．．端點
Vot．．．端點
(SEL)．．．選擇墊
上述元件，以及本發明其他特徵與優點，藉由閱讀實施方式之內容及其圖式後，將更為明顯：
第1A圖顯示傳統的位準偏移器架構之示意圖。
第1B圖顯示基於傳統的位準偏移器架構之訊號示意圖。
第2A圖顯示另一傳統的位準偏移器架構之示意圖。
第2B圖顯示另一傳統的位準偏移器架構之訊號示意圖。
第3圖顯示傳統的位準偏移器架構之示意圖。
第4A圖顯示本發明傳統的位準偏移器架構之示意圖。
第4B圖顯示基於本發明的位準偏移器架構之訊號示意圖。
第5A圖顯示另一本發明的位準偏移器架構之示意圖。
第5B圖顯示本發明的位準偏移器架構之訊號示意圖。
(MPL
)．．．PMOS
(MPR
)．．．PMOS
(MNL
)．．．NMOS
(MNR
)．．．NMOS
PMOS(MPM
)．．．懸掛
PMOS(MPS
)．．．電位偏移
Vm．．．端點
Vot．．．端點
(SEL)．．．選擇墊
Claims (8)
- 一種電流鏡調整型位準偏移器，包括：一對PMOS包含第一PMOS(MPL )及第二PMOS(MPR )，其中第一端點Vot連接該第二PMOS(MPR )之汲極；一對NMOS包含第一NMOS(MNL )及第二NMOS(MNR )；其中該第一PMOS(MPL )與該第二PMOS(MPR )源極分別耦合至高電位(HV)；該第一PMOS(MPL )與該第二PMOS(MPR )閘極耦合一起，經由介於該第一PMOS(MPL )與該第二PMOS(MPR )閘極間第二端點Vm；及一懸掛PMOS(MPM )耦合至該第一PMOS(MPL )汲極，該第二端點Vm耦合至一介於該懸掛PMOS(MPM )汲極與該第一NMOS(MNL )汲極間的第三端點Va；一電位偏移PMOS(MPS )耦合於該PMOS(MPL )及該PMOS(MPR )閘極間。
- 如請求項1所述之電流鏡調整型位準偏移器，其中該電位偏移PMOS(MPS )源極耦合到該第一PMOS(MPL )閘極，以及該電位偏移PMOS(MPS )汲極耦合到該第二PMOS(MPR )閘極。
- 如請求項2所述之電流鏡調整型位準偏移器，其中該電位偏移PMOS(MPS )的閘極耦接一導線，該導線介於該第二端點Vm及該第三端點Va間。
- 如請求項1所述之電流鏡調整型位準偏移器，其中一輸出透過一緩衝器耦接於該第一端點Vot與該第二NMOS(MNR )汲極間，該第一端點Vot連接該第二PMOS(MPR )汲極。
- 如請求項1所述之電流鏡調整型位準偏移器，其中一選擇墊耦接於該第一NMOS(MNL )閘極與一反向器，其中該反向器的輸出耦接該第二NMOS(MNR )閘極。
- 一種電流鏡調整型位準偏移器，包含：一對PMOS包含第一PMOS(MPL )及第二PMOS(MPR )，其中第一端點Vot連接該第二PMOS(MPR )之汲極；一對NMOS包含第一NMOS(MNL )及第二NMOS(MNR )；其中該第一PMOS(MPL )與該第二PMOS(MPR )源極分別耦合至高電位(HV)；該第一PMOS(MPL )與該第二PMOS(MPR )閘極耦合一起，經由介於該第一PMOS(MPL )與該第二PMOS(MPR )閘極間第二端點Vm；及一電位偏移PMOS(MPS )耦合介於該第一PMOS(MPL )與該第二PMOS(MPR )閘極間；其中該電位偏移PMOS(MPS )源極耦接該第一PMOS(MPL )閘極，該電位偏移PMOS(MPS )汲極耦接該第二PMOS(MPR )閘極；其中該電位偏移PMOS(MPS )閘極耦接一導線，該導線 介於該第二端點Vm及第三端點Va間，該第三端點Va介於該第一PMOS(MPL )與該第一NMOS(MNL )間。
- 如請求項6所述之電流鏡調整型位準偏移器，其中一輸出耦接於該第一端點Vot與該第二NMOS(NNR )汲極間。
- 如請求項6所述之電流鏡調整型位準偏移器，其中一選擇墊耦接該第一NMOS(MNL )閘極與一反向器，其中該反向器輸出耦接該第二NMOS(MNR )閘極。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100146918A TWI434513B (zh) | 2011-12-16 | 2011-12-16 | 電流鏡調整型位準偏移器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100146918A TWI434513B (zh) | 2011-12-16 | 2011-12-16 | 電流鏡調整型位準偏移器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201328185A TW201328185A (zh) | 2013-07-01 |
| TWI434513B true TWI434513B (zh) | 2014-04-11 |
Family
ID=49225324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100146918A TWI434513B (zh) | 2011-12-16 | 2011-12-16 | 電流鏡調整型位準偏移器 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI434513B (zh) |
-
2011
- 2011-12-16 TW TW100146918A patent/TWI434513B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW201328185A (zh) | 2013-07-01 |
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