CN105656017B - 适用于集成电路的保护电路与输入电路 - Google Patents

Abstract

本发明公开了一种适用于集成电路的输入电路与其中的保护电路。上述保护电路包括晶体管、电压选择器、反相器、电阻、以及开关电路。晶体管耦接保护电路的输入端。电压选择器耦接晶体管与保护电路的该输入端，将保护电路的输入端的电压与接地电压其中较低者输出至晶体管。反相器耦接晶体管。电阻耦接于电源电压与反相器之间。开关电路耦接反相器、默认电压、以及保护电路的输出端，受反相器控制而连接默认电压与保护电路的输出端或使保护电路的输出端浮置。

Description

适用于集成电路的保护电路与输入电路

技术领域

本发明是有关于一种保护电路与输入电路，且特别是有关于一种适用于集成电路(integrated circuit，IC)的保护电路与输入电路。

背景技术

集成电路出厂前通常要经过一些测试，例如在闩锁测试(latch-up test)中，要分别对集成电路的焊垫(pad)施加正电压、正电流与负电流。其中负电流测试是透过焊垫自集成电路内部的接地端抽取电流，所以此时焊垫的电压是低于接地电压的负电压。

在集成电路中，有些内部电路会受到外来的负电压影响。如果这样的内部电路所对应的焊垫进行负电流测试，负电压就会进入内部电路，扰乱其中的讯号或操作，造成电路功能失常。

发明内容

本发明提供一种保护电路与输入电路，以防止负电压经由焊垫传入集成电路内部。

本发明的保护电路包括晶体管、电压选择器、反相器(inverter)、电阻、以及开关电路。晶体管耦接保护电路的输入端。电压选择器耦接晶体管与保护电路的该输入端，将保护电路的输入端的电压与接地电压其中较低者输出至晶体管。反相器耦接晶体管。电阻耦接于电源电压与反相器之间。开关电路耦接反相器、默认电压、以及保护电路的输出端，受反相器控制而连接默认电压与保护电路的输出端或使保护电路的输出端浮置。

本发明的输入电路用于集成电路，此输入电路包括二极管(diode)、电阻、第一保护电路、以及第二保护电路。二极管的阳极(anode)耦接集成电路的焊垫。二极管的阴极(cathode)耦接电源电压。第一保护电路耦接于焊垫与集成电路的接地端之间，提供静电放电(electrostatic discharge，ESD)保护。电阻耦接于焊垫和集成电路的内部电路之间。第二保护电路的输入端耦接焊垫。第二保护电路的输出端耦接于电阻和内部电路之间。第二保护电路在输入端的电压小于零时将输出端拉升至默认电压，并在输入端的电压大于或等于零时使输出端浮置(floating)。

如上所述，第二保护电路的输出端耦接集成电路的内部电路。第二保护电路能在输入端的电压小于零时将输出端拉升至默认电压，所以能避免负电压进入内部电路而造成功能失常。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明的一实施例的一种集成电路的输入电路的示意图。

图2是依照本发明的一实施例的一种保护电路的示意图。

图3是依照本发明的另一实施例的一种保护电路的示意图。

【符号说明】

100：集成电路

110、120：保护电路

130：焊垫

140：内部电路

150：输入电路

210：电压选择器

220、320：反相器

230、310：开关电路

D1：二极管

GND：接地端

IN：输入端

OUT：输出端

Q1～Q8：晶体管

R1～R3：电阻

VDD：电源电压

具体实施方式

图1是依照本发明的一实施例的一种集成电路100的输入电路150的示意图。输入电路150包括二极管D1、电阻R1、以及保护电路110和120。二极管D1的阳极耦接集成电路100的焊垫130。二极管D1的阴极耦接电源电压VDD。电阻R1耦接于焊垫130和集成电路100的内部电路140之间。保护电路110耦接于焊垫130与集成电路100的接地端GND之间，提供静电放电保护。在进行负电流测试时，是透过焊垫130和保护电路110自接地端GND抽取电流。

保护电路120的输入端IN耦接焊垫130，所以输入端IN的电压等于焊垫130的电压。保护电路120的输出端OUT耦接于电阻R1和内部电路140之间。当焊垫130的电压大于或等于零时，保护电路120的输入端IN的电压同样大于或等于零，保护电路120使输出端OUT浮置。如此在正常操作时，保护电路120不会影响外来信号从焊垫130到内部电路140的传递。当焊垫130的电压小于零时，保护电路120的输入端IN的电压同样小于零，保护电路120将输出端OUT拉升至一个大于或等于零的默认电压，例如0或VDD。如此可避免焊垫130的负电压进入内部电路140。

保护电路110包括晶体管Q1和电阻R2。晶体管Q1为N通道金属氧化物半导体场效晶体管(n-channel metal-oxide-semiconductor field-effect transistor，简称为NMOS晶体管)。晶体管Q1的漏极(drain)耦接焊垫130。晶体管Q1的基极(body)与源极(source)耦接接地端GND。电阻R2耦接于晶体管Q1的栅极(gate)与接地端GND之间。

图2是依照本发明的一实施例的保护电路120的示意图。保护电路120包括晶体管Q2、电阻R3、电压选择器210、反相器220、以及开关电路230。晶体管Q2为NMOS晶体管。晶体管Q2的源极耦接保护电路120的输入端IN。晶体管Q2的栅极接地。晶体管Q2的基极接收电压选择器210的输出电压。晶体管Q2的漏极耦接反相器220。电压选择器210耦接晶体管Q2的基极与保护电路120的输入端IN。电压选择器210可将保护电路120的输入端IN的电压与接地电压其中较低者输出至晶体管Q2的基极。如此可使晶体管Q2的基极电压不会高于晶体管Q2的源极电压，以免晶体管Q2发生错误的导通。

电压选择器210包括晶体管Q3和Q4。晶体管Q3和Q4都是NMOS晶体管。晶体管Q3的源极耦接保护电路120的输入端IN。晶体管Q3的栅极接地。晶体管Q3的基极与漏极耦接晶体管Q2的基极。晶体管Q4的源极接地。晶体管Q4的栅极耦接保护电路120的输入端IN。晶体管Q4的基极与漏极耦接晶体管Q2的基极。

当输入端IN的电压高于接地电压，晶体管Q3关闭，晶体管Q4开启。晶体管Q4将接地电压输出至晶体管Q2的基极。当输入端IN的电压低于接地电压，晶体管Q3开启，晶体管Q4关闭。晶体管Q3将输入端IN的电压输出至晶体管Q2的基极。

反相器220耦接晶体管Q2的漏极。反相器220包括晶体管Q5和Q6，其中晶体管Q5为P通道金属氧化物半导体场效晶体管(p-channel metal-oxide-semiconductor field-effect transistor，简称为PMOS晶体管)，晶体管Q6为NMOS晶体管。电阻R3耦接于电源电压VDD与反相器220之间。本实施例中，上述的默认电压为接地电压。开关电路230耦接反相器220、接地电压、以及保护电路120的输出端OUT。开关电路230受反相器220控制而连接保护电路120的输出端OUT和接地电压，或受反相器220控制而使保护电路120的输出端OUT浮置。

开关电路230包括晶体管Q7。晶体管Q7为NMOS晶体管。晶体管Q7的栅极耦接反相器220。晶体管Q7的漏极耦接保护电路120的输出端OUT。晶体管Q7的源极接地。

当焊垫130的电压小于零，保护电路120的输入端IN的电压同样小于零。晶体管Q2因为这个负电压而开启，将这个负电压传送到反相器220。反相器220的晶体管Q5因为这个负电压而开启，使反相器220输出高电压VDD。然后晶体管Q7因应此高电压而开启，将输出端OUT拉升至接地电压，以免焊垫130的负电压进入内部电路140。

当焊垫130的电压大于或等于零，保护电路120的输入端IN的电压同样大于或等于零。晶体管Q2因此关闭。电阻R3将电源电压VDD传送至反相器220，使反相器220的晶体管Q6开启而输出接地电压。此接地电压使晶体管Q7关闭。保护电路120的输出端OUT因此而浮置。所以焊垫130和内部电路140之间的信号传递不受影响。

图3是依照本发明的另一实施例的保护电路120的示意图。本实施例的保护电路120之中，开关电路230被开关电路310取代。开关电路310包括反相器320和晶体管Q8。反相器320耦接反相器220。晶体管Q8为PMOS晶体管。晶体管Q8的栅极耦接反相器320。晶体管Q8的漏极耦接保护电路120的输出端OUT。本实施例中，上述的默认电压为电源电压VDD。晶体管Q8的源极耦接电源电压VDD。

开关电路310的作用和开关电路230相似。当保护电路120的输入端IN的电压小于零，反相器220输出电源电压VDD，使晶体管Q8开启而将保护电路120的输出端OUT拉升至电源电压VDD，以免焊垫130的负电压进入内部电路140。当保护电路120的输入端IN的电压大于或等于零，反相器220输出接地电压，使晶体管Q8关闭。保护电路120的输出端OUT因此而浮置。所以焊垫130和内部电路140之问的信号传递不受影响。

综上所述，本发明的保护电路可避免负电压进入集成电路的内部电路。本发明的保护电路和集成电路的内部电路无关，不需要了解内部电路的详情，就能与各种内部电路搭配使用。本发明的保护电路只用小尺寸的NMOS和PMOS晶体管就能实现，只需要少许布局面积(layout area)。本发明的保护电路在正常操作时不影响外来信号进入内部电路，而且不会妨碍原有的静电放电保护电路。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种保护电路，包括：

一第一晶体管，耦接该保护电路的输入端；

一电压选择器，耦接该第一晶体管与该保护电路的该输入端，将该保护电路的该输入端的电压与一接地电压其中较低者输出至该第一晶体管；

一第一反相器，耦接该第一晶体管；

一电阻，耦接于一电源电压与该第一反相器之间；以及

一开关电路，耦接该第一反相器、一默认电压、以及该保护电路的输出端，受该第一反相器控制而连接该默认电压与该保护电路的该输出端或使该保护电路的该输出端浮置。

2.根据权利要求1所述的保护电路，其中该第一晶体管为NMOS晶体管，该第一晶体管的源极耦接该保护电路的该输入端，该第一晶体管的栅极接地，该第一晶体管的基极接收该电压选择器的输出电压，该第一晶体管的漏极耦接该第一反相器。

3.根据权利要求1所述的保护电路，其中该电压选择器包括：

一第二晶体管，其中该第二晶体管为NMOS晶体管，该第二晶体管的源极耦接该保护电路的该输入端，该第二晶体管的栅极接地，该第二晶体管的基极与漏极耦接该第一晶体管；以及

一第三晶体管，其中该第三晶体管为NMOS晶体管，该第三晶体管的源极接地，该第三晶体管的栅极耦接该保护电路的该输入端，该第三晶体管的基极与漏极耦接该第一晶体管。

4.根据权利要求1所述的保护电路，其中该开关电路包括一第四晶体管，该第四晶体管为NMOS晶体管，该第四晶体管的栅极耦接该第一反相器，该第四晶体管的漏极耦接该保护电路的该输出端，该第四晶体管的源极接地，该默认电压为该接地电压。

5.根据权利要求1所述的保护电路，其中该开关电路包括：

一第二反相器，耦接该第一反相器；以及

一第五晶体管，其中该第五晶体管为PMOS晶体管，该第五晶体管的栅极耦接该第二反相器，该第五晶体管的漏极耦接该保护电路的该输出端，该第五晶体管的源极耦接该电源电压，该默认电压为该电源电压。

6.一种输入电路，用于一集成电路，该输入电路包括：

一二极管，其中该二极管的阳极耦接该集成电路的一焊垫，该二极管的阴极耦接一电源电压；

一第一保护电路，耦接于该焊垫与该集成电路的接地端之间，提供静电放电保护；

一第一电阻，耦接于该焊垫和该集成电路的内部电路之间；以及

一第二保护电路，其中该第二保护电路的输入端耦接该焊垫，该第二保护电路的输出端耦接于该第一电阻和该内部电路之间，该第二保护电路在该输入端的电压小于零时将该输出端拉升至一默认电压，在该输入端的电压大于或等于零时使该输出端浮置；

其中，该第二保护电路包括：

一第二晶体管，耦接该第二保护电路的该输入端；

一电压选择器，耦接该第二晶体管与该第二保护电路的该输入端，将该第二保护电路的该输入端的电压与一接地电压其中较低者输出至该第二晶体管；

一第一反相器，耦接该第二晶体管；

一第三电阻，耦接于该电源电压与该第一反相器之间；以及

一开关电路，耦接该第一反相器、该默认电压、以及该第二保护电路的该输出端，受该第一反相器控制而连接该默认电压与该输出端或使该输出端浮置。

7.根据权利要求6所述的输入电路，其中该第一保护电路包括：

一第一晶体管，其中该第一晶体管为NMOS晶体管，该第一晶体管的漏极耦接该焊垫，该第一晶体管的基极与源极耦接该接地端；以及

一第二电阻，耦接于该第一晶体管的栅极与该接地端之间。

8.根据权利要求6所述的输入电路，其中该第二晶体管为NMOS晶体管，该第二晶体管的源极耦接该第二保护电路的该输入端，该第二晶体管的栅极接地，该第二晶体管的基极接收该电压选择器的输出电压，该第二晶体管的漏极耦接该第一反相器。

9.根据权利要求6所述的输入电路，其中该电压选择器包括：

一第三晶体管，其中该第三晶体管为NMOS晶体管，该第三晶体管的源极耦接该第二保护电路的该输入端，该第三晶体管的栅极接地，该第三晶体管的基极与漏极耦接该第二晶体管；以及

一第四晶体管，其中该第四晶体管为NMOS晶体管，该第四晶体管的源极接地，该第四晶体管的栅极耦接该第二保护电路的该输入端，该第四晶体管的基极与漏极耦接该第二晶体管。