CN112466351A - 半导体器件 - Google Patents

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CN112466351A CN202010266145.1A CN202010266145A CN112466351A CN 112466351 A CN112466351 A CN 112466351A CN 202010266145 A CN202010266145 A CN 202010266145A CN 112466351 A CN112466351 A CN 112466351A
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Abstract

半导体器件包括主芯片和第一从芯片。主芯片输出写入信号或读取信号以及芯片标识(ID)信号，并通过由写入信号激活的发送器输出数据，或通过由读取信号激活的接收器接收数据。第一从芯片根据写入信号进入写入操作，并且被配置为当芯片ID信号具有第一逻辑电平组合时，激活第一接收器以储存数据。第一从芯片根据读取信号进入读取操作，并且被配置为当芯片ID信号具有第一逻辑电平组合时，激活第一发送器以输出数据。主芯片和第一从芯片被垂直地层叠并且通过穿透主芯片和第一从芯片的多个穿通电极彼此电连接。

Description

半导体器件
相关申请的交叉引用
本申请要求2019年9月6日提交的申请号为10-2019-0111075的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各种实施例总体而言涉及半导体器件，其通过电极接收和输出数据。
背景技术
近来，已经开发了三维半导体器件以增加其集成度。每个三维半导体器件可以通过垂直地层叠多个半导体芯片以在有限的面积上实现最大集成度来实现。
每个三维半导体芯片可以利用穿通硅通孔(TSV)技术来实现，该TSV技术利用垂直穿透半导体芯片的硅通孔来将垂直层叠的所有半导体芯片彼此电连接。因此，与利用焊线制造的三维半导体器件相比，利用TSV制造的三维半导体器件可以有效地减小其封装面积。
发明内容
根据一个实施例，一种半导体器件可以包括主芯片和第一从芯片。主芯片输出写入信号和芯片标识(ID)信号，并且通过由写入信号激活的发送器输出数据。第一从芯片可以根据写入信号进入写入操作，并且当芯片ID信号具有第一逻辑电平组合时，激活第一接收器以储存数据。主芯片和第一从芯片可以垂直层叠。主芯片和第一从芯片可以通过穿透主芯片和第一从芯片的多个穿通电极彼此电连接。
根据另一个实施例，一种半导体器件可以包括主芯片、第一从芯片和第二从芯片。主芯片可以被配置为输出写入信号、读取信号和芯片标识(ID)信号，所述主芯片可以被配置为通过由写入信号激活的第一发送器输出第一数据，以及主芯片可以被配置为通过由读取信号激活的第一接收器接收第二数据。第一从芯片可以被配置为根据写入信号进入写入操作，所述第一从芯片可以被配置为当所述芯片ID信号具有第一逻辑电平组合时激活第二接收器以储存第一数据，所述第一从芯片可以被配置为根据所述读取信号进入读取操作，以及所述第一从芯片可以被配置为当芯片ID信号具有第一逻辑电平组合时激活第二发送器以输出第二数据。第二从芯片可以被配置为根据写入信号进入写入操作，所述第二从芯片可以被配置为当芯片ID信号具有第二逻辑电平组合时激活第三接收器以储存第一数据，所述第二从芯片被配置为根据读取信号进入读取操作，以及所述第二从芯片可以被配置为当芯片ID信号具有第二逻辑电平组合时激活第三发送器以输出第二数据。主芯片、第一从芯片和第二从芯片可以垂直层叠。主芯片、第一从芯片和第二从芯片可以通过穿透主芯片、第一从芯片和第二从芯片的多个穿通电极彼此电连接。
根据一个实施例，一种半导体器件可以包括主芯片和第一从芯片。主芯片可以被配置为输出读取信号和芯片标识(ID)信号，并且可以被配置为通过由读取信号激活的接收器来接收数据。第一从芯片可以被配置为根据读取信号进入读取操作，并且可以被配置为当芯片ID信号具有第一逻辑电平组合时，激活第一发送器以输出数据。主芯片和第一从芯片可以垂直层叠。主芯片和第一从芯片可以通过穿透主芯片和第一从芯片的多个穿通电极彼此电连接。
附图说明
图1是图示了根据本公开的实施例的半导体器件的配置的框图。
图2是图示了在图1的半导体器件中包括的操作设置电路的配置的框图。
图3是图示了根据从图2中所示的操作设置电路输出的芯片ID信号的逻辑电平组合而激活的从芯片的图表。
图4是图示了在图2的操作设置电路中包括的第一脉冲生成电路的配置的电路图。
图5是图示了在图2的操作设置电路中包括的第一驱动电路的配置的电路图。
图6是图示了在图1的半导体器件中包括的第一I/O控制电路的配置的框图。
图7是图示了在图6的第一I/O控制电路中包括的写入控制电路的配置的框图。
图8是图示了在图7的写入控制电路中包括的比较电路的配置的电路图。
图9图示了在图7的写入控制电路中包括的写入使能信号生成电路的配置。
图10是图示了根据本公开的实施例的半导体器件的写入操作的时序图。
具体实施方式
在下文中将参照附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明性目的，而非旨在限制本公开的范围。
此外，信号的逻辑电平可以与所描述的信号的逻辑电平不同或相反。例如，被描述为具有逻辑“高”电平的信号可以交替地具有逻辑“低”电平，并且被描述为具有逻辑“低”电平的信号可以交替地具有逻辑“高”电平。
作为参考，可以提供包括附加组件的实施例。此外，根据实施例，可以改变指示信号或电路的状态的高或低配置。此外，可以修改实现相同功能所需的晶体管的配置。即，根据具体情况，PMOS晶体管的配置和NMOS晶体管的配置可以彼此替换。如有必要，则可以应用各种晶体管来实现这些配置。此外，可以修改用于实现相同功能或操作所需的一个或多个逻辑门的配置。即，根据具体情况，可以将一种类型操作的逻辑门配置和用于相同类型操作的另一个逻辑门配置彼此替换。如有必要，可以应用各种逻辑门来实现这些配置。
在本公开的描述中，术语“第一”和“第二”可以用于描述各种组件，但是组件不受术语的限制。这些术语可以用于区分一个组件与另一组件。例如，在不脱离本公开的范围的情况下，第一组件可以被称为第二组件，第二组件可以被称为第一组件。
如图1所示，根据一个实施例的半导体器件1可以包括：主芯片10、第一从芯片20、第二从芯片30、第三从芯片40和第四从芯片50。
主芯片10可以包括：操作设置电路11、第一发送器12和第一接收器13。
操作设置电路11可以生成写入信号WTS、读取信号RDS、控制信号CTR以及第一芯片标识(ID)信号和第二芯片标识(ID)信号CID<1:2>。操作设置电路11可以经由穿通电极TSV11、TSV12、TSV13和TSV14输出用于激活写入操作的写入信号。操作设置电路11可以经由穿通电极TSV11、TSV12、TSV13和TSV14输出用于激活读取操作的读取信号。操作设置电路11可以经由穿通电极TSV11、TSV12、TSV13和TSV14输出控制信号CTR。操作设置电路11可以经由穿通电极TSV21、TSV22、TSV23和TSV24输出第一芯片ID信号和第二芯片ID信号CID<1:2>。尽管图1图示了如下的示例，其中写入信号WTS、读取信号RDS和控制信号CTR通过包括串联连接的穿通电极TSV11、TSV12、TSV13和TSV14的单个互连线传输，但是实施例不限于此。例如，在一些其他实施例中，写入信号WTS、读取信号RDS和控制信号CTR可以通过三个单独的互连线中的相应互连线来传输。尽管图1图示了如下的示例，其中第一芯片ID信号CID和第二芯片ID信号CID<1:2>通过包括串联连接的穿通电极TSV21、TSV22、TSV23和TSV24的单个互连线传输，但是实施例不限于此。例如，在一些实施例中，第一芯片ID信号和第二芯片ID信号CID<1:2>可以通过两个单独的互连线中的相应互连线来传输。
第一发送器12可以通过写入信号WTS被使能。当用于激活写入操作的写入信号WTS被输入至第一发送器12时，第一发送器12可以被使能以经由串联连接的电极TSV31、TSV32、TSV33和TSV34输出数据DATA。
第一接收器13可以通过读取信号RDS被使能。当用于激活读取操作的读取信号RDS被输入至第一接收器13时，第一接收器13可以被使能以经由穿通电极TSV31、TSV32、TSV33和TSV34接收数据DATA。
如上所述，主芯片10可以在写入操作期间输出写入信号WTS、控制信号CTR以及第一芯片ID信号和第二芯片ID信号CID<1:2>，并且第一发送器12可以在写入操作期间被使能以经由穿通电极TSV31、TSV32、TSV33和TSV34输出数据DATA。主芯片10可以在读取操作期间输出读取信号RDS、控制信号CTR以及第一芯片ID信号CID和第二芯片ID信号CID<1:2>，并且第一接收器13可以在读取操作期间被使能以经由穿通电极TSV31、TSV32、TSV33和TSV34接收数据DATA。
第一从芯片20可以包括：第一输入/输出(I/O)控制电路21、第二发送器22和第二接收器23。
第一I/O控制电路21可以接收写入信号WTS、读取信号RDS、控制信号CTR以及第一芯片ID信号和第二芯片ID信号CID<1:2>，以生成第一写入使能信号WEN<1>和第一读取使能信号REN<1>。第一I/O控制电路21可以生成第一写入使能信号WEN<1>，所述第一写入使能信号WEN<1>在写入信号WTS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>具有第一逻辑电平组合时被使能。第一I/O控制电路21可以生成第一读取使能信号REN<1>，所述第一读取使能信号REN<1>在读取信号RDS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>具有第一逻辑电平组合时被使能。稍后将参照图3来描述第一芯片ID信号CID和第二芯片ID信号CID<1:2>的第一逻辑电平组合。
第二发送器22可以通过第一读取使能信号REN<1>被使能。第二发送器22可以通过第一读取使能信号REN<1>被使能，以输出储存在其中的内部数据(未示出)作为数据DATA。当在读取操作期间第一读取使能信号REN<1>被输入至第二发送器22时，第二发送器22可以被使能以经由穿通电极TSV31、TSV32、TSV33和TSV34输出数据DATA。
第二接收器23可以通过第一写入使能信号WEN<1>被使能。当在写入操作期间第一写入使能信号WEN<1>被输入至第二接收器23时，第二接收器23可以被使能以经由穿通电极TSV31、TSV32、TSV33和TSV34接收数据DATA。第二接收器23可以通过第一写入使能信号WEN<1>被使能，以接收数据DATA并且将数据DATA储存为内部数据(未示出)。
根据上述第一从芯片20，当在写入操作期间第一芯片ID信号和第二芯片ID信号CID<1:2>具有第一逻辑电平组合时，第一从芯片20的第二接收器23可以被使能以储存数据DATA。另外，当在读取操作期间第一芯片ID信号和第二芯片ID信号CID<1:2>具有第一逻辑电平组合时，第一从芯片20的第二发送器22可以被使能以输出数据DATA。
第二从芯片30可以包括：第二I/O控制电路31、第三发送器32和第三接收器33。
第二I/O控制电路31可以接收写入信号WTS、读取信号RDS、控制信号CTR以及第一芯片ID信号和第二芯片ID信号CID<1:2>，以生成第二写入使能信号WEN<2>和第二读取使能信号REN<2>。第二I/O控制电路31可以生成第二写入使能信号WEN<2>，当写入信号WTS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>具有第二逻辑电平组合时，所述第二写入使能信号WEN<2>被使能。第二I/O控制电路31可以生成第二读取使能信号REN<2>，当读取信号RDS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>具有第二逻辑电平组合时，所述第二读取使能信号REN<2>被使能。稍后将参照图3描述第一芯片ID信号和第二芯片ID信号CID<1:2>的第二逻辑电平组合。
第三发送器32可以通过第二读取使能信号REN<2>被使能。第三发送器32可以通过第二读取使能信号REN<2>被使能，以输出储存在其中的内部数据(未示出)作为数据DATA。当在读取操作期间第二读取使能信号REN<2>被输入至第三发送器32时，第三发送器32可以被使能以经由穿通电极TSV31、TSV32、TSV33和TSV34输出数据DATA。
第三接收器33可以通过第二写入使能信号WEN<2>被使能。当在写入操作期间第二写入使能信号WEN<2>被输入至第三接收器33时，第三接收器33可以被使能以经由穿通电极TSV31、TSV32、TSV33和TSV34接收数据DATA。第三接收器33可以通过第二写入使能信号WEN<2>被使能，以接收数据DATA并且将数据DATA储存为内部数据(未示出)。
根据上述第二从芯片30，当在写入操作期间第一芯片ID信号和第二芯片ID信号CID<1:2>具有第二逻辑电平组合时，第二从芯片30的第三接收器33可以被使能以储存数据DATA。另外，当在读取操作期间第一芯片ID信号和第二芯片ID信号CID<1:2>具有第二逻辑电平组合时，第二从芯片30的第三发送器32可以被使能以输出数据DATA。
第三从芯片40可以包括：第三I/O控制电路41、第四发送器42和第四接收器43。
第三I/O控制电路41可以接收写入信号WTS、读取信号RDS、控制信号CTR以及第一芯片ID信号和第二芯片ID信号CID<1:2>，以生成第三写入使能信号WEN<3>和第三读取使能信号REN<3>。第三I/O控制电路41可以生成第三写入使能信号WEN<3>，当写入信号WTS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>具有第三逻辑电平组合时，所述第三写入使能信号WEN<3>被使能。第三I/O控制电路41可以生成第三读取使能信号REN<3>，当读取信号RDS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>具有第三逻辑电平组合时，所述第三读取使能信号REN<3>被使能。稍后将参照图3来描述第一芯片ID信号和第二芯片ID信号CID<1:2>的第三逻辑电平组合。
第四发送器42可以通过第三读取使能信号REN<3>被使能。第四发送器42可以通过第三读取使能信号REN<3>被使能，以输出储存在其中的内部数据(未示出)作为数据DATA。当在读取操作期间第三读取使能信号REN<3>被输入至第四发送器42时，第四发送器42可以被使能以经由穿通电极TSV31、TSV32、TSV33和TSV34输出数据DATA。
第四接收器43可以通过第三写入使能信号WEN<3>被使能。当在写入操作期间第三写入使能信号WEN<3>被输入至第四接收器43时，第四接收器43可以被使能以经由穿通电极TSV31、TSV32、TSV33和TSV34接收数据DATA。第四接收器43可以通过第三写入使能信号WEN<3>被使能，以接收数据DATA并且将数据DATA储存为内部数据(未示出)。
根据上述第三从芯片40，当在写入操作期间第一芯片ID信号和第二芯片ID信号CID<1:2>具有第三逻辑电平组合时，第三从芯片40的第四接收器43可以被使能以储存数据DATA。另外，当在读取操作期间第一芯片ID信号和第二芯片ID信号CID<1:2>具有第三逻辑电平组合时，第三从芯片40的第四发送器42可以被使能以输出数据DATA。
第四从芯片50可以包括：第四I/O控制电路51、第五发送器52和第五接收器53。
第四I/O控制电路51可以接收写入信号WTS、读取信号RDS、控制信号CTR以及第一芯片ID信号和第二芯片ID信号CID<1:2>，以生成第四写入使能信号WEN<4>和第四读取使能信号REN<4>。第四I/O控制电路51可以生成第四写入使能信号WEN<4>，当写入信号WTS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>具有第四逻辑电平组合时，所述第四写入使能信号WEN<4>被使能。第四I/O控制电路51可以生成第四读取使能信号REN<4>，当读取信号RDS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>具有第四逻辑电平组合时，所述第四读取使能信号REN<4>被使能。稍后将参照图3描述第一芯片ID信号和第二芯片ID信号CID<1:2>的第四逻辑电平组合。
第五发送器52可以通过第四读取使能信号REN<4>被使能。第五发送器52可以通过第四读取使能信号REN<4>被使能，以将储存在其中的内部数据(未示出)作为数据DATA输出。在读取操作期间，当第四读取使能信号REN<4>被输入至第五发送器52时，第五发送器52可以被使能以经由穿通电极TSV31、TSV32、TSV33和TSV34输出数据DATA。
第五接收器53可以通过第四写入使能信号WEN<4>被使能。当在写入操作期间第四写入使能信号WEN<4>被输入至第五接收器53时，第五接收器53可以被使能以经由穿通电极TSV31、TSV32、TSV33和TSV34接收数据DATA。第五接收器53可以通过第四写入使能信号WEN<4>被使能以接收数据DATA并且将数据DATA储存为内部数据(未示出)。
根据上述第四从芯片50，当在写入操作期间第一芯片ID信号和第二芯片ID信号CID<1:2>具有第四逻辑电平组合时，第四从芯片50的第五接收器53可以被使能以储存数据DATA。另外，当在读取操作期间第一芯片ID信号和第二芯片ID信号CID<1:2>具有第四逻辑电平组合时，第四从芯片50的第五发送器52可以被使能以输出数据DATA。
主芯片10和第一从芯片20可以垂直地层叠并且可以通过穿通电极TSV11、TSV21和TSV31彼此电连接。第一从芯片20和第二从芯片30可以垂直地层叠并且可以通过穿通电极TSV12、TSV22和TSV32彼此电连接。第二从芯片30和第三从芯片40可以垂直地层叠并且可以通过穿通电极TSV13、TSV23和TSV33彼此电连接。第三从芯片40和第四从芯片50可以垂直地层叠并且可以通过穿通电极TSV14、TSV24和TSV34彼此电连接。尽管图1图示了其中利用垂直层叠的多个穿通硅通孔来实现穿通电极TSV11、TSV12、TSV13和TSV14的示例，但不限于此。例如，在一些实施例中，可以利用单个穿通硅通孔来实现穿通电极TSV11、TSV12、TSV13和TSV14。另外，尽管图1图示了其中利用垂直地层叠的多个穿通硅通孔实现穿通电极TSV21、TSV22、TSV23和TSV24的示例，但是实施例不限于此。例如，在一些实施例中，可以利用单个穿通硅通孔来实现穿通电极TSV21、TSV22、TSV23和TSV24。此外，尽管图1图示了其中利用垂直地层叠的多个穿通硅通孔来实现穿通电极TSV31、TSV32、TSV33和TSV34的示例，但是实施例不限于此。例如，在一些实施例中，可以利用单个穿通硅通孔来实现穿通电极TSV31、TSV32、TSV33和TSV34。
参考图2，操作设置电路11可以包括：写入操作设置电路100、读取操作设置电路200和芯片ID生成电路300。
写入操作设置电路100可以包括第一脉冲生成电路110和第一驱动电路120。
当写入信号WTS被输入至第一脉冲生成电路110时，第一脉冲生成电路110可以生成写入脉冲WTP。当具有逻辑“高”电平的写入信号WTS被输入至第一脉冲生成电路110时，第一脉冲生成电路110可以生成具有逻辑“低”电平的写入脉冲WTP。
当操作设置信号SLC被输入至第一驱动电路120时，第一驱动电路120可以根据写入脉冲WTP而生成控制信号CTR。当操作设置信号SLC被使能为具有逻辑“高”时，第一驱动电路120可以根据具有逻辑“低”电平的写入脉冲WTP而生成被使能为具有逻辑“高”电平的控制信号CTR。
如上所述，写入操作设置电路100可以生成控制信号CTR，所述控制信号CTR在写入操作期间写入信号WTS和操作设置信号SLC被输入至写入操作设置电路100时被使能。在写入操作期间，写入操作设置电路100可以经由穿通电极TSV11、TSV12、TSV13和TSV14输出控制信号CTR。操作设置信号SLC可以被设置为在写入操作和读取操作期间当主芯片10被激活时被使能的信号。
读取操作设置电路200可以包括第二脉冲生成电路210和第二驱动电路220。
当读取信号RDS被输入至第二脉冲生成电路210时，第二脉冲生成电路210可以生成读取脉冲RDP。当具有逻辑“高”电平的读取信号RDS被输入至第二脉冲生成电路210时，第二脉冲生成电路210可以生成具有逻辑“低”电平的读取脉冲RDP。
当操作设置信号SLC被输入至第二驱动电路220时，第二驱动电路220可以根据读取脉冲RDP而生成控制信号CTR。当操作设置信号SLC被使能为具有逻辑“高”电平时，第二驱动电路220可以通过具有逻辑“低”电平的读取脉冲RDP而生成被使能为具有逻辑“高”电平的控制信号CTR。
如上所述，读取操作设置电路200可以生成控制信号CTR，所述控制信号CTR在读取操作期间读取信号RDS和操作设置信号SLC被输入至读取操作设置电路200时被使能。在读取操作期间，读取操作设置电路200可以经由穿通电极TSV11、TSV12、TSV13和TSV14输出控制信号CTR。
当写入信号WTS被输入至芯片ID生成电路300时，芯片ID生成电路300可以生成第一芯片ID信号和第二芯片ID信号CID<1:2>。当写入信号WTS被输入至芯片ID生成电路300时，芯片ID生成电路300可以经由穿通电极TSV21、TSV22、TSV23和TSV24输出第一芯片ID信号和第二芯片ID信号CID<1:2>。当读取信号RDS被输入至芯片ID生成电路300时，芯片ID生成电路300可以生成第一芯片ID信号和第二芯片ID信号CID<1:2>。当读取信号RDS被输入至芯片ID生成电路300时，芯片ID生成电路300可以经由穿通电极TSV21、TSV22、TSV23和TSV24输出第一芯片ID信号和第二芯片ID信号CID<1:2>。
下文中将参考图3来描述第一从芯片至第四从芯片20、30、40和50，第一从芯片至第四从芯片20、30、40和50通过第一芯片ID信号和第二芯片ID信号CID<1:2>的第一逻辑电平组合至第四逻辑电平组合被激活，以执行写入操作或读取操作。
首先，第一芯片ID信号和第二芯片ID信号CID<1:2>的第一逻辑电平组合表示第一芯片ID信号CID<1>具有逻辑“低(L)”电平并且第二芯片ID信号CID<2>具有逻辑“低(L)”电平。当第一芯片ID信号CID和第二芯片ID信号CID<1:2>具有第一逻辑电平组合时，第一从芯片20可以被激活以执行写入操作或读取操作。
接下来，第一芯片ID信号和第二芯片ID信号CID<1:2>的第二逻辑电平组合表示第一芯片ID信号CID<1>具有逻辑“高(H)”电平而第二芯片ID信号CID<2>具有逻辑“低(L)”电平。当第一芯片ID信号和第二芯片ID信号CID<1:2>具有第二逻辑电平组合时，第二从芯片30可以被激活以执行写入操作或读取操作。
接下来，第一芯片ID信号和第二芯片ID信号CID<1:2>的第三逻辑电平组合表示第一芯片ID信号CID<1>具有逻辑“低(L)”电平而第二芯片ID信号CID<2>具有逻辑“高(H)”电平。当第一芯片ID信号CID和第二芯片ID信号CID<1:2>具有第三逻辑电平组合时，第三从芯片40可以被激活以执行写入操作或读取操作。
最后，第一芯片ID信号和第二芯片ID信号CID<1:2>的第四逻辑电平组合表示第一芯片ID信号CID<1>具有逻辑“高(H)”电平并且第二芯片ID信号CID<2>具有逻辑“高(H)”电平。当第一芯片ID信号和第二芯片ID信号CID<1:2>具有第四逻辑电平组合时，第四从芯片50可以被激活以执行写入操作或读取操作。
参考图4，可以利用反相器IV11、IV12和IV13以及与非门NAND11来实现第一脉冲生成电路110。
当写入信号WTS被使能为具有逻辑“高”电平时，第一脉冲生成电路110可以生成具有逻辑“低”电平的写入脉冲。当写入信号WTS被使能为具有逻辑“高”电平时，第一脉冲生成电路110可以生成具有逻辑“低”电平的写入脉冲，所述写入脉冲的脉冲宽度由反相器IV11、IV12和IV13的总延迟时间来设置。
在一个实施例中，除了I/O信号之外，图2中所示的第二脉冲生成电路210可以利用与图4中所示的第一脉冲生成电路110基本相同的电路来实现。因此，在下文中将省略第二脉冲生成电路210的详细描述。
参考图5，第一驱动电路120可以包括：驱动信号生成电路121、第一上拉/下拉信号生成电路122和第一控制信号输出电路123。
驱动信号生成电路121可以利用与非门NAND21和反相器IV21来实现。驱动信号生成电路121可以生成驱动信号DRV，所述驱动信号DRV在操作设置信号SLC和写入信号WTS都被使能的情况下被使能。驱动信号生成电路121可以生成驱动信号DRV，所述驱动信号DRV在操作设置信号SLC和写入信号WTS都被使能为具有逻辑“高”电平的情况下被使能为具有逻辑“高”电平。驱动信号生成电路121可以对操作设置信号SLC和写入信号WTS执行逻辑“与”运算，以生成驱动信号DRV。
第一上拉/下拉信号生成电路122可以利用反相器IV22、IV23和IV24、与非门NAND22以及或非门NOR21来实现。第一上拉/下拉信号生成电路122可以生成第一上拉信号PU<1>和第一下拉信号PD<1>，所述第一上拉信号PU<1>和第一下拉信号PD<1>中的一个在写入信号WTS和驱动信号DRV被使能的情况下根据写入脉冲WTP的逻辑电平而选择性地被使能。第一上拉/下拉信号生成电路122可以生成第一上拉信号PU<1>，在写入信号WTS和驱动信号DRV被使能为具有逻辑“高”电平的情况下，当写入脉冲WTP具有逻辑“低”电平时，第一上拉信号PU<1>被使能为具有逻辑“低”电平。第一上拉/下拉信号生成电路122可以生成第一下拉信号PD<1>，在写入信号WTS和驱动信号DRV被使能为具有逻辑“高”电平的情况下，当写入脉冲WTP具有逻辑“高”电平时，第一下拉信号PD<1>被使能为具有逻辑“高”电平。
第一控制信号输出电路123可以利用PMOS晶体管P21、NMOS晶体管N21以及NMOS晶体管N22来实现，所述PMOS晶体管P21耦接在电源电压VDD端子与节点nd21之间并且通过第一上拉信号PU<1>导通，所述NMOS晶体管N21耦接在节点nd21与接地电压VSS端子之间并且通过第一下拉信号PD<1>被导通，所述NMOS晶体管N22耦接在节点nd21与接地电压VSS端子之间并且通过复位信号RST被导通。当第一上拉信号PU<1>具有逻辑“低”电平时，PMOS晶体管P21可以被导通以将节点nd21驱动至电源电压VDD电平并且生成具有逻辑“高”电平的控制信号CTR。当第一下拉信号PD<1>具有逻辑“高”电平时，NMOS晶体管N21可以被导通以将节点nd21驱动至接地电压VSS电平并且生成具有逻辑“低”电平的控制信号CTR。当复位信号RST具有逻辑“高”电平时，NMOS晶体管N22可以被导通以将节点nd21驱动至接地电压VSS电平并且生成具有逻辑“低”电平的控制信号CTR。第一控制信号输出电路123可以根据第一上拉信号PU<1>和第一下拉信号PD<1>来驱动控制信号CTR，以经由穿通电极TSV11、TSV12、TSV13和TSV14输出被驱动的控制信号CTR。复位信号RST可以被设置为在半导体器件1的初始化操作期间被使能为具有逻辑“高”电平的信号。
在一个实施例中，除了I/O信号之外，图2中所示的第二驱动电路220可以利用与图5中所示的第一驱动电路120基本相同的电路来实现。因此，在下文中将省略第二驱动电路220的详细描述。
参考图6，第一I/O控制电路21可以包括写入控制电路400和读取控制电路500。
当写入信号WTS和控制信号CTR被使能时，写入控制电路400可以将第一芯片ID信号和第二芯片ID信号CID<1:2>与第一被储存的ID信号和第二被储存的ID信号SID<1:2>进行比较，以生成第一写入使能信号WEN<1>。当写入信号WTS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>以及第一被储存的ID信号和第二被储存的ID信号SID<1:2>具有第一逻辑电平组合时，写入控制电路400可以生成被使能的所述第一写入使能信号WEN<1>。第一被储存的ID信号和第二被储存的ID信号SID<1:2>可以是具有第一逻辑电平组合的固定逻辑电平组合的信号。如参考图3所描述的，第一芯片ID信号和第二芯片ID信号CID<1:2>的第一逻辑电平组合表示第一芯片ID信号CID<1>具有逻辑“低(L)”电平并且第二芯片ID信号CID<2>具有逻辑“低(L)”电平。因此，第一被储存的ID信号和第二被储存的ID信号SID<1:2>的第一逻辑电平组合也可以表示第一被储存的ID信号SID<1>具有逻辑“低(L)”电平并且第二被储存的ID信号SID<2>具有逻辑“低(L)”电平。
当读取信号RDS和控制信号CTR被使能时，读取控制电路500可以将第一芯片ID信号和第二芯片ID信号CID<1:2>与第一被储存的ID信号和第二被储存的ID信号SID<1:2>进行比较，以生成第一读取使能信号REN<1>。读取控制电路500可以生成第一读取使能信号REN<1>，所述第一读取使能信号REN<1>在读取信号RDS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>以及第一被储存的ID信号和第二被储存的ID信号SID<1:2>具有第一逻辑电平组合时被使能。
当在写入操作期间写入信号WTS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>以及第一被储存的ID信号和第二被储存的ID信号SID<1:2>具有第一逻辑电平组合时，具有上述配置的第一I/O控制电路21可以生成第一写入使能信号WEN<1>。当在读取操作期间读取信号RDS和控制信号CTR被使能并且第一芯片ID信号和第二芯片ID信号CID<1:2>以及第一被储存的ID信号和第二被储存的ID信号SID<1:2>具有第一逻辑电平组合时，第一I/O控制电路21可以生成第一读取使能信号REN<1>。
在一个实施例中，除了I/O信号之外，图1中所示的第二I/O控制电路31、第三I/O控制电路41和第四I/O控制电路51中的每一个可以利用与图6中所示的第一I/O控制电路21基本相同的电路来实现。因此，在下文中将省略第二I/O控制电路31、第三I/O控制电路41和第四I/O控制电路51的详细描述。
参考图7，写入控制电路400可以包括比较电路410和写入使能信号生成电路420。
在写入信号WTS被使能的情况下，比较电路410可以将第一被储存的ID信号和第二被储存的ID信号SID<1:2>的逻辑电平组合与第一芯片ID信号和第二芯片ID信号CID<1:2>的逻辑电平组合进行比较，以生成比较信号COMP。在写入信号WTS被使能的情况下，当第一被储存的ID信号和第二被储存的ID信号SID<1:2>以及第一芯片ID信号和第二芯片ID信号CID<1:2>具有相同的逻辑电平组合时，比较电路410可以生成被使能的比较信号COMP。
在控制信号CTR被使能的情况下，写入使能信号生成电路420可以从比较信号COMP生成第一写入使能信号WEN<1>。在控制信号CTR被使能的情况下，当比较信号COMP被使能时，写入使能信号生成电路420可以生成被使能的第一写入使能信号WEN<1>。
参考图8，比较电路410可以利用异或非门ENOR31和ENOR32、反相器IV31、IV32、IV33和IV34以及与非门NAND31和NAND32来实现。
在写入信号WTS被使能为具有逻辑“高”电平的情况下，当第一被储存的ID信号和第二被储存的ID信号SID<1:2>以及第一芯片ID信号和第二芯片ID信号CID<1:2>具有第一逻辑电平组合时，比较电路410可以生成被使能为具有逻辑“高”电平的比较信号COMP。
参考图9，写入使能信号生成电路420可以包括：第二上拉/下拉信号生成电路421、预使能信号生成电路422、延迟电路423和锁存电路424。
第二上拉/下拉信号生成电路421可以利用反相器IV41、与非门NAND41和或非门NOR41来实现。第二上拉/下拉信号生成电路421可以生成第二上拉信号PU<2>和第二下拉信号PD<2>，所述第二上拉信号PU<2>和第二下拉信号PD<2>中的一个在控制信号CTR被使能的情况下根据比较信号COMP的逻辑电平而选择性地被使能。在控制信号CTR被使能为具有逻辑“高”电平的情况下，当比较信号COMP具有逻辑“高”电平时，第二上拉/下拉信号生成电路421可以生成被使能为具有逻辑“低”电平的第二上拉信号PU<2>。在控制信号CTR被使能为具有逻辑“高”电平的情况下，当比较信号COMP具有逻辑“低电平”时，第二上拉/下拉信号生成电路421可以生成被使能为具有逻辑“高”电平的第二下拉信号PD<2>。
预使能信号生成电路422可以利用PMOS晶体管P41、NMOS晶体管N41以及NMOS晶体管N42来实现，所述PMOS晶体管P41耦接在电源电压VDD端子与节点nd41之间并且通过第二上拉信号PU<2>被导通，所述NMOS晶体管N41耦接在节点nd41与接地电压VSS端子之间并且通过第二下拉信号PD<2>被导通，所述NMOS晶体管N42耦接在节点nd41与接地电压VSS端子之间并且通过复位信号RST被导通。当第二上拉信号PU<2>被使能为具有逻辑“低”电平时，PMOS晶体管P41可以被导通以将节点nd41驱动至电源电压VDD电平并且生成具有逻辑“高”电平的预使能信号PEN。当第二下拉信号PD<2>被使能为具有逻辑“高”电平时，NMOS晶体管N41可以被导通以将节点nd41驱动至接地电压VSS电平并且生成具有逻辑“低”电平的预使能信号PEN。当复位信号RST被使能为具有逻辑“高”电平时，NMOS晶体管N42可以被导通以将节点nd41驱动至接地电压VSS电平并且生成具有逻辑“低”电平的预使能信号PEN。
延迟电路423可以将写入信号WTS延迟写入等待时段(write latency period)，并且可以控制写入信号WTS的脉冲宽度以生成写入延迟信号ENGIO。写入等待时段可以被设置为在生成写入信号WTS的时间点与写入数据的时间点之间的间隔时间。用于将写入信号WTS延迟的延迟时间可以根据实施例而被设置为不同。
锁存电路424可以利用反相器IV42、IV43、IV44、IV45、IV46和IV47以及与非门NAND42、NAND43和NAND45来实现。当预使能信号PEN被使能为具有逻辑“高”电平时，锁存电路424可以生成被使能为具有逻辑“高”电平的第一写入使能信号WEN<1>。当复位信号RST被禁止而具有逻辑“低”电平并且写入延迟信号ENGIO具有逻辑“低”电平时，锁存电路424可以生成被禁止而具有逻辑“低”电平的第一写入使能信号WEN<1>。
在下文中将结合通过第一芯片ID信号和第二芯片ID信号CID<1:2>激活第一从芯片20以执行第一从芯片20的写入操作的情况，参考图10来描述半导体器件1的写入操作。
在时间点“T1”，操作设置电路11可以生成具有逻辑“高”电平的写入信号WTS以进入写入操作。操作设置电路11可以生成具有第一逻辑电平组合的第一芯片ID信号和第二芯片ID信号CID<1:2>。
第一发送器12可以通过具有逻辑“高”电平的写入信号WTS而被激活，以经由穿通电极TSV31、TSV32、TSV33和TSV34输出由外部设备提供的数据DATA。在这种情况下，第一接收器13可以通过具有逻辑“低”电平的读取信号RDS而被去激活。
因为操作设置信号SLC和写入信号WTS被使能为具有逻辑“高”电平，所以第一驱动电路120的驱动信号生成电路121可以生成被使能为具有逻辑“高”电平的驱动信号DRV。
在第一从芯片20的第一I/O控制电路21中包括的比较电路410可以在写入信号WTS被使能为具有逻辑“高”电平的情况下将具有第一逻辑电平组合的第一芯片ID信号和第二芯片ID信号CID<1:2>与具有第一逻辑电平组合的第一被储存的ID信号和第二被储存的ID信号SID<1:2>进行比较，从而生成被使能为具有逻辑“高”电平的比较信号COMP。
在时间点“T2”，第一脉冲生成电路110可以生成具有逻辑“低”电平的写入脉冲WTP，所述写入脉冲WTP从在时间点“T1”生成为具有逻辑“高”电平的写入信号WTS创建。
第一驱动电路120的第一上拉/下拉信号生成电路122可以生成第一上拉信号PU<1>，所述第一上拉信号PU<1>在写入信号WTS和驱动信号DRV被使能为具有逻辑“高”电平的情况下通过具有逻辑“低”电平的写入脉冲WTP而被使能为具有逻辑“低”电平。
第一驱动电路120的第一控制信号输出电路123可以生成控制信号CTR，所述控制信号CTR通过具有逻辑“低”电平的第一上拉信号PU<1>而被使能为具有逻辑“高”电平。
在写入使能信号生成电路420中包括的第二上拉/下拉信号生成电路421可以生成第二上拉信号PU<2>，所述第二上拉信号PU<2>在控制信号CTR被使能为具有逻辑“高”电平的情况下通过具有逻辑“高”电平的比较信号COMP而被使能为具有逻辑“低”电平。
在写入使能信号生成电路420中包括的预使能信号生成电路422可以根据具有逻辑“低”电平的第二上拉信号PU<2>来生成具有逻辑“高”电平的预使能信号PEN。
在写入使能信号生成电路420中包括的锁存电路424可以生成通过具有逻辑“高”电平的预使能信号PEN而被使能为具有逻辑“高”电平的第一写入使能信号WEN<1>。
第二接收器23可以通过第一写入使能信号WEN<1>而被激活，以经由穿通电极TSV31、TSV32、TSV33和TSV34接收数据DATA，并且执行第一从芯片20的写入操作。在这种情况下，第二发送器22可以通过具有逻辑“低”电平的第一读取使能信号REN<1>而被去激活。
在时间点“T3”，延迟电路423可以将写入信号WTS延迟写入等待时段，并且可以控制写入信号WTS的脉冲宽度以生成具有逻辑“低”电平的写入延迟信号ENGIO。写入等待时段可以被设置为在生成写入信号WTS的时间点与写入数据的时间点之间的间隔时间。
在写入使能信号生成电路420中包括的锁存电路424可以生成通过具有逻辑“低”电平的复位信号RST和具有逻辑“低”电平的写入延迟信号ENGIO而被禁止为具有逻辑“低”电平的第一写入使能信号WEN<1>。
第二接收器23可以通过第一写入使能信号WEN<1>而被去激活。
如上所述，根据实施例的半导体器件可以仅激活包括在由来自多个层叠从芯片的芯片ID信号选中的任意一个从芯片中的发送器或接收器，以在读取操作或写入操作期间输出或接收数据。结果，可以降低半导体器件的功耗。

Claims (35)

1.一种半导体器件，包括：
主芯片，其被配置为输出写入信号和芯片标识ID信号，并且被配置为通过由所述写入信号激活的发送器输出数据；
第一从芯片，其被配置为根据所述写入信号进入写入操作，并且被配置为当所述芯片ID信号具有第一逻辑电平组合时，激活第一接收器以储存所述数据；以及
其中，所述主芯片和所述第一从芯片垂直层叠，以及
其中，所述主芯片和所述第一从芯片通过穿透所述主芯片和所述第一从芯片的多个穿通电极彼此电连接。
2.根据权利要求1所述的半导体器件，还包括：
第二从芯片，其被配置为根据所述写入信号进入所述写入操作，并且被配置为当所述芯片ID信号具有第二逻辑电平组合时，激活第二接收器以储存所述数据；
其中，所述主芯片、所述第一从芯片和所述第二从芯片垂直层叠，以及
其中，所述主芯片、所述第一从芯片和所述第二从芯片通过穿透所述主芯片、所述第一从芯片和所述第二从芯片的多个穿通电极彼此电连接。
3.根据权利要求2所述的半导体器件，其中，所述第一从芯片和所述第二从芯片中的任意一个通过经由单个互连线输入的所述芯片ID信号而选择性地被激活，从而允许执行所述写入操作，所述单个互连线包括所述多个穿通电极之中垂直串联连接的一些穿通电极。
4.根据权利要求2所述的半导体器件，其中，所述第一从芯片和所述第二从芯片中的任意一个通过单个互连线接收所述数据，从而允许执行所述写入操作，所述单个互连线包括所述多个穿通电极之中垂直串联连接的一些穿通电极。
5.根据权利要求1所述的半导体器件，其中，所述主芯片包括：
操作设置电路，其被配置为生成所述写入信号和所述芯片ID信号，被配置为经由所述多个穿通电极之中的第一穿通电极输出所述写入信号，以及被配置为经由所述多个穿通电极之中的第二穿通电极输出所述芯片ID信号；以及
所述发送器，其被配置为通过所述写入信号被激活，以经由所述多个穿通电极之中的第三穿通电极输出所述数据。
6.根据权利要求5所述的半导体器件，其中，所述操作设置电路包括：
脉冲生成电路，其被配置为当所述写入信号被输入至所述脉冲生成电路时，生成写入脉冲；
驱动电路，其被配置为当操作设置信号被使能时，生成通过所述写入脉冲被使能的控制信号；以及
芯片ID生成电路，其被配置为当所述写入信号被输入至所述芯片ID生成电路时，经由所述第二穿通电极输出所述芯片ID信号。
7.根据权利要求6所述的半导体器件，其中，所述驱动电路包括：
驱动信号生成电路，其被配置为生成驱动信号，所述驱动信号在所述操作设置信号和所述写入信号都被使能的情况下被使能；
第一上拉/下拉信号生成电路，其被配置为生成第一上拉信号和第一下拉信号，所述第一上拉信号和所述第一下拉信号中的一个在所述写入脉冲和所述驱动信号被使能的情况下根据所述写入脉冲的逻辑电平而选择性地被使能；以及
第一控制信号输出电路，其被配置为根据所述第一上拉信号和所述第一下拉信号而驱动所述控制信号，以经由所述多个穿通电极之中的所述第一穿通电极输出被驱动的控制信号。
8.根据权利要求1所述的半导体器件，其中，所述第一从芯片还包括第一写入控制电路，所述第一写入控制电路被配置为当所述写入信号和控制信号被使能并且所述芯片ID信号和被储存的ID信号中的每个具有所述第一逻辑电平组合时，生成第一写入使能信号。
9.根据权利要求8所述的半导体器件，其中，所述第一写入控制电路包括：
第一比较电路，其被配置为在所述写入信号被使能的情况下，将所述被储存的ID信号的逻辑电平组合与所述芯片ID信号的逻辑电平组合进行比较，以生成第一比较信号；以及
第一写入使能信号生成电路，其被配置为在所述控制信号被使能的情况下，从所述第一比较信号生成所述第一写入使能信号。
10.根据权利要求9所述的半导体器件，其中，所述第一写入使能信号生成电路包括：
第二上拉/下拉信号生成电路，其被配置为生成第二上拉信号和第二下拉信号，所述第二上拉信号和所述第二下拉信号中的一个在所述控制信号被使能的情况下根据所述第一比较信号的逻辑电平而选择性地被使能；
第一预使能信号生成电路，其被配置为根据所述第二上拉信号和所述第二下拉信号而生成第一预使能信号；
第一延迟电路，其被配置为将所述写入信号延迟写入等待时段，并且被配置为控制所述写入信号的脉冲宽度以生成第一写入延迟信号；以及
第一锁存电路，其被配置为生成所述第一写入使能信号，所述第一写入使能信号通过所述第一预使能信号被使能而通过所述第一写入延迟信号被禁止。
11.根据权利要求2所述的半导体器件，其中，所述第二从芯片还包括第二写入控制电路，所述第二写入控制电路被配置为当所述写入信号和控制信号被使能并且所述芯片ID信号和被储存的ID信号中的每个具有所述第二逻辑电平组合时，生成第二写入使能信号。
12.根据权利要求11所述的半导体器件，其中，所述第二写入控制电路包括：
第二比较电路，其被配置为在所述写入信号被使能的情况下，将所述被储存的ID信号的逻辑电平组合与所述芯片ID信号的逻辑电平组合进行比较，以生成第二比较信号；以及
第二写入使能信号生成电路，其被配置为在所述控制信号被使能的情况下，从所述第二比较信号生成所述第二写入使能信号。
13.根据权利要求12所述的半导体器件，其中，所述第二写入使能信号生成电路包括：
第三上拉/下拉信号生成电路，其被配置为生成第三上拉信号和第三下拉信号，所述第三上拉信号和所述第三下拉信号中的一个在所述控制信号被使能的情况下根据所述第二比较信号的逻辑电平而选择性地被使能；
第二预使能信号生成电路，其被配置为根据所述第三上拉信号和根据第三下拉信号而生成第二预使能信号；
第二延迟电路，其被配置为将所述写入信号延迟写入等待时段，并且被配置为控制所述写入信号的脉冲宽度以生成第二写入延迟信号；以及
第二锁存电路，其被配置为生成所述第二写入使能信号，所述第二写入使能信号通过所述第二预使能信号被使能而通过所述第二写入延迟信号被禁止。
14.一种半导体器件，其包括：
主芯片，其被配置为输出写入信号、读取信号和芯片标识ID信号，所述主芯片被配置为通过由所述写入信号激活的第一发送器输出第一数据，并且主芯片被配置为通过由所述读取信号激活的第一接收器接收第二数据；
第一从芯片，其被配置为根据所述写入信号进入写入操作，被配置为当所述芯片ID信号具有第一逻辑电平组合时激活第二接收器以储存所述第一数据，被配置为根据所述读取信号进入读取操作，以及被配置为当所述芯片ID信号具有所述第一逻辑电平组合时，激活第二发送器以输出所述第二数据；以及
第二从芯片，其被配置为根据所述写入信号进入所述写入操作，被配置为当所述芯片ID信号具有第二逻辑电平组合时激活第三接收器以储存所述第一数据，被配置为根据所述读取信号进入所述读取操作，以及被配置为当所述芯片ID信号具有所述第二逻辑电平组合时激活第三发送器以输出所述第二数据，
其中，所述主芯片、所述第一从芯片和所述第二从芯片垂直层叠，以及
其中，所述主芯片、所述第一从芯片和所述第二从芯片通过穿透所述主芯片、所述第一从芯片和所述第二从芯片的多个穿通电极彼此电连接。
15.根据权利要求14所述的半导体器件，其中，所述第一从芯片和第二从芯片中的任意一个通过经由单个互连线输入的所述芯片ID信号而选择性地被激活，从而执行所述写入操作或所述读取操作，所述单个互连线包括所述多个穿通电极之中垂直串联连接的一些穿通电极。
16.根据权利要求14所述的半导体器件，
其中，所述第一从芯片和所述第二从芯片中的任意一个通过单个互连线接收所述第一数据，从而允许执行所述写入操作，所述单个互连线包括所述多个穿通电极之中垂直串联连接的一些穿通电极；以及
其中，所述第一从芯片和所述第二从芯片中的任意一个通过单个互连线输出所述第二数据，从而允许执行所述读取操作，所述单个互连线包括所述多个穿通电极之中垂直串联连接的一些穿通电极。
17.根据权利要求14所述的半导体器件，其中，所述主芯片包括：
操作设置电路，其被配置为生成所述写入信号、所述读取信号和所述芯片ID信号，被配置为经由所述多个穿通电极之中的第一穿通电极输出所述写入信号，被配置为经由所述多个穿通电极之中的所述第一穿通电极输出所述读取信号，以及被配置为经由所述多个穿通电极之中的第二穿通电极输出所述芯片ID信号；
所述第一发送器，其被配置为通过所述写入信号被激活，以经由所述多个穿通电极之中的第三穿通电极输出所述第一数据；以及
所述第一接收器，其被配置为通过所述读取信号被激活，以经由所述第三穿通电极接收所述第二数据。
18.根据权利要求17所述的半导体器件，其中，所述操作设置电路包括：
写入操作设置电路，其被配置为生成控制信号，所述控制信号在所述写入信号和操作设置信号被输入至所述写入操作设置电路时被使能。
读取操作设置电路，其被配置为生成所述控制信号，所述控制信号在将所述读取信号和所述操作设置信号被输入至所述读取操作设置电路时被使能；以及
芯片ID生成电路，其被配置为当将所述写入信号或所述读取信号被输入至所述芯片ID生成电路时，经由所述第二穿通电极输出所述芯片ID信号。
19.根据权利要求18所述的半导体器件，其中，所述写入操作设置电路包括：
第一脉冲生成电路，其被配置为当所述写入信号被输入至所述第一脉冲生成电路时，生成写入脉冲；以及
第一驱动电路，其被配置为当所述操作设置信号被使能时，生成通过所述写入脉冲被使能的所述控制信号。
20.根据权利要求19所述的半导体器件，其中，所述第一驱动电路包括：
第一驱动信号生成电路，其被配置为生成第一驱动信号，第一驱动信号在所述操作设置信号和所述写入信号都被使能的情况下被使能；
第一上拉/下拉信号生成电路，其被配置为生成第一上拉信号和第一下拉信号，所述第一上拉信号和所述第一下拉信号中的一个在所述写入脉冲和所述第一驱动信号被使能的情况下根据所述写入脉冲的逻辑电平而选择性地被使能；以及
第一控制信号输出电路，其被配置为根据所述第一上拉信号和所述第一下拉信号而驱动所述控制信号，以经由所述多个穿通电极之中的所述第一穿通电极输出被驱动的控制信号。
21.根据权利要求18所述的半导体器件，其中，所述读取操作设置电路包括：
第二脉冲生成电路，其被配置为当所述读取信号被输入至所述第二脉冲生成电路时，生成读取脉冲；以及
第二驱动电路，其被配置为当所述操作设置信号被使能时，生成通过所述读取脉冲被使能的控制信号。
22.根据权利要求21所述的半导体器件，其中，所述第二驱动电路包括：
第二驱动信号生成电路，其被配置为生成第二驱动信号，所述第二驱动信号在所述操作设置信号和所述读取信号都被使能的情况下被使能；
第二上拉/下拉信号生成电路，其被配置为生成第二上拉信号和第二下拉信号，所述第二上拉信号和所述第二下拉信号中的一个在所述读取信号和所述第二驱动信号被使能的情况下根据所述读取脉冲的逻辑电平而选择性地被使能；以及
第二控制信号输出电路，其被配置为根据所述第二上拉信号和所述第二下拉信号而驱动所述控制信号，以经由所述多个穿通电极之中的所述第一穿通电极输出被驱动的控制信号。
23.根据权利要求14所述的半导体器件，其中，所述第一从芯片还包括第一输入/输出I/O控制电路，所述第一输入/输出控制电路被配置为当所述写入信号和控制信号被使能并且所述芯片ID信号和被储存的ID信号具有相同的逻辑电平组合时，生成第一写入使能信号，并且所述第一输入/输出控制电路被配置为当所述读取信号和所述控制信号被使能并且所述芯片ID信号和被储存的ID信号具有相同的逻辑电平组合时，生成第一读取使能信号。
24.根据权利要求23所述的半导体器件，其中，所述第一I/O控制电路包括：
第一写入控制电路，其被配置为当所述写入信号和所述控制信号被使能并且所述芯片ID信号和被储存的ID信号中的每个都具有所述第一逻辑电平组合时，生成所述第一写入使能信号；以及
第一读取控制电路，其被配置为当所述读取信号和所述控制信号被使能并且所述芯片ID信号和被储存的ID信号中的每个都具有所述第一逻辑电平组合时，生成所述第一读取使能信号。
25.根据权利要求24所述的半导体器件，其中，所述第一写入控制电路包括：
第一比较电路，其被配置为在所述写入信号被使能的情况下，将所述被储存的ID信号的逻辑电平组合与所述芯片ID信号的逻辑电平组合进行比较，以生成第一比较信号；以及
第一写入使能信号生成电路，其被配置为在所述控制信号被使能的情况下，从所述第一比较信号生成所述第一写入使能信号。
26.根据权利要求25所述的半导体器件，其中，所述第一写入使能信号生成电路包括：
第三上拉/下拉信号生成电路，其被配置为生成第三上拉信号和第三下拉信号，所述第三上拉信号和第三下拉信号中的一个在所述控制信号被使能的情况下根据所述第一比较信号的逻辑电平而选择性地被使能；
第一预使能信号生成电路，其被配置为根据所述第三上拉信号和所述第三下拉信号而生成第一预使能信号；
第一延迟电路，其被配置为将所述写入信号延迟写入等待时段，并且被配置为控制所述写入信号的脉冲宽度以生成第一写入延迟信号；以及
第一锁存电路，其被配置为生成所述第一写入使能信号，所述第一写入使能信号通过所述第一预使能信号被使能而通过所述第一写入延迟信号被禁止。
27.根据权利要求24所述的半导体器件，其中，所述第一读取控制电路包括：
第二比较电路，其被配置为在所述读取信号被使能的情况下，将所述被储存的ID信号的逻辑电平组合与所述芯片ID信号的逻辑电平组合进行比较，以生成第二比较信号；以及
第一读取使能信号生成电路，其被配置为在所述控制信号被使能的情况下，从所述第二比较信号生成所述第一读取使能信号。
28.根据权利要求27所述的半导体器件，其中，所述第一读取使能信号生成电路包括：
第四上拉/下拉信号生成电路，其被配置为生成第四上拉信号和第四下拉信号，所述第四上拉信号和所述第四下拉信号中的一个在所述控制信号被使能的情况下根据所述第二比较信号的逻辑电平而选择地被使能；
第二预使能信号生成电路，其被配置为根据所述第四上拉信号和所述第四下拉信号而生成第二预使能信号；
第二延迟电路，其被配置为将所述读取信号延迟读取等待时段，并且被配置为控制所述读取信号的脉冲宽度，以生成第一读取延迟信号；以及
第二锁存电路，其被配置为生成所述第一读取使能信号，所述第一读取使能信号通过所述第二预使能信号被使能而通过所述第一读取延迟信号被禁止。
29.根据权利要求14所述的半导体器件，其中，所述第二从芯片还包括第二I/O控制电路，所述第二I/O控制电路被配置为当所述写入信号和控制信号被使能并且所述芯片ID信号和被储存的ID信号具有相同的逻辑电平组合时，生成第二写入使能信号，并且所述第二I/O控制电路被配置为当所述读取信号和所述控制信号被使能并且所述芯片ID信号和所述被储存的ID信号具有相同的逻辑电平组合时，生成第二读取使能信号。
30.根据权利要求29所述的半导体器件，其中，所述第二I/O控制电路包括：
第二写入控制电路，其被配置为当所述写入信号和所述控制信号被使能并且所述芯片ID信号和所述被储存的ID信号中的每个都具有所述第二逻辑电平组合时，生成所述第二写入使能信号；以及
第二读取控制电路，其被配置为当所述读取信号和所述控制信号被使能并且所述芯片ID信号和所述被储存的ID信号中的每个都具有所述第二逻辑电平组合时，生成所述第二读取使能信号。
31.根据权利要求30所述的半导体器件，其中，所述第二写入控制电路包括：
第三比较电路，其被配置为在所述写入信号被使能的情况下，将被储存的ID信号的逻辑电平组合与所述芯片ID信号的逻辑电平组合进行比较，以生成第三比较信号；以及
第二写入使能信号生成电路，其被配置为在所述控制信号被使能的情况下，从所述第三比较信号生成所述第二写入使能信号。
32.根据权利要求31所述的半导体器件，其中，所述第二写入使能信号生成电路包括：
第五上拉/下拉信号生成电路，其被配置为生成第五上拉信号和第五下拉信号，所述第五上拉信号和所述第五下拉信号中的一个在所述控制信号被使能的情况下根据所述第三比较信号的逻辑电平而选择地被使能；
第三预使能信号生成电路，其被配置为根据所述第五上拉信号和所述第五下拉信号而生成第三预使能信号；
第三延迟电路，其被配置为将所述写入信号延迟写入等待时段，并且被配置为控制所述写入信号的脉冲宽度，以生成第二写入延迟信号；以及
第三锁存电路，其被配置为生成所述第二写入使能信号，所述第二写入使能信号通过所述第三预使能信号被使能而通过所述第二写入延迟信号被禁止。
33.根据权利要求30所述的半导体器件，其中，所述第二读取控制电路包括：
第四比较电路，其被配置为在所述读取信号被使能的情况下，将所述被储存的ID信号的逻辑电平组合与所述芯片ID信号的逻辑电平组合进行比较，以生成第四比较信号；以及
第二读取使能信号生成电路，其被配置为在所述控制信号被使能的情况下，从所述第四比较信号生成所述第二读取使能信号。
34.根据权利要求33所述的半导体器件，其中，所述第二读取使能信号生成电路包括：
第六上拉/下拉信号生成电路，其被配置为生成第六上拉信号和第六下拉信号，所述第六上拉信号和所述第六下拉信号中的一个在所述控制信号被使能的情况下根据所述第四比较信号的逻辑电平而选择性地被使能；
第四预使能信号生成电路，其被配置为根据所述第六上拉信号和所述第六下拉信号而生成第四预使能信号；
第四延迟电路，其被配置为将所述读取信号延迟读取等待时段，并且被配置为控制所述读取信号的脉冲宽度，以生成第二读取延迟信号；以及
第四锁存电路，其被配置为生成第二读取使能信号，所述第二读取使能信号通过所述第四预使能信号被使能而通过所述第二读取延迟信号被禁止。
35.一种半导体器件，包括：
主芯片，其被配置为输出读取信号和芯片标识ID信号，并且被配置为通过由所述读取信号激活的接收器接收数据；
第一从芯片，其被配置为根据所述读取信号进入读取操作，并且被配置为当所述芯片ID信号具有第一逻辑电平组合时，激活第一发送器以输出所述数据；以及
其中，所述主芯片和所述第一从芯片垂直层叠，以及
其中，所述主芯片和所述第一从芯片通过穿透所述主芯片和所述第一从芯片的多个穿通电极彼此电连接。
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