JP2019115038A - データ送受信装置、これを含む半導体パッケージ、及びデータ送受信方法 - Google Patents

データ送受信装置、これを含む半導体パッケージ、及びデータ送受信方法 Download PDF

Info

Publication number
JP2019115038A
JP2019115038A JP2018226639A JP2018226639A JP2019115038A JP 2019115038 A JP2019115038 A JP 2019115038A JP 2018226639 A JP2018226639 A JP 2018226639A JP 2018226639 A JP2018226639 A JP 2018226639A JP 2019115038 A JP2019115038 A JP 2019115038A
Authority
JP
Japan
Prior art keywords
data
nth
strobe
signal
precharge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018226639A
Other languages
English (en)
Other versions
JP7220065B2 (ja
Inventor
善奎 李
Seon Kyoo Lee
善奎 李
大▲勳▼ 羅
Dae Hoon Na
大▲勳▼ 羅
政燉 任
Jeong Don Ihm
政燉 任
秉勳 鄭
Byung Hoon Jeong
秉勳 鄭
榮暾 崔
Young-Don Choi
榮暾 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2019115038A publication Critical patent/JP2019115038A/ja
Application granted granted Critical
Publication of JP7220065B2 publication Critical patent/JP7220065B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

【課題】 データ送受信装置及び方法と、データ送受信装置を含む半導体パッケージとを提供する。【解決手段】 データ送受信装置は、データ送信部、データ受信部、バス、及び基準信号供給部を含む。データ送信部は、第１乃至第Ｎデータ信号を提供する第１乃至第Ｎデータドライバーと、ストローブ信号を提供するストローブドライバーを含む。データ受信部は、ストローブ信号に基づいて制御信号を発生するストローブバッファと、制御信号、基準信号、及び第１乃至第Ｎデータ信号に基づいてＮビットのデータをセンシングする第１乃至第Ｎ感知増幅器を含む。バスは、ストローブドライバー及びストローブバッファを連結するストローブＴＳＶと、第１乃至第Ｎデータドライバー及び第１乃至第Ｎ感知増幅器を連結する第１乃至第ＮデータＴＳＶを含む。基準信号供給部は基準信号を提供し、データ転送時に第１乃至第Ｎデータ信号より放電速度が遅いように基準信号を制御する。【選択図】 図１

Description

本発明は半導体集積回路に関し、より詳しくは、データ送受信装置及び方法と、前記データ送受信装置を含む半導体パッケージに関する。
半導体装置及び／又は半導体システムの性能及び集積度を向上させるために多様な技術が開発されている。また、半導体システムに含まれる半導体装置は互いにデータ信号をやりとりし、半導体装置は受信されたデータ信号が論理ハイなのか論理ローなのかを判断して動作を遂行する。このために、半導体メモリ装置はデータ信号を転送する送信装置と、データ信号を受信して、受信されたデータ信号が論理ハイなのか論理ローなのかを判断する受信装置を含むように具現される。最近には高容量、高速及び低電力半導体装置及び／又は半導体システムを具現するために送信装置及び／又は受信装置のサイズ、費用、電力消費などを減らすための多様な技術が研究されている。
本発明の一目的は、相対的に小さなサイズ及び少ない費用で具現されることができ、相対的に高速及び低電力でデータを転送することができるデータ送受信装置を提供することにある。
本発明の他の目的は、相対的に小さなサイズ及び少ない費用で具現されることができ、相対的に高速及び低電力でデータを転送することができるデータ送受信方法を提供することにある。
本発明の更に他の目的は、前記データ送受信装置を含む半導体パッケージを提供することにある。
前記の目的を達成するために、本発明の実施形態に係るデータ送受信装置は、データ送信部、データ受信部、バス、及び基準信号供給部を含む。前記データ送信部は、第１乃至第Ｎ（Ｎは、自然数）データ信号を提供する第１乃至第Ｎデータドライバーと、ストローブ信号を提供するストローブドライバーを含む。前記データ受信部は、前記ストローブ信号に基づいて制御信号を発生するストローブバッファと、前記制御信号、基準信号、及び前記第１乃至第Ｎデータ信号に基づいてＮビットのデータをセンシングする第１乃至第Ｎ感知増幅器（センスアンプ）を含む。前記バスは、前記ストローブドライバー及び前記ストローブバッファを連結するストローブＴＳＶ（through silicon via）と、前記第１乃至第Ｎデータドライバー及び前記第１乃至第Ｎ感知増幅器を連結する第１乃至第ＮデータＴＳＶを含む。前記基準信号供給部は前記基準信号を提供し、データ転送時に前記第１乃至第Ｎデータ信号より放電速度が遅いように前記基準信号を制御する。
前記他の目的を達成するために、本発明の実施形態に係るデータ送受信方法において、第１乃至第Ｎ（Ｎは、自然数）データ信号を転送する以前に、プリチャージ（precharge）区間でプリチャージ制御信号に基づいて前記第１乃至第Ｎデータ信号を提供する第１乃至第Ｎデータ転送ライン及び基準信号を提供する基準ノードを同一なプリチャージレベルにプリチャージさせる。前記第１乃至第Ｎデータ信号の転送が始まると、デベロープ（develop）区間で前記第１乃至第Ｎデータ転送ラインの各々を、転送しようとする論理レベルに従って、前記プリチャージレベルに維持するか、または第１放電速度で放電させる。前記デベロープ区間で前記基準ノードを前記第１放電速度より遅い第２放電速度で放電させる。前記第１乃至第Ｎデータ信号の転送が完了した以後に、センシング（sensing）区間で前記第１乃至第Ｎデータ転送ラインと前記基準ノードのレベルの差に基づいてＮビットのデータの各ビットの論理レベルをセンシングして、前記Ｎビットのデータを受信する。
前記更に他の目的を達成するために、本発明の実施形態に係る半導体パッケージは、基板、第１半導体チップ、第２半導体チップ、バス、及び基準信号供給部を含む。前記第１半導体チップは前記基板上に設けられ、第１乃至第Ｎ（Ｎは、自然数）データ信号を提供する第１乃至第Ｎデータドライバーと、ストローブ信号を提供するストローブドライバーとを備えるデータ送信部を含む。前記第２半導体チップは前記基板上に設けられ、前記ストローブ信号に基づいて制御信号を発生するストローブバッファと、前記制御信号、基準信号、及び前記第１乃至第Ｎデータ信号に基づいてＮビットのデータをセンシングする第１乃至第Ｎ感知増幅器とを備えるデータ受信部を含む。前記バスは前記第１半導体チップ及び前記第２半導体チップの間に形成され、前記ストローブドライバー及び前記ストローブバッファを連結するストローブ転送ラインと、前記第１乃至第Ｎデータドライバー及び前記第１乃至第Ｎ感知増幅器を連結する第１乃至第Ｎデータ転送ラインを含む。前記基準信号供給部は前記基準信号を提供し、データ転送時に前記第１乃至第Ｎデータ信号より放電速度が遅いように前記基準信号を制御する。
前記のような本発明の実施形態に係るデータ送受信装置及び方法とこれを含む半導体パッケージは、データ信号をシングルエンディド方式により転送することによって、データ転送ラインの個数を減らすことができるので、相対的に小さなサイズ及び少ない費用で具現できる。この際、基準信号及び／又は基準信号が提供される基準ノードをデータ転送ラインより遅い放電速度を有するように具現することによって、１つの基準信号のみで複数のデータ信号の全てを効果的にセンシングすることができる。
また、データ転送ライン及びデータ信号が転送しようとする論理レベルによってフルスイングせず、相対的に小さな範囲にスイングするように具現され、データパターンによって放電されるデータ転送ラインの個数が減少できるので、高速及び低電力データ転送に効果的でありうる。
本発明の実施形態に係るデータ送受信方法を示すフローチャートである。 本発明の実施形態に係るデータ送受信装置を示すブロック図である。 本発明の実施形態に係るデータ送受信装置のデータ転送動作を説明するためのタイミング図である。 図２のデータ送受信装置に含まれる感知増幅器の一例を示す回路図である。 図４の感知増幅器の動作を説明するためのタイミング図である。 本発明の実施形態に係るデータ送受信装置を示すブロック図である。 図６のデータ送受信装置に含まれる基準信号発生器の一例を示す回路図である。 図８、図９、及び図１０は、本発明の実施形態に係るデータ送受信装置を含む半導体パッケージを示す断面図である。 図８、図９、及び図１０は、本発明の実施形態に係るデータ送受信装置を含む半導体パッケージを示す断面図である。 図８、図９、及び図１０は、本発明の実施形態に係るデータ送受信装置を含む半導体パッケージを示す断面図である。 本発明の実施形態に係るデータ送受信装置を含む半導体システムを示す平面図である。 本発明の実施形態に係るデータ送受信装置を含む記憶装置を示すブロック図である。
以下、添付した図面を参照して、本発明の好ましい実施形態をより詳細に説明する。図面上の同一な構成要素に対しては同一な参照符号を使用し、同一な構成要素に対して重複した説明は省略する。
図１は、本発明の実施形態に係るデータ送受信方法を示すフローチャートである。
図１を参照すると、本発明の実施形態に係るデータ送受信方法において、第１乃至第Ｎ（Ｎは、自然数）データ信号を転送する以前に、プリチャージ（precharge）区間で、前記第１乃至第Ｎデータ信号を提供する第１乃至第Ｎデータ転送ライン、及び基準信号を提供する基準ノードをプリチャージさせる（ステップＳ１００）。例えば、プリチャージ制御信号に基づいて前記第１乃至第Ｎデータ転送ライン及び前記基準ノードが同一なプリチャージレベルにプリチャージされる。前記プリチャージ動作については、図３、図４、図５などを参照して後述する。
前記第１乃至第Ｎデータ信号の転送が始まれば、デベロープ（develop）区間で前記第１乃至第Ｎデータ転送ラインの各々を転送しようとする論理レベルによって前記プリチャージレベルに維持するか、または第１放電速度で放電させる（ステップＳ２００）。また、前記デベロープ区間で前記基準ノードを前記第１放電速度より遅い第２放電速度で放電させる（ステップＳ３００）。
一実施形態において、図２などを参照して後述するように、前記第１乃至第Ｎデータ信号を提供する第１乃至第Ｎデータドライバーより低い駆動能力（drivability）を有する基準ドライバーを用いて、前記基準ノードを前記第２放電速度で放電させることができる。他の実施形態で、図６などを参照して後述するように、第１キャパシタ及び第１抵抗を含む基準信号発生器を用いて前記基準ノードを前記第２放電速度で放電させることができる。
前記第１乃至第Ｎデータ信号の転送が完了した以後に、センシング（sensing）区間で前記第１乃至第Ｎデータ転送ラインと前記基準ノードのレベル差に基づいてＮビットのデータの各ビットの論理レベルをセンシングして、前記Ｎビットのデータを受信する（ステップＳ４００）。
本発明で、前記第１乃至第Ｎデータ信号は差動（differential）方式でないシングルエンディド（single-ended）方式により転送される。差動方式では１つのデータ信号を転送するために２つのデータ転送ラインが必要であるが、シングルエンディド方式では１つのデータ信号を転送するために１つのデータ転送ラインが用いられる。例えば、前記第１データ信号は前記第１データ転送ラインを通じて転送され、前記第Ｎデータ信号は前記第Ｎデータ転送ラインを通じて転送できる。
また本発明で、シングルエンディド方式により転送される前記第１乃至第Ｎデータ信号をセンシングするために、１つの基準信号が利用できる。この際、前記基準信号及び／又は前記基準信号が提供される前記基準ノードを前記第１乃至第Ｎデータ転送ラインより遅い放電速度を有するように具現することによって、１つの基準信号のみで前記第１乃至第Ｎデータ信号の全てを効果的にセンシングすることができる。これについては図２乃至図７を参照して詳細に後述する。
図２は、本発明の実施形態に係るデータ送受信装置を示すブロック図である。
図２を参照すると、データ送受信装置１００は、データ送信部２００、バス３００、データ受信部４００、及び基準信号供給部５００を含む。
データ送信部２００は、ストローブドライバー（strobe driver）２１０及び第１乃至第Ｎ（Ｎは、自然数）データドライバー（data driver）２２０ａ，２２０ｂ，．．．，２２０ｎを含む。
第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎは、第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）を提供する。例えば、第１データドライバー２２０ａは第１データ信号（Ｄ１）を提供し、第２データドライバー２２０ｂは第２データ信号（Ｄ２）を提供し、第Ｎデータドライバー２２０ｎは第Ｎデータ信号（ＤＮ）を提供することができる。第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）はＮビットのデータ（ＤＡＴ）を構成することができる。
図示してはいないが、第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）はメモリ装置及び／又はデータ処理装置から提供されることができ、第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎは前記メモリ装置及び／又は前記データ処理装置と連結できる。
ストローブドライバー２１０は、ストローブ信号（ＳＴＢ）を提供する。ストローブ信号（ＳＴＢ）はデータ受信部４００に提供されて第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）の受信（または、センシング）をトリガー（trigger）することに利用できる。例えば、ストローブ信号（ＳＴＢ）は一定の周波数を有するクロック信号の形態に提供できる。
データ受信部４００は、ストローブバッファ（strobe buffer）４１０及び第１乃至第Ｎ感知増幅器（ＳＡ、sense amplifier、センスアンプ）４２０ａ，４２０ｂ，．．．，４２０ｎを含む。
ストローブバッファ４１０は、ストローブ信号（ＳＴＢ）に基づいて制御信号（ＣＯＮ）を発生する。例えば、制御信号（ＣＯＮ）はプリチャージ制御信号（図４のＰＣＯＮ）及びセンシング制御信号（図４のＳＣＯＮ）を含むことができ、デベロープ制御信号（図７のＤＣＯＮ）をさらに含むことができる。制御信号（ＣＯＮ）に基づいて第１乃至第Ｎ感知増幅器４２０ａ，４２０ｂ，．．．，４２０ｎの動作タイミングが調節できる。
第１乃至第Ｎ感知増幅器４２０ａ，４２０ｂ，．．．，４２０ｎは、制御信号（ＣＯＮ）、基準信号（ＲＥＦ）、及び第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）に基づいてＮビットのデータ（ＤＡＴ）をセンシングする。例えば、第１感知増幅器４２０ａは制御信号（ＣＯＮ）に基づいて基準信号（ＲＥＦ）と第１データ信号（Ｄ１）のレベル差を検出してＮビットのデータ（ＤＡＴ）の第１ビットをセンシングすることができる。第２感知増幅器４２０ｂは制御信号（ＣＯＮ）に基づいて基準信号（ＲＥＦ）と第２データ信号（Ｄ２）のレベル差を検出してＮビットのデータ（ＤＡＴ）の第２ビットをセンシングすることができる。第Ｎ感知増幅器４２０ｎは、制御信号（ＣＯＮ）に基づいて基準信号（ＲＥＦ）と第Ｎデータ信号（ＤＮ）のレベル差を検出してＮビットのデータ（ＤＡＴ）の第Ｎビットをセンシングすることができる。
バス３００は、ストローブ転送ライン３１０及び第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎを含む。バス３００は、チャンネルと称されることもできる。
ストローブ転送ライン３１０は、ストローブドライバー２１０及びストローブバッファ４１０を連結する。ストローブ転送ライン３１０を通じてストローブ信号（ＳＴＢ）がストローブドライバー２１０からストローブバッファ４１０に伝達できる。
第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎは、第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎ及び第１乃至第Ｎ感知増幅器４２０ａ，４２０ｂ，．．．，４２０ｎを連結する。第１乃至第Ｎ感知増幅器４２０ａ，４２０ｂ，．．．，４２０ｎは、第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎと連結される第１入力端子を含むことができる。第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎを通じて第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）が第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎから第１乃至第Ｎ感知増幅器４２０ａ，４２０ｂ，．．．，４２０ｎに伝達できる。
例えば、第１データ転送ライン３２０ａは第１データドライバー２２０ａ及び第１感知増幅器４２０ａを連結することができ、第１データ転送ライン３２０ａを通じて第１データ信号（Ｄ１）が第１データドライバー２２０ａから第１感知増幅器４２０ａに伝達できる。第２データ転送ライン３２０ｂは第２データドライバー２２０ｂ及び第２感知増幅器４２０ｂを連結することができ、第２データ転送ライン３２０ｂを通じて第２データ信号（Ｄ２）が第２データドライバー２２０ｂから第２感知増幅器４２０ｂに伝達できる。第Ｎデータ転送ライン３２０ｎは第Ｎデータドライバー２２０ｎ及び第Ｎ感知増幅器４２０ｎを連結することができ、第Ｎデータ転送ライン３２０ｎを通じて第Ｎデータ信号（ＤＮ）が第Ｎデータドライバー２２０ｎから第Ｎ感知増幅器４２０ｎに伝達できる。
基準信号供給部５００は基準信号（ＲＥＦ）を提供し、データ転送時に第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）より放電速度が遅いように基準信号（ＲＥＦ）を制御する。第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）と基準信号（ＲＥＦ）の放電速度の差については図３を参照して後述する。
一実施形態において、基準信号供給部５００は基準ドライバー５１０及び基準転送ライン５２０を含むことができる。
基準ドライバー５１０はデータ送信部２００に含まれ、第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎより低い駆動能力（drivability）を有することができる。基準転送ライン５２０はバス３００に含まれ、基準ノードＲＮと連結され、基準ドライバー５１０及び第１乃至第Ｎ感知増幅器４２０ａ，４２０ｂ，．．．，４２０ｎを連結することができる。第１乃至第Ｎ感知増幅器４２０ａ，４２０ｂ，．．．，４２０ｎは、基準ノードＲＮを通じて基準転送ライン５２０と連結される第２入力端子を含むことができる。
一実施形態において、第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎ及び基準ドライバー５１０の駆動能力は、各ドライバーの抵抗値（resistance）と、各ドライバーに連結される転送ラインのキャパシタ値（capacitance）により決定できる。この際、基準ドライバー５１０が第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎより低い駆動能力を有するように、即ち、基準信号（ＲＥＦ）が第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）より放電速度が遅いように、基準ドライバー５１０の抵抗値及び／又は基準転送ライン５２０のキャパシタ値が決定できる。
例えば、第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎ及び基準ドライバー５１０は同一な構造で具現され、各々少なくとも１つのトランジスタを含んで具現できる。この際、基準ドライバー５１０が第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎより低い駆動能力を有するように、基準ドライバー５１０に含まれるトランジスタのサイズと第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎに含まれるトランジスタのサイズを異なるように具現することができる。一般的に、抵抗値が増加するほど時定数（time constant）が増加して放電速度が遅くなるので、基準ドライバー５１０の抵抗値が相対的に大きいようにトランジスタのサイズを調節することができる。
他の例において、基準信号（ＲＥＦ）が第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）より放電速度が遅いように、基準信号（ＲＥＦ）を転送する基準転送ライン５２０の長さ及び／又は幅と第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）を転送する第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎの長さ及び／又は幅を異なるように具現することができる。一般的に、キャパシタ値が増加するほど時定数が増加して放電速度が遅くなるので、基準転送ライン５２０のキャパシタ値が相対的に大きいように基準転送ライン５２０の長さ及び／又は幅を調節することができる。
更に他の例では、基準信号（ＲＥＦ）が第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）より放電速度が遅いように、基準ドライバー５１０に含まれるトランジスタのサイズ及び基準転送ライン５２０の長さ及び／又は幅の双方を調節することができる。
一方、図８乃至１１を参照して後述するように、データ送信部２００及びデータ受信部４００は互いに異なる半導体チップに含まれることができる。この際、データ送信部２００を含む第１半導体チップとデータ受信部４００を含む第２半導体チップの配置によってバス３００の構造が変わることができる。
一実施形態において、図８及び図９を参照して後述するように、データ送信部２００を含む前記第１半導体チップとデータ受信部４００を含む前記第２半導体チップは互いに積層して具現できる。この場合、ストローブ転送ライン３１０は前記第１半導体チップが形成される第１半導体基板及び前記第２半導体チップが形成される第２半導体基板のうち、少なくとも一方を貫通して形成されるストローブＴＳＶ（through silicon via、シリコン貫通ビア）を含み、第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎは前記第１半導体基板及び前記第２半導体基板のうち、少なくとも一方を貫通して形成される第１乃至第ＮデータＴＳＶを含み、基準転送ライン５２０は前記第１半導体基板及び前記第２半導体基板のうち、少なくとも一方を貫通して形成される基準ＴＳＶを含むことができる。
他の実施形態において、図１０及び図１１を参照して後述するように、データ送信部２００を含む前記第１半導体チップとデータ受信部４００を含む前記第２半導体チップは同一平面上に配置されて具現できる。この場合、ストローブ転送ライン３１０、第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎ、及び基準転送ライン５２０は、各々メタル配線のような少なくとも１つの配線を含むことができる。
図３は、本発明の実施形態に係るデータ送受信装置のデータ転送動作を説明するためのタイミング図である。図３で、“ＢＳＩ”はバス３００内の転送ラインでの信号レベルの変化を示し、“ＳＡＩ”はデータ受信部４００内の感知増幅器での信号レベルの変化を示し、“ＳＡＯ”はデータ受信部４００の出力端、即ち、感知増幅器の出力端での信号レベルの変化を示す。便宜上、第１データ転送ライン３２０ａ、基準転送ライン５２０、及び第１感知増幅器４２０ａを中心にデータ転送動作を説明する。
図２及び図３を参照して、先ず、データ転送によるバス３００内の転送ラインでの信号レベルの変化（ＢＳＩ）を説明する。
第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）を転送する以前に、プリチャージ区間（ＴＰＲＥＣ）で第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎ及び基準転送ライン５２０は、同一なプリチャージレベルにプリチャージされる。
具体的に、プリチャージ区間（ＴＰＲＥＣ）で第１データ転送ライン３２０ａに含まれる第１データＴＳＶ及び基準転送ライン５２０に含まれる基準ＴＳＶをプリチャージすることによって、第１データ信号（Ｄ１）及び基準信号（ＲＥＦ）が同一に前記プリチャージレベルを有することができる。
第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）の転送が始まると、プリチャージ区間（ＴＰＲＥＣ）の以後のデベロープ区間（ＴＤＥＶ）で第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎの各々は転送しようとする論理レベルによって前記プリチャージレベルを維持するか、または第１放電速度で放電され、基準転送ライン５２０は前記第１放電速度より遅い第２放電速度で放電される。
具体的に、図３の“ＢＳＩ”で相対的に薄い実線で図示したように、デベロープ区間（ＴＤＥＶ）で第１データ転送ライン３２０ａに含まれる前記第１データＴＳＶは、第１データ信号（Ｄ１）が第１論理レベル（ＤＳ１）を有する場合に、前記プリチャージレベルを維持することができる。図３の“ＢＳＩ”で相対的に薄い点線で図示したように、デベロープ区間（ＴＤＥＶ）で第１データ転送ライン３２０ａに含まれる前記第１データＴＳＶは、第１データ信号（Ｄ１）が第１論理レベル（ＤＳ１）と異なる第２論理レベル（ＤＳ２）を有する場合に、前記第１放電速度で放電できる。例えば、第１論理レベル（ＤＳ１）は論理ハイレベル（または、“１”）であり、第２論理レベル（ＤＳ２）は論理ローレベル（または、“０”）でありうる。また、図３の“ＢＳＩ”で相対的に太い実線で図示したように、デベロープ区間（ＴＤＥＶ）で基準転送ライン５２０に含まれ、基準信号（ＲＥＦ）を転送する前記基準ＴＳＶは常に前記第２放電速度で放電できる。
前記第１データＴＳＶが前記第１放電速度で放電されたということは、デベロープ区間（ＴＤＥＶ）の終了時点、即ちデベロープ区間（ＴＤＥＶ）の以後のセンシング区間（ＴＳＥＮ）の開始時点で前記第１データＴＳＶ（または、第１データ信号（Ｄ１））が前記プリチャージレベルより低い第１レベルを有することを示すことができる。また、前記基準ＴＳＶが常に前記第２放電速度で放電されるということは、デベロープ区間（ＴＤＥＶ）の終了時点、即ち、デベロープ区間（ＴＤＥＶ）の以後のセンシング区間（ＴＳＥＮ）の開始時点で前記基準ＴＳＶ（または、基準信号（ＲＥＦ））が前記プリチャージレベルより低く、前記第１レベルより高い第２レベルを有することを示すことができる。
言い換えると、デベロープ区間（ＴＤＥＶ）の終了時点及びセンシング区間（ＴＳＥＮ）の開始時点で、第１データ信号（Ｄ１）は論理レベルによって前記プリチャージレベルまたは前記第１レベルを有することができ、基準信号（ＲＥＦ）は常に前記第２レベルを有することができる。
第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）の転送が完了した以後に、センシング区間（ＴＳＥＮ）で第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎと基準転送ライン５２０のレベル差に基づいてＮビットのデータ（ＤＡＴ）をセンシングする。
具体的に、第１データ転送ライン３２０ａに含まれる前記第１データＴＳＶのレベルから基準転送ライン５２０に含まれる前記基準ＴＳＶのレベルを引いた値が正（positive）の値を有する場合に、第１データ信号（Ｄ１）が第１論理レベル（ＤＳ１）を有すると判断することができる。前記第１データＴＳＶのレベルから前記基準ＴＳＶのレベルを引いた値が負（negative）の値を有する場合に、第１データ信号（Ｄ１）が第２論理レベル（ＤＳ２）を有すると判断することができる。
以後に、前述したプリチャージ動作、デベロープ動作、及びセンシング動作が反復されることができ、Ｎビットのデータ（ＤＡＴ）を順次にセンシング及び出力することができる。
一方、データ受信部４００内の感知増幅器での信号レベルの変化（ＳＡＩ）はバス３００内の転送ラインでの信号レベルの変化（ＢＳＩ）と類似することができる。例えば、データ受信部４００内の感知増幅器での信号レベルの変化（ＳＡＩ）曲線におけるＤＳ１'、ＤＳ２'、及びＲＥＦ'は各々、バス３００内の転送ラインでの信号レベルの変化（ＢＳＩ）曲線におけるＤＳ１、ＤＳ２、及びＲＥＦに各々対応し、単に感知増幅器の増幅動作によりセンシング区間（ＴＳＥＮ）でのＤＳ１'とＤＳ２'のレベル差がＤＳ１とＤＳ２のレベル差より大きくなることができる。これによって、感知増幅器の出力端で信号レベルの変化（ＳＡＯ）のようにセンシングされたデータを出力することができる。
本発明の実施形態によれば、デベロープ区間（ＴＤＥＶ）の終了時点及びセンシング区間（ＴＳＥＮ）の開始時点で、基準信号（ＲＥＦ）が常に前記プリチャージレベルと前記第１レベルとの間の前記第２レベルを有するように基準転送ライン５２０の放電速度または基準ノードＲＮの放電速度を設定することによって、差動方式でないシングルエンディド方式により転送する場合に、１つの基準信号（ＲＥＦ）を用いて第１乃至第Ｎデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）の全てを効果的にセンシングすることができる。
Ｎビットのデータを転送するために、差動方式では１つのストローブ転送ライン及び２＊Ｎ個のデータ転送ラインが必要であるが、本発明の実施形態に係るシングルエンディド方式では１つのストローブ転送ライン３１０、１つの基準転送ライン５２０、及びＮ個のデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎが利用できる。言い換えると、Ｎビットのデータを転送するために、差動方式では（２Ｎ＋１）個の転送ラインが必要であるが、本発明の実施形態に係るシングルエンディド方式では（Ｎ＋２）個の転送ラインが用いられるので、データ送受信装置１００を相対的に小さなサイズ及び少ない費用で製造することができる。
本発明の実施形態によれば、図３に“ＢＳＩ”として図示したようにデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎ及びデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）が転送しようとする論理レベルによってフルスイング（full-swing）せず、相対的に小さな範囲にスイングするように具現し、ストローブ信号（ＳＴＢ）に基づいてセンシングタイミングを決定することによって、データ送受信装置１００の電力消費を減少させることができる。このために、ストローブ信号（ＳＴＢ）はクロック信号の形態に提供され、ストローブ転送ライン３１０及びストローブ信号（ＳＴＢ）は電源電圧（例えば、ＶＤＤ）と接地電圧（例えば、ＶＳＳまたはＧＮＤ）との間をフルスイングするように具現しなければならず、したがって、ストローブドライバー２１０はデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎより高い駆動能力を有することができる。
Ｎビットのデータを転送するために、差動方式ではデータパターンに関わらず、常にＮ個のデータ転送ラインを放電させなければならないが、本発明の実施形態に係るシングルエンディド方式ではデータパターンによって最小０個のデータ転送ラインを放電させるか、または最大Ｎ個のデータ転送ラインを放電させ、平均的に約Ｎ／２個のデータ転送ラインを放電させることができる。したがって、データ送受信装置１００の電力消費をより減少させることができる。
追加的に、転送ライン３１０、３２０ａ、３２０ｂ，．．．，３２０ｎ，５２０はＴＳＶを含んで具現できる。一般的に、ＴＳＶは抵抗成分が無視されるが（negligible resistance）、キャパシタ値が相対的に大きい（heavy capacitance）容量性負荷（capacitive loading）であるので、ＴＳＶを駆動するための電力消費（Ｐ）は以下の＜数式１＞のように演算できる。
Ｐ＝Ｃ＊Ｖ２＊ｆ ＜数式１＞
上記の＜数式１＞で、ＣはＴＳＶの全体キャパシタ値を示し、ＶはＴＳＶを通じて転送される信号の電圧スイング幅を示し、ｆはＴＳＶを通じて転送される信号の周波数を示す。この際、高速動作のために信号の周波数（ｆ）が増加し、半導体チップの集積度が増加するにつれてＴＳＶのキャパシタ値Ｃも増加するので、電力消費を減少させるためには信号の電圧スイング幅（Ｖ）を減少させる必要がある。
前述したように、本発明の実施形態に係るデータ送受信装置１００は、データ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎ、及びデータ信号（Ｄ１，Ｄ２，．．．，ＤＮ）が転送しようとする論理レベルによってフルスイング（full-swing）せず、相対的に小さな範囲にスイングするように具現されるので、高速及び低電力データ転送に効果的でありうる。
図４は、図２のデータ送受信装置に含まれる感知増幅器の一例を示す回路図である。
図４及び以後の回路図で、トランジスタのまたはスイッチの一端と連結される水平線（−）は電源電圧を示すことができ、トランジスタ、キャパシタ、または抵抗の一端と連結される逆三角形（▽）は接地電圧を示すことができる。
図２及び図４を参照すると、第１感知増幅器４２０ａは、第１入力端子ＩＴ１、第２入力端子ＩＴ２、プリチャージ回路４２２、及びセンシング回路４２４を含むことができる。第１感知増幅器４２０ａは、スイッチング回路４２６、第１出力端子ＯＴ１、及び第２出力端子ＯＴ２をさらに含むことができる。
第１入力端子ＩＴ１は第１データ転送ライン３２０ａと連結されて第１データ信号（Ｄ１）を受信することができる。第２入力端子ＩＴ２は、基準転送ライン５２０及び基準ノードＲＮと連結されて基準信号（ＲＥＦ）を受信することができる。
プリチャージ回路４２２はプリチャージ電圧（例えば、前記電源電圧）と連結されて、プリチャージ区間（ＴＰＲＥＣ）でプリチャージ制御信号（ＰＣＯＮ）に基づいて第１入力端子ＩＴ１及び第２入力端子ＩＴ２をプリチャージさせることができる。
プリチャージ回路４２２は、トランジスタＴＰ１、ＴＰ２を含むことができる。トランジスタＴＰ１は、前記電源電圧と第１入力端子ＩＴ１との間に連結され、プリチャージ制御信号（ＰＣＯＮ）を受信する制御電極（例えば、ゲート電極）を含むことができる。トランジスタＴＰ２は前記電源電圧と第２入力端子ＩＴ２との間に連結され、プリチャージ制御信号（ＰＣＯＮ）を受信する制御電極を含むことができる。
センシング回路４２４は、センシング区間（ＴＳＥＮ）でセンシング制御信号（ＳＣＯＮ）に基づいて第１入力端子ＩＴ１と第２入力端子ＩＴ２のレベル差をセンシングしてＮビットのデータ（ＤＡＴ）の第１ビットを出力することができる。例えば、センシング回路４２４は図３を参照して前述した方式により第１データ信号（Ｄ１）と基準信号（ＲＥＦ）のレベル差に基づいて第１データ信号（Ｄ１）の論理レベルを感知することができる。
センシング回路４２４は、トランジスタＴＰ３、ＴＰ４、ＴＮ１、ＴＮ２、ＴＮ３を含むことができる。トランジスタＴＰ３は前記電源電圧とノードＮ２との間に連結され、ノードＮ１と連結される制御電極を含むことができる。トランジスタＴＰ４は前記電源電圧とノードＮ１との間に連結され、ノードＮ２と連結される制御電極を含むことができる。トランジスタＴＮ１はノードＮ２とノードＮ３との間に連結され、ノードＮ１と連結される制御電極を含むことができる。トランジスタＴＮ２はノードＮ１とノードＮ３との間に連結され、ノードＮ２と連結される制御電極を含むことができる。トランジスタＴＮ３はノードＮ３と前記接地電圧との間に連結され、センシング制御信号（ＳＣＯＮ）を受信する制御電極を含むことができる。
スイッチング回路４２６は、センシング区間（ＴＳＥＮ）でセンシング制御信号（ＳＣＯＮ）に基づいて第１及び第２入力端子ＩＴ１、ＩＴ２とセンシング回路４２４の電気的な連結を断絶させることができる。
スイッチング回路４２６は、第１スイッチＳＷ１及び第２スイッチＳＷ２を含むことができる。第１スイッチＳＷ１は第１入力端子ＩＴ１とノードＮ１との間に連結され、センシング制御信号（ＳＣＯＮ）に基づいて開いたり閉じたりすることができる。第２スイッチＳＷ２は第２入力端子ＩＴ２とノードＮ２との間に連結され、センシング制御信号（ＳＣＯＮ）に基づいて開いたり閉じたりすることができる。
第１出力端子ＯＴ１はノードＮ１と連結され、出力信号（ＳＯＵＴ）を提供することができる。第２出力端子ＯＴ２はノードＮ２と連結され、出力信号（ＳＯＵＴ）の反転信号（／ＳＯＵＴ）を提供することができる。
一実施形態において、トランジスタＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４は、ＰＭＯＳ（p-type metal oxide semiconductor）トランジスタであり、トランジスタＴＮ１、ＴＮ２、ＴＮ３はＮＭＯＳ（n-type metal oxide semiconductor）トランジスタでありうる。他の実施形態において、トランジスタ（ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４、ＴＮ１、ＴＮ２、ＴＮ３）のタイプは多様に変更できる。
一方、図示してはいないが、データ受信部４００に含まれる残りの感知増幅器４２０ｂ，．．．，４２０ｎの構造は、図４に図示した第１感知増幅器４２０ａの構造と実質的に同一でありうる。
図５は、図４の感知増幅器の動作を説明するためのタイミング図である。図５で、“ＳＯ”は第１感知増幅器４２０ａの出力端子ＯＴ１、ＯＴ２のレベル変化、即ち出力信号（ＳＯＵＴ、／ＳＯＵＴ）のレベル変化を示す。
図２、図４、及び図５を参照すると、ストローブバッファ４１０はストローブ信号（ＳＴＢ）に基づいてプリチャージ制御信号（ＰＣＯＮ）及びセンシング制御信号（ＳＣＯＮ）を発生することができる。この際、ストローブバッファ４１０は、ストローブ信号（ＳＴＢ）、プリチャージ制御信号（ＰＣＯＮ）、及びセンシング制御信号（ＳＣＯＮ）に基づいてプリチャージ区間（ＴＰＲＥＣ）、デベロープ区間（ＴＤＥＶ）、及びセンシング区間（ＴＳＥＮ）の長さを調節することができる。
先ず、時間ｔ１で、ストローブ信号（ＳＴＢ）の下降エッジ（falling edge）に応答してプリチャージ制御信号（ＰＣＯＮ）が論理ハイレベルから論理ローレベルに遷移し、プリチャージ区間（ＴＰＲＥＣ）が始まる。プリチャージ回路４２２は、プリチャージ区間（ＴＰＲＥＣ）で前記プリチャージ電圧（例えば、前記電源電圧）に基づいて第１入力端子ＩＴ１及び第２入力端子ＩＴ２をプリチャージさせることができる。これによって、第１入力端子ＩＴ１と連結される第１データ転送ライン３２０ａと第２入力端子ＩＴ２と連結される基準転送ライン５２０及び基準ノードＲＮが同一な前記プリチャージレベルにプリチャージされる。
時間ｔ２で、プリチャージ制御信号（ＰＣＯＮ）が論理ローレベルから論理ハイレベルに遷移し、プリチャージ区間（ＴＰＲＥＣ）が終了し、デベロープ区間（ＴＤＥＶ）が始まる。図５の“ＳＯ”で実線で図示したように、第１入力端子ＩＴ１と連結される第１データ転送ライン３２０ａは転送しようとする第１データ信号（Ｄ１）の論理レベルによって前記プリチャージレベルを維持するか、または前記第１放電速度で放電される。図５の“ＳＯ”で点線で図示したように、第２入力端子ＩＴ２と連結される基準転送ライン５２０及び基準ノードＲＮは前記第１放電速度より遅い前記第２放電速度で放電される。
時間ｔ３で、センシング制御信号（ＳＣＯＮ）が論理ローレベルから論理ハイレベルに遷移し、デベロープ区間（ＴＤＥＶ）が終了し、センシング区間（ＴＳＥＮ）が始まる。センシング制御信号（ＳＣＯＮ）に基づいてスイッチ（ＳＷ１、ＳＷ２）が開いて、センシング回路４２４はセンシング区間（ＴＳＥＮ）で第１入力端子ＩＴ１と第２入力端子ＩＴ２のレベル差（即ち、ノード（Ｎ１、Ｎ２）のレベル差）をセンシングしてＮビットのデータ（ＤＡＴ）の第１ビットを出力する。
時間ｔ４で、ストローブ信号（ＳＴＢ）の下降エッジに応答してセンシング制御信号（ＳＣＯＮ）が論理ハイレベルから論理ローレベルに遷移し、プリチャージ制御信号（ＰＣＯＮ）が論理ハイレベルから論理ローレベルに遷移し、次のプリチャージ区間が始まる。
一実施形態において、ストローブバッファ４１０は時間ｔ２を調節してプリチャージ区間（ＴＰＲＥＣ）及びデベロープ区間（ＴＤＥＶ）の長さを調節し、時間ｔ３を調節してデベロープ区間（ＴＤＥＶ）及びセンシング区間（ＴＳＥＮ）の長さを調節することができる。
図６は、本発明の実施形態に係るデータ送受信装置を示すブロック図である。
図６を参照すると、データ送受信装置１００ａは、データ送信部２００ａ、バス３００ａ、データ受信部４００ａ、及び基準信号供給部５００ａを含む。
基準信号供給部５００ａの構造が変更され、これによってデータ送信部２００ａ、バス３００ａ、及びデータ受信部４００ａの構成が一部変更されることを除外すれば、図６のデータ送受信装置１００ａは図２のデータ送受信装置１００と実質的に同じであり、図３、図４、及び図５を参照して前述したように動作することができる。したがって、重複説明は省略する。
基準信号供給部５００ａは、基準信号発生器５３０を含むことができる。基準信号発生器５３０はデータ受信部４００ａに含まれ、基準ノードＲＮと連結され、基準信号（ＲＥＦ）を発生することができる。
図２の実施形態と比較した時、図６の実施形態では基準信号発生器５３０がデータ受信部４００ａに含まれるので、基準信号（ＲＥＦ）をデータ送信部２００ａからデータ受信部４００ａに伝達する構造は必要でないとしうる。言い換えると、データ送信部２００ａは基準ドライバー５１０を含まず、バス３００ａは基準転送ライン５２０を含まず、したがって、バス３００ａに含まれる転送ラインの個数が減少できる。
図７は、図６のデータ送受信装置に含まれる基準信号発生器の一例を示す回路図である。
図６及び図７を参照すると、基準信号発生器５３０は、第１キャパシタＣ１、第１抵抗Ｒ１、第１スイッチ５３２、及び第２スイッチ５３４を含むことができる。
第１キャパシタＣ１及び第１抵抗Ｒ１は、基準信号（ＲＥＦ）を提供する基準ノードＲＮと前記接地電圧との間に並列接続できる。
第１スイッチ５３２は前記プリチャージ電圧（例えば、前記電源電圧）と基準ノードＲＮとの間に連結されて、プリチャージ区間（ＴＰＲＥＣ）で基準ノードＲＮをプリチャージさせることができる。第１スイッチ５３２は、プリチャージ制御信号（ＰＣＯＮ）に基づいて開いたり閉じたりすることができる。例えば、第１スイッチ５３２はプリチャージ区間（ＴＰＲＥＣ）で閉じ、残りの区間で開くことができる。
第２スイッチ５３４は基準ノードＲＮと第１抵抗Ｒ１との間に連結されて、デベロープ区間（ＴＤＥＶ）で基準ノードＲＮを第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎの前記第１放電速度より遅い前記第２放電速度で放電させることができる。第２スイッチ５３４はデベロープ制御信号（ＤＣＯＮ）に基づいて開いたり閉じたりすることができる。例えば、第２スイッチ５３４はデベロープ区間（ＴＤＥＶ）で閉じ、残りの区間で開くことができる。
一実施形態において、ストローブバッファ４１０はデベロープ区間（ＴＤＥＶ）で活性化されるデベロープ制御信号（ＤＣＯＮ）をさらに発生することができる。実施形態によって、第２スイッチ５３４に印加されるデベロープ制御信号（ＤＣＯＮ）はプリチャージ制御信号（ＰＣＯＮ）及びセンシング制御信号（ＳＣＯＮ）の組合せに代替されることもできる。
一実施形態において、前記第２放電速度が前記第１放電速度より遅いように第１抵抗Ｒ１の抵抗値及び第１キャパシタＣ１のキャパシタ値が決定できる。図２を参照して前述したように、第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎの駆動能力は、各ドライバーの抵抗値と各ドライバーに連結される転送ラインのキャパシタ値により決定され、したがって、第１乃至第Ｎデータドライバー２２０ａ，２２０ｂ，．．．，２２０ｎの各々に対応する抵抗値及び第１乃至第Ｎデータ転送ライン３２０ａ，３２０ｂ，．．．，３２０ｎの各々に対応するキャパシタ値に基づいて、前記第２放電速度が前記第１放電速度より遅いように第１抵抗Ｒ１の抵抗値及び第１キャパシタＣ１のキャパシタ値が決定できる。一般的に、抵抗値及びキャパシタ値が増加するほど時定数が増加して放電速度が遅くなるので、第１抵抗Ｒ１の抵抗値及び／又は第１キャパシタＣ１のキャパシタ値を相対的に大きいように設定することができる。
図８、図９、及び図１０は、本発明の実施形態に係るデータ送受信装置を含む半導体パッケージを示す断面図である。
図８を参照すると、半導体パッケージ６００は、基板（パッケージ基板）またはベース基板６１０、及び複数の半導体チップ６３０を含むことができる。半導体パッケージ６００は、複数の導電性バンプ６２０、複数のＴＳＶ６４０、複数の導電性物質６５０、及び封入部材６６０をさらに含むことができる。
複数の半導体チップ６３０は、基板６１０上に形成される第１乃至第Ｍ（Ｍは、自然数）半導体チップ６３０ａ，６３０ｂ，．．．，６３０ｍを含むことができる。複数の半導体チップ６３０は順次に積層されるマルチスタックチップパッケージの形態に具現できる。例えば、基板６１０上に第１半導体チップ６３０ａが配置され、第１半導体チップ６３０ａ上に第２半導体チップ６３０ｂが配置され、第（Ｍ−１）半導体チップ（図示せず）上に第Ｍ半導体チップ６３０ｍが配置できる。
第１乃至第Ｍ半導体チップ６３０ａ，６３０ｂ，．．．，６３０ｍは、第１領域（ＲＥＧ１）及び第２領域（ＲＥＧ２）に区分できる。第１領域（ＲＥＧ１）及び第２領域（ＲＥＧ２）には、それぞれ、半導体チップの核心的な構成要素及び付随的な構成要素が配置できる。例えば、各半導体チップがメモリチップである場合に、第１領域（ＲＥＧ１）にはメモリセルが配置され、第２領域（ＲＥＧ２）にはローデコーダ、データ入出力回路などが配置できる。第１領域（ＲＥＧ１）は、コア（core）領域、中心（center）領域、またはセル（cell）領域と称され、第２領域（ＲＥＧ２）は周辺領域と称される。
第１乃至第Ｍ半導体チップ６３０ａ，６３０ｂ，．．．，６３０ｍは、第２領域（ＲＥＧ２）に形成される複数のＴＳＶ６４０を含むことができる。複数のＴＳＶ６４０の各々は第１乃至第Ｍ半導体チップ６３０ａ，６３０ｂ，．．．，６３０ｍが形成される第１乃至第Ｍ半導体基板のうち、少なくとも１つの一部または全部を貫通して形成できる。
一実施形態において、複数のＴＳＶ６４０は、第１乃至第Ｍ半導体チップ６３０ａ，６３０ｂ，．．．，６３０ｍ内の同一な位置に形成できる。この際、第１乃至第Ｍ半導体チップ６３０ａ，６３０ｂ，．．．，６３０ｍは、図８に図示したように、複数のＴＳＶ６４０が完全に重畳するように積層できる。このように積層された状態で、第１乃至第Ｍ半導体チップ６３０ａ，６３０ｂ，．．．，６３０ｍは複数のＴＳＶ６４０及び導電性物質６５０を通じて互いに電気的に連結されることができ、基板６１０とも電気的に連結できる。基板６１０の下面には外部装置との電気的な連結のための複数の導電性バンプ６２０が形成できる。一方、図示してはいないが、第１乃至第Ｍ半導体チップ６３０ａ，６３０ｂ，．．．，６３０ｍの間には接着部材または絶縁物質が介されることもできる。
一実施形態において、第１乃至第Ｍ半導体チップ６３０ａ，６３０ｂ，．．．，６３０ｍのうち、最も下端の第１半導体チップ６３０ａはマスター（master）チップとして動作し、残りの半導体チップ６３０ｂ，．．．，６３０ｍはスレーブ（slave）チップとして動作することができる。前記マスターチップである第１半導体チップ６３０ａは外部装置と連結されて前記外部装置と直接的に通信し、前記スレーブチップである半導体チップ６３０ｂ，．．．，６３０ｍは第１半導体チップ６３０ａを通じて前記外部装置と通信することによって、１つのチップの負荷（onechip loading）のみ考慮されて高速入出力動作を具現することができる。
また、高速入出力動作のために、半導体パッケージ６００は本発明の実施形態に係るデータ送受信装置を含むことができる。
具体的に、第１半導体チップ６３０ａは第２領域（ＲＥＧ２）に形成されるデータ受信部（ＳＥＲＸ）（single-ended data receiver）６３４ａを含むことができる。半導体チップ６３０ｂ，．．．，６３０ｍは、第２領域（ＲＥＧ２）に形成されるデータ送信部（ＳＥＴＸ）（single-ended data transmitter）６３２ｂ，．．．，６３２ｍを含むことができる。
データ受信部６３４ａは、図２乃至図５を参照して前述したデータ受信部４００または図６及び図７を参照して前述したデータ受信部４００ａであり、データ送信部６３２ｂ，．．．，６３２ｍの各々は図２乃至図５を参照して前述したデータ送信部２００または図６及び図７を参照して前述したデータ送信部２００ａでありうる。複数のＴＳＶ６４０及びこれと連結される少なくとも１つの配線（図示せず）は図２乃至図５を参照して前述したバス３００または図６及び図７を参照して前述したバス３００ａを構成することができる。例えば、複数のＴＳＶ６４０はストローブＴＳＶ及びデータＴＳＶを含み、基準ＴＳＶをさらに含むことができる。図２乃至図５を参照して前述したように、基準信号供給部５００がデータ送信部２００及びバス３００に含まれるか、または図６及び図７を参照して前述したように基準信号供給部５００ａがデータ受信部４００ａに含まれることができる。
前述したように、半導体パッケージ６００が相対的に小さなサイズ及び少ない費用で具現される本発明の実施形態に係るデータ送受信装置を含む場合に、第１半導体チップ６３０ａは半導体チップ６３０ｂ，．．．，６３０ｍから転送されるデータを相対的に高速及び低電力で受信することができ、これを前記外部装置に提供することができる。
図９を参照すると、半導体パッケージ７００は、基板７１０及び複数の半導体チップ７３０を含むことができる。半導体パッケージ７００は、複数の導電性バンプ７２０、複数のＴＳＶ７４０、複数の導電性物質７５０、及び封入部材７６０をさらに含むことができる。
図９の基板７１０、複数の導電性バンプ７２０、複数のＴＳＶ７４０、複数の導電性物質７５０、及び封入部材７６０は、図８の基板６１０、複数の導電性バンプ６２０、複数のＴＳＶ６４０、複数の導電性物質６５０、及び封入部材６６０と各々実質的に同じであるので、重複説明は省略する。
半導体パッケージ７００は、本発明の実施形態に係るデータ送受信装置を含むことができる。具体的に、マスターチップとして動作する第１半導体チップ７３０ａは、第２領域（ＲＥＧ２）に形成されるデータ送信部７３２ａを含むことができる。スレーブチップとして動作する半導体チップ７３０ｂ，．．．，７３０ｍは、第２領域（ＲＥＧ２）に形成されるデータ受信部７３４ｂ，．．．，７３４ｍを含むことができる。データ送信部７３２ａは、図２のデータ送信部２００または図６のデータ送信部２００ａであり、データ受信部７３４ｂ，．．．，７３４ｍの各々は図２のデータ受信部４００または図６のデータ受信部４００ａであり、複数のＴＳＶ７４０は図２のバス３００または図６のバス３００ａを構成することができる。基準信号供給部は、データ送信部７３２ａまたはデータ受信部７３４ｂ，．．．，７３４ｍに含まれることができる。
前述したように、半導体パッケージ７００が相対的に小さなサイズ及び少ない費用で具現される本発明の実施形態に係るデータ送受信装置を含む場合に、第１半導体チップ７３０ａは前記外部装置から提供されるデータを相対的に高速及び低電力で半導体チップ７３０ｂ，．．．，７３０ｍに転送することができる。
一方、図８及び図９を参照してマスターチップがデータ送信部及びデータ受信部のうちの１つのみを含み、スレーブチップがデータ送信部及びデータ受信部のうちの他の１つのみを含むものとして説明したが、本発明はこれに限定されず、マスターチップとスレーブチップとの間に双方向通信可能に全てのチップがデータ送信部及びデータ受信部を共に含むこともできる。
図１０を参照すると、半導体パッケージ８００は基板８１０及び複数の半導体チップ８３０ａ、８３０ｂを含むことができる。半導体パッケージ８００は、複数の導電性バンプ８２０、複数のボンディングワイヤーＢＷ、複数の配線Ｗ、及び封入部材８６０をさらに含むことができる。
図１０の基板８１０、複数の導電性バンプ８２０、及び封入部材８６０は、図８の基板６１０、複数の導電性バンプ６２０、及び封入部材６６０と各々実質的に同じであるので、重複説明は省略する。
複数の半導体チップ８３０ａ、８３０ｂは、基板８１０上に形成される第１及び第２半導体チップ８３０ａ、８３０ｂを含むことができる。第１及び第２半導体チップ８３０ａ、８３０ｂは、同一平面上に互いに離隔して配置できる。第１及び第２半導体チップ８３０ａ、８３０ｂは、第１領域（ＲＥＧ１ａ、ＲＥＧ１ｂ）及び第２領域（ＲＥＧ２ａ、ＲＥＧ２ｂ）に区分できる。第１及び第２半導体チップ８３０ａ、８３０ｂは、第２領域（ＲＥＧ２ａ、ＲＥＧ２ｂ）に形成される複数のボンディングワイヤーＢＷ及び基板８１０内に形成される複数の配線Ｗを通じて互いに電気的に連結できる。
半導体パッケージ８００は、本発明の実施形態に係るデータ送受信装置を含むことができる。具体的に、第１半導体チップ８３０ａは第２領域（ＲＥＧ２ａ）に形成されるデータ送信部８３２ａ及びデータ受信部８３４ａを含むことができる。第２半導体チップ８３０ｂは第２領域（ＲＥＧ２ｂ）に形成されるデータ送信部８３２ｂ及びデータ受信部８３４ｂを含むことができる。データ送信部８３２ａ、８３２ｂは各々図２及び図６のデータ送信部２００、２００ａのうちの１つであり、データ受信部８３４ａ、８３４ｂの各々は図２及び図６のデータ受信部４００、４００ａのうちの１つであり、複数のボンディングワイヤーＢＷ及び複数の配線Ｗは、図２及び図６のバス３００、３００ａを構成することができる。基準信号供給部は、データ送信部８３２ａ、８３２ｂまたはデータ受信部８３４ａ、８３４ｂに含まれることができる。
データ送信部８３２ａ及びデータ受信部８３４ｂを用いて第１半導体チップ８３０ａから第２半導体チップ８３０ｂにデータを相対的に高速及び低電力で転送し、データ送信部８３２ｂ及びデータ受信部８３４ａを用いて第２半導体チップ８３０ｂから第１半導体チップ８３０ａにデータを相対的に高速及び低電力で転送することができる。
図１１は、本発明の実施形態に係るデータ送受信装置を含む半導体システムを示す平面図である。
図１１を参照すると、半導体システム９００は、基板９１０、複数の半導体装置９２０、９３０、及び複数の転送ライン９４０を含むことができる。
複数の半導体装置９２０、９３０は、基板９１０上に実装できる。例えば、基板９１０はＰＣＢ（printed circuit board）及び／又はＦＰＣＢ（flexible PCB）でありうる。複数の半導体装置９２０、９３０は、複数の転送ライン９４０を通じて互いに連結できる。
半導体システム９００は、本発明の実施形態に係るデータ送受信装置を含むことができる。具体的に、第１半導体装置９２０はデータ送信部９２２及びデータ受信部９２４を含み、第２半導体装置９３０はデータ送信部９３２及びデータ受信部９３４を含むことができる。データ送信部９２２、９３２は各々図２及び図６のデータ送信部２００、２００ａのうちの１つであり、データ受信部９２４、９３４の各々は図２及び図６のデータ受信部４００、４００ａのうちの１つであり、複数の転送ライン９４０は、図２及び図６のバス３００、３００ａを構成することができる。基準信号供給部は、データ送信部９２２、９３２またはデータ受信部９２４、９３４に含まれることができる。データ送信部９２２、９３２及びデータ受信部９２４、９３４を用いて第１及び第２半導体装置９２０、９３０のうちの１つから他の１つにデータを相対的に高速及び低電力で転送することができる。
図１２は、本発明の実施形態に係るデータ送受信装置を含む記憶装置を示すブロック図である。
図１２を参照すると、記憶装置１０００は複数の不揮発性メモリ装置１１００及びコントローラ１２００を含む。例えば、記憶装置１０００は、ｅＭＭＣ（embedded multimedia card）、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）などの任意の記憶装置でありうる。不揮発性メモリ装置１１００は、オプション的に外部高電圧（ＶＰＰ）の提供を受けることができる。
コントローラ１２００は、複数のチャンネル（ＣＨ１、ＣＨ２、ＣＨ３，．．．，ＣＨｉ）を介して不揮発性メモリ装置１１００に連結される。コントローラ１２００は、少なくとも１つのプロセッサ１２１０、バッファメモリ１２２０、エラー訂正回路（error correction circuit；ＥＣＣ）１２３０、ホストインターフェース１２５０、及び不揮発性メモリインターフェース１２６０を含む。バッファメモリ１２２０は、コントローラ１２００の駆動に必要なデータを一時的に格納することができる。また、バッファメモリ１２２０は書込み要請時、プログラム動作に用いられるデータをバッファリングしておくことができる。エラー訂正回路１２３０は、書込み動作でプログラムされるデータのエラー訂正コード値を計算し、読出し動作で読み取られたデータをエラー訂正コード値に基づいてエラー訂正し、データ復旧動作で不揮発性メモリ装置１１００から復旧されたデータのエラーを訂正することができる。ホストインターフェース１２５０及び不揮発性メモリインターフェース１２６０は、外部の装置及び不揮発性メモリ装置１１００とインターフェース機能を提供することができる。
ホストインターフェース１２５０、不揮発性メモリインターフェース１２６０、及び不揮発性メモリ装置１１００は、本発明の実施形態に係るデータ送受信装置を含むように、データ送信部１１１０、１２５２、１２６２、及びデータ受信部１１２０、１２５４、１２６４を含むことができる。
本発明の実施形態は、データ送受信装置を含む任意の集積回路、電子装置、及びシステムに有用に利用できる。例えば、本発明の実施形態はコンピュータ（computer）、ノートブック（laptop）、携帯電話（cellular）、スマートフォン（smart phone）、ＭＰ３プレーヤー、ＰＤＡ（personal digital assistant）、ＰＭＰ（portable multimedia player）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（portable game console）、ナビゲーション（navigation）機器、ウェアラブル（wearable）機器、ＩｏＴ（internet of things）機器、ＩｏＥ（internet of everything）機器、ｅ−ブック（e-book）、ＶＲ（virtual reality）機器、ＡＲ（augmented reality）機器などの電子機器に一層有用に適用できる。
以上では本発明の好ましい実施形態を参照して説明したが、該当技術分野の熟練した当業者は以下の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解するはずである。
１００、１００ａ データ送受信装置
２００、２００ａ データ送信部
２１０ ストローブドライバー
２２０ａ、２２０ｂ、２２０ｎ データドライバー
３００、３００ａ バス
３１０ ストローブ転送ライン
３２０ａ、３２０ｂ、３２０ｎ データ転送ライン
４００、４００ａ データ受信部
４１０ ストローブバッファ
４２０ａ、４２０ｂ、４２０ｎ 感知増幅器（センスアンプ）
４２２ プリチャージ回路
４２４ センシング回路
４２６ スイッチング回路
５００、５００ａ 基準信号供給部
５１０ 基準ドライバー
５２０ 基準転送ライン
５３０ 基準信号発生器
６００、７００、８００ 半導体パッケージ
６１０、７１０、８１０ 基板
６３０、７３０、８３０ 半導体チップ
６３２、７３２、８３２ データ送信部
６３４、７３４、８３４ データ受信部
６４０、７４０ ＴＳＶ（シリコン貫通ビア）

Claims (20)

  1. 第１乃至第Ｎ（Ｎは、自然数）データ信号を提供する第１乃至第Ｎデータドライバーと、ストローブ信号を提供するストローブドライバーと、を含むデータ送信部と、
    前記ストローブ信号に基づいて制御信号を発生するストローブバッファと、前記制御信号、基準信号、及び前記第１乃至第Ｎデータ信号に基づいてＮビットのデータをセンシングする第１乃至第Ｎ感知増幅器と、を含むデータ受信部と、
    前記ストローブドライバー及び前記ストローブバッファを連結するストローブＴＳＶと、前記第１乃至第Ｎデータドライバー及び前記第１乃至第Ｎ感知増幅器を連結する第１乃至第ＮデータＴＳＶと、を含むバスと、
    前記基準信号を提供し、データ転送時に前記第１乃至第Ｎデータ信号より放電速度が遅いように前記基準信号を制御する基準信号供給部と、
    を含むデータ送受信装置。
  2. 前記基準信号供給部は、
    前記データ送信部に含まれ、前記第１乃至第Ｎデータドライバーより低い駆動能力を有する基準ドライバー、
    を含むことを特徴とする、請求項１に記載のデータ送受信装置。
  3. 前記基準信号供給部は、
    前記バスに含まれ、前記基準ドライバー及び前記第１乃至第Ｎ感知増幅器を連結する基準ＴＳＶ、
    をさらに含むことを特徴とする、請求項２に記載のデータ送受信装置。
  4. 前記第１乃至第Ｎデータ信号を転送する以前に、プリチャージ区間で、前記第１乃至第ＮデータＴＳＶ及び前記基準ＴＳＶは同一なプリチャージレベルにプリチャージされ、
    前記第１乃至第Ｎデータ信号の転送が始まると、デベロープ区間で、前記第１乃至第ＮデータＴＳＶの各々は、転送しようとする論理レベルに従って、前記プリチャージレベルを維持するか、または第１放電速度で放電され、前記基準ＴＳＶは前記第１放電速度より遅い第２放電速度で放電され、
    前記第１乃至第Ｎデータ信号の転送が完了した以後に、センシング区間で、前記第１乃至第ＮデータＴＳＶと前記基準ＴＳＶとのレベル差に基づいて前記Ｎビットのデータをセンシングすることを特徴とする、請求項３に記載のデータ送受信装置。
  5. 前記デベロープ区間で前記第１乃至第ＮデータＴＳＶのうち、少なくとも一部が前記第１放電速度で放電された以後に、前記センシング区間の開始時点で前記第１乃至第ＮデータＴＳＶのうちの少なくとも一部は前記プリチャージレベルより低い第１レベルを有し、
    前記デベロープ区間で前記基準ＴＳＶが前記第２放電速度で放電された以後に、前記センシング区間の開始時点で前記基準ＴＳＶは前記プリチャージレベルより低く、前記第１レベルより高い第２レベルを有することを特徴とする、請求項４に記載のデータ送受信装置。
  6. 前記基準ドライバーに含まれるトランジスタは、前記第１乃至第Ｎデータドライバーに含まれるトランジスタとサイズが異なることを特徴とする、請求項２に記載のデータ送受信装置。
  7. 前記基準信号供給部は、
    前記データ受信部に含まれ、前記基準信号を発生する基準信号発生器を含むことを特徴とする、請求項１に記載のデータ送受信装置。
  8. 前記基準信号発生器は、
    前記基準信号を提供する基準ノードと接地電圧との間に並列接続される第１キャパシタ及び第１抵抗と、
    プリチャージ電圧と前記基準ノードとの間に連結されて、プリチャージ区間で前記基準ノードをプリチャージさせる第１スイッチと、
    前記基準ノードと前記第１抵抗との間に連結されて、デベロープ区間で前記基準ノードを前記第１乃至第ＮデータＴＳＶの第１放電速度より遅い第２放電速度で放電させる第２スイッチと、を含むことを特徴とする、請求項７に記載のデータ送受信装置。
  9. 前記第１乃至第Ｎデータドライバーの各々に対応する抵抗値及び前記第１乃至第ＮデータＴＳＶの各々に対応するキャパシタ値に基づいて、前記第２放電速度が前記第１放電速度より遅いように前記第１抵抗の抵抗値及び前記第１キャパシタのキャパシタ値が決定されることを特徴とする、請求項８に記載のデータ送受信装置。
  10. 前記第１感知増幅器は、
    前記第１データＴＳＶと連結されて前記第１データ信号を受信する第１入力端子と、
    前記基準信号を受信する第２入力端子と、
    プリチャージ区間でプリチャージ制御信号に基づいて前記第１入力端子及び前記第２入力端子をプリチャージさせるプリチャージ回路と、
    センシング区間でセンシング制御信号に基づいて前記第１入力端子と前記第２入力端子とのレベル差をセンシングして前記Ｎビットのデータの第１ビットをセンシングするセンシング回路と、を含むことを特徴とする、請求項１に記載のデータ送受信装置。
  11. 前記制御信号は前記プリチャージ制御信号及び前記センシング制御信号を含み、
    前記ストローブバッファは、前記ストローブ信号に基づいて前記プリチャージ制御信号及び前記センシング制御信号を発生することを特徴とする、請求項１０に記載のデータ送受信装置。
  12. 前記ストローブバッファは、
    前記ストローブ信号に基づいて、前記プリチャージ区間、前記センシング区間、及び前記プリチャージ区間と前記センシング区間との間のデベロープ区間の長さを調節することを特徴とする、請求項１０に記載のデータ送受信装置。
  13. 第１乃至第Ｎ（Ｎは、自然数）データ信号を転送する以前に、プリチャージ区間で、前記第１乃至第Ｎデータ信号を提供する第１乃至第Ｎデータ転送ライン及び基準信号を提供する基準ノードを同一なプリチャージレベルにプリチャージさせるステップと、
    前記第１乃至第Ｎデータ信号の転送が始まると、デベロープ区間で、前記第１乃至第Ｎデータ転送ラインの各々を、転送しようとする論理レベルに従って、前記プリチャージレベルに維持するか、または第１放電速度で放電させるステップと、
    前記デベロープ区間で、前記基準ノードを前記第１放電速度より遅い第２放電速度で放電させるステップと、
    前記第１乃至第Ｎデータ信号の転送が完了した以後に、センシング区間で、前記第１乃至第Ｎデータ転送ラインと前記基準ノードとのレベル差に基づいてＮビットのデータの各ビットの論理レベルをセンシングして、前記Ｎビットのデータを受信するステップと、
    を含むデータ送受信方法。
  14. 前記第１乃至第Ｎデータ転送ラインは、半導体基板を貫通して形成される第１乃至第ＮデータＴＳＶを含むことを特徴とする、請求項１３に記載のデータ送受信方法。
  15. 前記デベロープ区間で前記基準ノードを前記第２放電速度で放電させるステップは、
    前記第１乃至第Ｎデータ信号を提供する第１乃至第Ｎデータドライバーより低い駆動能力を有する基準ドライバーを用いて、前記基準ノードを前記第２放電速度で放電させるステップを含むことを特徴とする、請求項１３に記載のデータ送受信方法。
  16. 前記デベロープ区間で前記基準ノードを前記第２放電速度で放電させるステップは、
    前記基準ノードと接地電圧との間に並列接続される第１キャパシタ及び第１抵抗を含む基準信号発生器を用いて前記基準ノードを前記第２放電速度で放電させるステップを含み、
    前記第１乃至第Ｎデータ信号を提供する第１乃至第Ｎデータドライバーの各々に対応する抵抗値及び前記第１乃至第Ｎデータ転送ラインの各々に対応するキャパシタ値に基づいて、前記第２放電速度が前記第１放電速度より遅いように前記第１抵抗の抵抗値及び前記第１キャパシタのキャパシタ値が決定されることを特徴とする、請求項１３に記載のデータ送受信方法。
  17. 基板と、
    前記基板上に設けられ、第１乃至第Ｎ（Ｎは、自然数）データ信号を提供する第１乃至第Ｎデータドライバーと、ストローブ信号を提供するストローブドライバーと、を備えるデータ送信部、を含む第１半導体チップと、
    前記基板上に設けられ、前記ストローブ信号に基づいて制御信号を発生するストローブバッファと、前記制御信号、基準信号、及び前記第１乃至第Ｎデータ信号に基づいてＮビットのデータをセンシングする第１乃至第Ｎ感知増幅器と、を備えるデータ受信部、を含む第２半導体チップと、
    前記第１半導体チップ及び前記第２半導体チップの間に形成され、前記ストローブドライバー及び前記ストローブバッファを連結するストローブ転送ラインと、前記第１乃至第Ｎデータドライバー及び前記第１乃至第Ｎ感知増幅器を連結する第１乃至第Ｎデータ転送ラインと、を含むバスと、
    前記基準信号を提供し、データ転送時に前記第１乃至第Ｎデータ信号より放電速度が遅いように前記基準信号を制御する基準信号供給部と、
    を含む半導体パッケージ。
  18. 前記第１半導体チップは前記第２半導体チップ上に配置され、
    前記ストローブ転送ラインは、前記第１半導体チップが形成される第１半導体基板及び前記第２半導体チップが形成される第２半導体基板のうち、少なくとも１つを貫通して形成されるストローブＴＳＶを含み、
    前記第１乃至第Ｎデータ転送ラインは、前記第１半導体基板及び前記第２半導体基板のうち、少なくとも１つを貫通して形成される第１乃至第ＮデータＴＳＶを含むことを特徴とする、請求項１７に記載の半導体パッケージ。
  19. 前記第２半導体チップは、外部装置と直接的に通信し、
    前記第１半導体チップは、前記第２半導体チップを通じて前記外部装置と通信することを特徴とする、請求項１８に記載の半導体パッケージ。
  20. 前記第１半導体チップ及び前記第２半導体チップは同一平面上に配置されることを特徴とする、請求項１７に記載の半導体パッケージ。
JP2018226639A 2017-12-22 2018-12-03 データ送受信装置、これを含む半導体パッケージ、及びデータ送受信方法 Active JP7220065B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170178497A KR102422456B1 (ko) 2017-12-22 2017-12-22 데이터 송수신 장치, 이를 포함하는 반도체 패키지 및 데이터 송수신 방법
KR10-2017-0178497 2017-12-22

Publications (2)

Publication Number Publication Date
JP2019115038A true JP2019115038A (ja) 2019-07-11
JP7220065B2 JP7220065B2 (ja) 2023-02-09

Family

ID=66768346

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018226639A Active JP7220065B2 (ja) 2017-12-22 2018-12-03 データ送受信装置、これを含む半導体パッケージ、及びデータ送受信方法

Country Status (5)

Country Link
US (1) US10438635B2 (ja)
JP (1) JP7220065B2 (ja)
KR (1) KR102422456B1 (ja)
CN (1) CN109960675A (ja)
DE (1) DE102018126014A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09121147A (ja) * 1995-08-18 1997-05-06 Matsushita Electric Ind Co Ltd タイミング信号発生回路
JP2010109264A (ja) * 2008-10-31 2010-05-13 Hitachi Ltd 半導体集積回路装置
WO2011007642A1 (ja) * 2009-07-15 2011-01-20 株式会社日立製作所 半導体装置
US20110074460A1 (en) * 2009-09-30 2011-03-31 Hynix Semiconductor Inc. Data transmission circuit and semiconductor apparatus including the same
US20110309475A1 (en) * 2010-06-18 2011-12-22 Samsung Electronics Co., Ltd. Three-dimensional stacked structure semiconductor device having through-silicon via and signaling method for the semiconductor device
US20140355353A1 (en) * 2013-06-04 2014-12-04 Ememory Technology Inc. Current sensing amplifier and sensing method thereof
US20170316833A1 (en) * 2016-05-02 2017-11-02 Jeong-Don IHM Sense amplifier and memory device using the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701090A (en) * 1994-11-15 1997-12-23 Mitsubishi Denki Kabushiki Kaisha Data output circuit with reduced output noise
US7126378B2 (en) * 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
US7555048B1 (en) 2003-11-24 2009-06-30 Neascape, Inc. High-speed single-ended interface
WO2008063199A1 (en) * 2006-11-20 2008-05-29 Rambus Inc. Memory systems and methods for dynamically phase adjusting a write strobe and data to account for receive-clock drift
US7847588B2 (en) * 2008-08-14 2010-12-07 Nantero, Inc. Nonvolatile nanotube programmable logic devices and a nonvolatile nanotube field programmable gate array using same
WO2011025557A1 (en) 2009-08-31 2011-03-03 Rambus Inc. Forwarding signal supply voltage in data transmission system
US7969193B1 (en) 2010-07-06 2011-06-28 National Tsing Hua University Differential sensing and TSV timing control scheme for 3D-IC
US8599595B1 (en) 2011-12-13 2013-12-03 Michael C. Stephens, Jr. Memory devices with serially connected signals for stacked arrangements
DE112011105991T5 (de) 2011-12-22 2014-09-11 Intel Corporation Geclusterte On-Package-Ein-/Ausgabe-Schnittstelle mit Voll-und Halbduplexbetrieb
US8804394B2 (en) * 2012-01-11 2014-08-12 Rambus Inc. Stacked memory with redundancy
US8836394B2 (en) * 2012-03-26 2014-09-16 Rambus Inc. Method and apparatus for source-synchronous signaling
KR102088453B1 (ko) * 2013-12-02 2020-03-12 에스케이하이닉스 주식회사 반도체 장치
KR20160057638A (ko) 2014-11-14 2016-05-24 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 구동방법
JP6493042B2 (ja) 2015-07-09 2019-04-03 富士通株式会社 半導体装置及び半導体装置の制御方法
US9875787B2 (en) 2015-12-08 2018-01-23 Rambus Inc. Reduced transport energy in a memory system
KR20170075886A (ko) * 2015-12-23 2017-07-04 에스케이하이닉스 주식회사 센싱 제어 신호 생성 장치 및 그를 포함하는 반도체 메모리 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09121147A (ja) * 1995-08-18 1997-05-06 Matsushita Electric Ind Co Ltd タイミング信号発生回路
JP2010109264A (ja) * 2008-10-31 2010-05-13 Hitachi Ltd 半導体集積回路装置
WO2011007642A1 (ja) * 2009-07-15 2011-01-20 株式会社日立製作所 半導体装置
US20110074460A1 (en) * 2009-09-30 2011-03-31 Hynix Semiconductor Inc. Data transmission circuit and semiconductor apparatus including the same
US20110309475A1 (en) * 2010-06-18 2011-12-22 Samsung Electronics Co., Ltd. Three-dimensional stacked structure semiconductor device having through-silicon via and signaling method for the semiconductor device
US20140355353A1 (en) * 2013-06-04 2014-12-04 Ememory Technology Inc. Current sensing amplifier and sensing method thereof
US20170316833A1 (en) * 2016-05-02 2017-11-02 Jeong-Don IHM Sense amplifier and memory device using the same

Also Published As

Publication number Publication date
KR102422456B1 (ko) 2022-07-19
US20190198067A1 (en) 2019-06-27
JP7220065B2 (ja) 2023-02-09
CN109960675A (zh) 2019-07-02
DE102018126014A1 (de) 2019-06-27
US10438635B2 (en) 2019-10-08
KR20190076583A (ko) 2019-07-02

Similar Documents

Publication Publication Date Title
US9947378B2 (en) Semiconductor memory device, a memory module including the same, and a memory system including the same
US9543952B2 (en) Semiconductor memory device and a method of operating the same
US9747959B2 (en) Stacked memory devices, and memory packages and memory systems having the same
JP6721696B2 (ja) メモリデバイス
CN105845166B (zh) 半导体集成电路器件及驱动其的方法
KR20160112765A (ko) 호스트 장치, 그것과 복수의 장치들을 갖는 호스트 시스템 및 그것의 인터페이스 링크 레이어 구성 방법
CN106250338B (zh) 半导体装置
US11500796B2 (en) Device for interfacing between memory device and memory controller, package and system including the device
US10282167B2 (en) Buffer, semiconductor apparatus and semiconductor system using the same
US20130101056A1 (en) Receiver circuit and system including p-type sense amplifier
TWI595499B (zh) 半導體裝置
JP7220065B2 (ja) データ送受信装置、これを含む半導体パッケージ、及びデータ送受信方法
US10418088B2 (en) Power reduction technique during read/write bursts
TWI611554B (zh) 半導體裝置及使用其之半導體系統
CN111108559B (zh) 写突发期间的功率减小技术
US11942181B2 (en) Semiconductor device including internal transmission path and stacked semiconductor device using the same
US11804841B2 (en) Interface circuit and operating method thereof to compensate for supply voltage variations
TWI585571B (zh) 時脈訊號產生電路、記憶體儲存裝置及時脈訊號產生方法
KR20230060433A (ko) 오프셋 캘리브레이션을 수행하는 메모리 장치 및 이의 동작 방법
TW202349393A (zh) 靜態隨機存取記憶體胞元以及記憶體裝置
CN116030852A (zh) 执行偏移校准的存储器装置及其操作方法
CN112216325A (zh) 包括与电源电压无关地操作的开关电路的存储设备

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210603

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230130

R150 Certificate of patent or registration of utility model

Ref document number: 7220065

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150