CN101110414B - 在叠层的外部具有较高功率芯片的芯片叠层 - Google Patents

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Abstract

在某些实施例中，系统包括了电路板，第一芯片，和叠置在第一芯片上的第二芯片。第一芯片耦合于电路板和第二芯片之间，并且该第一芯片包括用于将第一芯片接收的命令转发给第二芯片的电路。对其它的实施例进行了说明。

Description

在叠层的外部具有较高功率芯片的芯片叠层
技术领域
描述了芯片叠层，其中较高功率芯片被安置于具有更好散热性能的位置上。
背景技术
已经提出了用于在存储系统中存储器芯片的各种设置。例如，在传统的同步动态随机存取存储器(DRAM)系统中，存储器芯片通过多-点(multi-drop)双向数据总线进行数据通信并且通过命令和地址总线接收命令和地址。近来，已经提出了双向或者单向点到点的互连。
在一些系统中，将芯片(也称为管芯)叠置到另一个芯片的上面。这些芯片可以都是同样的类型或者有一些芯片可能会不同于其他芯片。例如，一组存储器芯片(例如，闪存或DRAM)可以由模块基底来进行支撑。叠层(stack)可以包括具有存储器控制器的芯片。叠层可以包括处理器芯片(具有或不具有存储器控制器)和调压器(VR)芯片以及或许其它的芯片。芯片叠层可能是在印刷电路板(PCB)基底的一侧并且芯片或其它一组芯片可能是在该基底的另一侧。例如，处理器可能是在基底的一侧并且VR芯片可能是该基底的另一侧。该VR芯片和/或该处理器芯片可以是叠层的一部分。例如，在该处理器芯片之上可以包括散热装置。也可以使用一个或者多个其它的散热装置。
已经使用了各种封装技术来将一个芯片叠置到另外一个芯片之上。例如，叠层和基底可以依次包括以下元件：封装基底(package substrate)，管芯附着材料层，芯片，管芯附着材料层，芯片，管芯附着材料层，芯片，等等，并且在芯片和封装基底之间具有引线键合导体。该引线键合导线可在管芯附着材料之中。焊球可在该封装基底和另一个基底之间。作为另一个例子，焊球可以位于封装基底层和/或重新分配层之间，其中由封装基底层和/或重新分配层来对芯片进行支撑。在该例子中也可以使用引线键合。可以使用倒装片(flip-chip)技术。可以使用贯穿硅的过孔(Through siliconvias)。封装模型可以将多个芯片包围或者每一个芯片可以具有其自己的封装。已经使用了各种其他封装技术。已经发展出了各种散热技术(例如，风扇，散热器，液体冷却，等等)。
已经提出了一些系统，在其中芯片(如存储器芯片)为其它芯片中继转发由他们所收到的信号。
许多芯片在特定的温度范围内以较高的性能工作。如果温度变得过高，则芯片可能会发生故障。已经发展出节流(throttling)技术以减少芯片的电压和频率，从而降低温度。然而，在较低的频率和电压下，该芯片的性能也会降低。相应地，一旦该芯片的温度足够低的话，那么可能会增加电压和频率。理想情况是，芯片的温度始终保持足够的低，从而不必降低电压和频率。
存储器模块包括基底，在其上放置了存储器芯片。可以将存储器芯片仅放置在该基底的一侧或者放置在该基底的两侧。在有些系统中，也将缓冲器放置在该基底上。对于至少某些信号，该缓冲器在存储器控制器(或其它缓冲器)以及在模块上的存储器芯片之间进行连接。在这样的缓冲器系统中，存储器控制器与缓冲器一起使用的信号(signaling)(例如，频率和电压值，以及点对点相对于多-点设置)可以与缓冲器和存储器芯片一起使用的信号不同。
双列直插式存储器模块(DIMM)是存储器模块的一个例子。多个模块可以是串联的和/或并联的。在一些存储器系统中，存储器芯片接收信号并且将其转发给位于一连串两个或多个存储器芯片中的下一个存储器芯片。
已经将存储器控制器用于芯片组集线器(chipset hub)中以及包括了处理器核的芯片中。许多计算机系统都包括了发送和接收机电路来允许该系统与网络进行无线连接。
附图说明
根据如下的详细说明和本发明实施例的附图可对本发明进行充分地了解，然而，具体实施例的描述并不会对本发明进行限制，其只用于说明和理解的目的。
图1-9中的每一个都是示意框图，其说明了根据本发明一些实施例的叠置芯片和支撑基底；
图10-12中的每一个都是示意框图，其说明了根据本发明一些实施例的叠置存储器芯片；
图13是类似于图1和7的叠置芯片装置的热模型；
图14是示意框图，其说明了根据本发明一些实施例的包括处理器和存储器模块的系统；
图15-19中的每一个都是框图，其说明了根据一些实施例的包括存储器控制器的系统。
具体实施方式
图1举例说明了包括用于支持多个芯片12，14，16，和18的基底10的系统的示意图。为了清楚起见，在芯片之间以及芯片12和基底10之间显示了间隔，但是在实际实现中在他们之间将会有某些结构或者他们将会彼此相邻。可以对芯片12-18进行封装。基底10可以是，例如，印刷电路板(PCB)，但是那不是必需的。在某些实施例中，基底10为一母板，其支持各种其它的元件。在其它实施例中，基底10是卡基底(如存储器模块基底或图形卡基底)，其依次(in turn)由母板进行支撑。箭头20和22示出了热流的主要方向(但是当然不是热流仅有的方向)。如同可以看见的一样，在图1的例子中，芯片16和18主要在箭头20的方向上具有热耗散。芯片14在箭头22和24两个方向上都有热耗散，并且芯片12主要在箭头22的方向上具有热耗散。箭头20和22不需要沿着重力的方向排成一列。温度Tj12，Tj14，Tj16，和Tj18分别表示在芯片12，14，16，和18中的温度。箭头20和22只是例子而已。热量从较高的温度流向较低的温度。实际上，箭头20和22的细节可以与所显示的不同并且可以随着芯片温度的变化而变化。当进行冷却时，热流也可以发生变化。芯片12和18是较高功率的芯片，而芯片14和16是较低功率芯片，其表示芯片12和18与芯片14和16相比通常在显著较高的功率上进行操作。然而，因为将芯片12和18放置在叠层的外侧，他们可以更多地进行热耗散，并且温度Tj12和Tj18将会比芯片12和18位于该叠层内侧(如同芯片14和16一样)的时候要低得多。在图1的系统中，芯片12和18可以在比将他们放置在叠层内侧时的情况下更高的频率和/或电压下运行。此外，由于芯片14和16通常在较低的功率上进行操作，他们不需要与较高功率的芯片一样的热耗散。在某些实施例中，芯片14和16通常在如同芯片12和18一样的频率和/或电压下进行操作，虽然不需要这样。
在某些实施例中，Tj12，Tj14，Tj16，和Tj18是大约相同的温度，但是在其它的实施例中，Tj12，Tj14，Tj16，和Tj18是基本上不同的温度。Tj12可以超过或低于Tj14和Tj16。Tj18可以超过或低于Tj14和Tj16。Tj12可以超过或低于Tj18。Tj14可以超过或低于Tj16。芯片18通常操作所处的功率可以比芯片12通常操作所处的功率要高或者低。芯片16通常操作所处的功率可以比芯片14通常操作所处的功率要高或者低。
如同在这里所使用的，显著较高的功率表示至少大20％。然而，在某些实施例中，功率方面的差异可以是大大超过20％并且甚至可以是超过百分之几百。功率差异的例子包括20％和50％之间，50％和100％之间，100％和200％之间以及大于200％。
已经发展出了各种散热技术(例如，风扇，散热器，液体冷却，等等)。本发明在这里不限于任何特定的这些技术。在某些实施例中，如果温度或功耗超过阈值，可以将芯片的频率，电压，及其他特性进行抑制。
图2示出了一系统，在其中基底24在基底的一侧支撑了芯片12，14，16，以及18，并且在基底24的另一侧支撑了芯片26。芯片26显示为较高功率，但是那不是必需的。芯片26可以操作在比芯片12-18中任何一个都要高的功率上。散热器28和30显示为分别附着于芯片26和18上。可以将散热器与所公开内容其它附图中的芯片相连接进行使用。散热器不必仅仅在叠层的顶部或者底部，而是也可以在侧面。可以对图2中的芯片进行封装。
图3示出了一系统，在其中基底30支撑了较低功率芯片32和较高功率芯片34。箭头20和22显示了示意性的热流。
图4示出了一系统，在其中基底40支撑了较低功率芯片42，较低功率芯片46，和较高功率芯片48。芯片42可以操作在高于，低于，或者与芯片46相同的功率上。芯片42可以是一“较高功率”芯片。可以在芯片42和46之间包括附加的芯片。附加的芯片可以是较低功率芯片。
图5示出了一系统，在其中基底50支撑了较高功率芯片52，较低功率芯片54，和最高功率芯片56，其中芯片56通常在高于芯片52操作的功率下进行操作。
图6示出了一系统，其中基底210支撑了芯片212(最高功率)，214(较高功率)，216(较低功率)，芯片218(最低功率)，芯片220(较低功率)，芯片222(较高功率)，和224(最高功率)。这说明了希望朝着叠层的外侧具有较高功率的芯片，并且朝着叠层的内侧具有较低功率的芯片，且在外侧具有最高功率的芯片。取决于系统，离基底210最远的芯片可以得到最好的热耗散，或者紧挨着基底210的芯片可以得到最好的热耗散。作为图6系统的一个可选方案，芯片212可以是较高功率芯片，并且芯片214-芯片220可以是较低功率芯片。可以将附加的芯片包括在叠层中。存在着许多不同的可能，其中只有少数在所公开的内容中进行了说明。可以将不同种类的芯片包括在叠层中，包括了以下的一种或多种：处理器芯片，存储器芯片，VR芯片，存储器缓冲器芯片(见图16)，通信芯片，以及其他。处理器芯片可以与VR芯片，缓冲器芯片，和存储器芯片处在相同的叠层中，或者在不同的叠层中，或者不在叠层中。存在着许多的可能。
图7说明了一系统，在其中基底10支撑了芯片12，14，16，和18的叠层。作为一个例子，芯片12，14，16，和18可以是存储器芯片(例如，闪存或者DRAM)并且基底10可以是存储器模块基底，但是在其它的实施例中，芯片12，14，16，和18不是存储器芯片。由封装支撑体62，64，66，和68对芯片12，14，16，和18进行支撑，其中这些封装支撑体可以延伸到完全围绕芯片12，14，16，和18(见图8)。焊球70连接基底10和62，基底62和64，基底64和66，以及基底66和68。在图7的例子中，使用了引线键合72，其中只有少数是看得见的。
图8说明了具有三个芯片82，84，和86的叠层，而不是如同图7中四个芯片的情况。图8也示出了完全包围芯片82，84，和86的基底封装92，94，和96。焊球88提供了电连接。图8可以包括多于或少于四个芯片的叠层。
图9说明了支撑没有封装的芯片102，104，106，和108的叠层的基底100。焊球110提供电连接。图9可以包括两个，三个或多于四个芯片的叠层。
本发明不局限于任何特定类型的封装和信号传导技术。例如，封装技术和信号传导可以包括引线键合，倒装片，封装模具，封装基底，重新分配层，贯穿硅的过孔，以及各种元件和技术。尽管示出了焊球，但是也可以使用不同的物质来进行电连接。
图3-9的系统可以包括在所显示基底另一侧的芯片。图1-9的系统可以包括在基底任何一侧上的附加叠层以及在附图中显示的叠层中的附加芯片。所述叠层可以包括叠层中的附加芯片。可以有两个彼此相邻的较高功率芯片。图1-9的基底可以是，但是不必须是，印刷电路板。他们可以是母板或者一些其它的基底，诸如卡。
图10-12给出了在叠层中的芯片的例子。图10-12的芯片可以是包括用于存储数据的存储器内核的存储器芯片。没有示出基底，但是他们可以是如同图1-9中一样。本发明不局限于图10-12所示出的特定的例子。芯片可以包括不同的细节内容以及相互关系。
图10示出了芯片112和114的叠层。芯片112接收命令、地址、以及从另一个芯片(例如，存储器控制器)传输(Tx)过来的写数据信号(CAW)和时钟信号(Clk)。在图10的例子中，存在六通道(lanes)CAW和一通道Clk，因此就将传输的信号(Tx)表示为6.1。通道可以是单个具有单端信号的导体和具有微分信号的两个导体。芯片112执行传给芯片112的命令操作并且也向芯片114转发CAW和时钟信号。芯片114执行由传给它的命令所指定的操作。芯片112在导体122上提供了四通道读取数据信号以及单通道读取时钟信号(Rx4.1)。芯片114在导体124上提供了四通道读出数据信号以及单通道读出时钟信号(Rx4.1)。由于其将CAW和时钟信号进行了中继转发(repeat)，因此可以将芯片112称为转发芯片(repeater chips)。如同在下面所显示的，在某些实施例中，可以将来自一个芯片的读出数据传送到另一芯片，该芯片将该读出数据进行转发。由于转发芯片通常以较高的功率进行操作，因此类似于图3中芯片34，可以将芯片112放置在叠层的外面。芯片112和114可以是在相同排列(rank)中，但这不是必需的。
图11示出了芯片132，134，136，和138的叠层。在某些实施例中，芯片132最靠近于基底并且芯片138离基底最远。在其它实施例中，芯片132是最远的。芯片132接收六通道CAW信号和一通道时钟信号。芯片132执行传送给它的命令，并且还将CAW和时钟信号转发给芯片134和138。芯片138依次将CAW和时钟信号转发给芯片136。将来自于芯片132内核的读出数据信号提供给芯片134。将来自于芯片138内核的读出数据信号提供给芯片136。芯片134将来自其自己的内核的读出数据以及来自芯片132的读出数据与读取时钟信号一起提供给导体142。芯片136将来自其自己的内核的读出数据以及来自芯片138的读出数据与读取时钟信号一起提供给导体144。在图11的例子中，将芯片132以及138称为转发芯片，并且将芯片134和136称为非-转发芯片。芯片134，136，和138按照传给他们的命令进行操作。由于转发芯片通常以较高功率进行操作，因此可以将芯片132和138放置在如同图11所示叠层的外面。芯片132可以像芯片18那样离PCB基底最远。在图11的例子中，芯片134和138是第一排列(共同访问的芯片)的一部分，并且芯片132和134是第二排列的一部分，但这不是必需的。
图12示出了存储器芯片152，154，156，和158的叠层。在某些实施例中，芯片152最靠近于基底并且芯片158离基底最远。在其它实施例中，芯片152是最远的。芯片152接收六通道CAW信号和一通道时钟信号。芯片152执行传送给他的命令，并且还将CAW和时钟信号转发给芯片154，156，和158。芯片134，136，和138执行传送给他们的命令。将来自芯片152内核的读出数据信号提供给芯片154。将来自于芯片154内核的读出数据信号提供给芯片156。将来自于芯片156内核的读出数据信号提供给芯片158。此外，芯片154将其从芯片152接收的读出数据信号转发给芯片156，并且芯片156将其从芯片154接收的读出数据信号转发给芯片158。芯片158在导体164上提供了四通道读出数据信号以及一通道读出时钟信号。(在其它实施例中，导体164可以承载八通道读出数据以及一或二通道时钟信号。)芯片152通常以高于芯片154，156，和158的功率进行操作，并且可以像芯片18一样离PCB基底最远。芯片158通常可以高于芯片154和156的功率或者几乎相同的功率进行操作。芯片154通常可以高于或者低于芯片156的功率或者以相同的功率进行操作。芯片152，154，156，和158可以各自处在不同的排列中，但这不是必需的。
图13对热流图进行了说明，在其中Tj12，Tj14，Tj16，和Tj18分别表示在图1和7的叠层中芯片12，14，16，和18的温度。Tamb是环境温度并且Tb是基底板10的温度。符号q12，q14，q16，和q18表示由芯片12，14，16，和18消耗的功率。符号qt表示在远离基底10的方向上最热的芯片所消耗的功率，并且qb表示在朝向基底10的方向上最热的芯片所消耗的功率。在图13的例子中，最热的芯片显示为芯片14，但是取决于环境其它任何一个芯片都可以是最热的。符号ψca表示芯片封装的容器和环境空气之间的热阻。该封装外壳是可选的。符号ψ18-c表示芯片18和该外壳之间的热阻；ψ16-18表示芯片16和18之间的热阻；ψ14-16表示芯片14和16之间的热阻；ψ12-14表示芯片12和14之间的热阻；ψb-12表示基底10和芯片12之间的热阻；以及ψba是基底10和环境温度之间的热阻。仅仅的作为例子，ψ16-18，ψ14-16，和ψ12-14可能大约为10C/W，其中C是摄氏温度并且W是瓦特，但是他们也可以有其它的值。
表1示出了图13模型的热模拟例子的结果。然而，本发明不局限于表1的细节，并且其他模拟可能导致不同的结果。表1和所提到的详细内容仅仅是以当前的理解为基础的例子并且可以包括误差。此外，可以与各式各样的芯片和系统一起来使用本发明，这就是为什么该模拟具有有限的有效性的另一个原因。
Figure S071E2198720070830D000091
表1：来自图1和7叠层的热模拟结果的例子
在表1中“W”是瓦特并且“C”是摄氏温度。“Conventional”指的是在其中较高和较低功率的芯片按以下顺序进行交错的叠层系统：基底，较高功率芯片，较低功率芯片，较高功率芯片，较低功率芯片。在表1中，“％non-uniformity”指的是较高和较低功率芯片之间功耗上的差异。例如，在“12.5％non-uniformity”之下的两栏中，较高和较低功率芯片之间的差异是12.5％。
可以相信的是基于可用的封装技术，芯片到芯片的热阻，根据叠置技术ψ16-18，ψ14-16和ψ12-14(概括为ψo)可以从～1C/W到～10C/W之间变化，尽管本发明不局限于这些细节内容。取决于芯片到芯片功率的非-一致性，利用图1和7的叠置技术所能看到的好处可以是～1到3C。此外，由于温度的上升可以与功率的增加成线性的比例，这种好处可以随着DRAM功率的上升而增长。这意味着对于在DRAM技术上高功率高速存储的更多好处。作为一个例子，在表1的两倍平均芯片功率[0.49W到0.98W]上，图1和7所提出的叠置技术可以产生超过在50％功率非-一致性上的常规叠置方法～2(111.0-108.5)C＝5.0C的好处。此外，对于ψo～1C/W的情况(估计的典型芯片叠置技术)，对于一直到～50％的功率非-一致性来说，图1和7叠置技术的好处可能是将Tjmax降低～1.0-1.3C。
总之在初步模拟的基础上，所提出的叠置方法对于不同的DRAM叠层结构可以在一端(ψo～1C/W～芯片叠置)产生较低的Tjmax～1.0C并且对于另一端(ψo～10C/W～封装叠置)达到~5C，其中Tjmax是所有芯片温度中的最大值，并且ψo是在该叠层中两个相邻的芯片之间的热阻。也可以对两个芯片和八个芯片的叠层使用相同的方法，用量化表示的好处还有待于确定。通常，期望八个DRAM叠层的好处大于四个DRAM叠层。其它的条件将产生不同的结果。
在某些实施例中，根据本发明的叠层具有为高BW(带宽)应用提供更高的性能/瓦特的潜力，其中的高BW(带宽)应用例如为由多个和许多内核CPU所需要的RMS(识别，挖掘，合成)工作负荷。这可以是有效地提供更高性能/瓦特的用于多芯片DRAM叠层的优化热结构。
在某些实施例中，转发器DRAMS可以比叠层中的平均芯片功率耗费～13到50％的额外功率。将较高功率芯片放入该叠层的内部而不是在该叠层的外面可能使得在该叠层中最热的芯片更加热，并且对于性能压制(performance throttling)或者始终以低于所需频率运行更加敏感。将较高功率芯片放在叠层的外部(如同在图7中)可以导致较高的带宽/瓦特。对于某些实施例，较高和较低功率芯片之间的差异可能远高于50％。例如，在包括处理器芯片和存储器芯片的系统中，处理器芯片可能几倍以与存储器芯片的功率运行。
在某些实施例中，芯片包括测量温度的电路和/或基于在每单位时间的活动来估计温度的电路。
图14示出了一具有存储模块180的系统，存储模块180包括了支撑第一叠层的模块基底182，该第一叠层包括具有存储内核186的存储器芯片184。另一个叠层包括具有存储内核190的存储器芯片188。将模块180插入槽194，该槽与母板196相连接。母板也支撑处理器芯片198。可以由位于处理器芯片198内部或外部的存储控制器来直接或间接地提供图10-12中的CAW和时钟信号。可以直接或者间接地将图10-12的读出数据和读出时钟信号提供给存储器控制器。
可以在各种系统中包括在这里所描述的存储控制器和存储器芯片。例如，参考图15，芯片404包括存储控制器406。导体408-1...408-M各自表示多个单向或者双向互连中的一个。存储器芯片可以将信号转发给下一个存储器芯片。例如，叠层410-1...410-M的存储器芯片将某些信号通过互连416-1...416-M转发给叠层420-1...420-M的存储器芯片。芯片也可以转发给在相同叠层中的其它芯片。信号可以包括命令，地址，和写数据。该信号也可以包括读数据。可以将读数据直接从叠层410-1......410-M的芯片通过互连408-1...408-M发送给存储控制器406。然而，如果从叠层410-1...410-M的芯片将读数据转发给叠层420-1...420-M的芯片，那么，在某些实施例中，不必也将读数据直接从芯片410-1...410-M发送给存储控制器406。可以将来自叠层420-1...420-M的芯片的读数据通过互连418-1...418-M发送到存储器控制器406。在某些实施例中不包括互连418-1...418-M。仍参考图15，叠层410-1...410-M的存储器芯片可以在存储模块412的基底414的一侧或者两侧上。叠层420-1...420-M的芯片可以在存储器模块422的基底424的一侧或者两侧上。或者，叠层410-1...410-M的芯片可以在支撑芯片404和模块424的母板上。在这种情况下，基底414表示母板的一部分。
图16示出了一系统，其中叠层510-1...510-M的芯片在存储模块基底514的一侧或者两侧上，并且叠层520-1...520-M的芯片在存储模块基底524的一侧或者两侧上。在某些实施例中，存储控制器500和叠层510-1...510-M的芯片彼此通过缓冲器512进行通信，并且存储控制器500和叠层520-1...520-M的芯片通过缓冲器512和522进行通信。在这样的缓冲系统中，存储控制器与缓冲器一起使用的信号可以与缓冲器和存储器芯片一起使用的信号不同。某些实施例可以包括没有在图16中进行显示的附加的导体。缓冲器可以是包括了存储器芯片的叠层的一部分。
图17示出了与芯片532相耦合的第一和第二通道536和538，其中芯片532包括存储器控制器534。通道536和538分别与存储模块542和544相耦合，其包括了如同在这里所描述的芯片。
在图18中，存储控制器552(其表示任何先前提到过的存储器控制器)包括在芯片550中，其也包括一个或多个处理器核554。将输入/输出控制器芯片556耦合到芯片550，并且也耦合到无线发送和接收机电路558。在图19中，存储控制器552包括在芯片574中，其可以是集线器(hub)芯片。芯片574耦合于芯片570(其包括了一个或多个处理器核572)和输入/输出控制器芯片578之间，其可以是集线器芯片。输入/输出控制器芯片578耦合于无线发送和接收机电路558。
附加信息和实施例
本发明不局限于任何特定的信号发送技术或协议。在附图中系统的具体实现中，将存在着附加的电路，控制线，并且或许还有没有进行示出的互连。当附图显示了两个通过导体进行连接的模块的时候，可能存在没有示出的中间电路。模块的形状以及相对大小并不与真实形状和相对大小有联系。
实施例是本发明的一种实现或者一个例子。在说明书涉及的“实施例”，“一个实施例”，“某些实施例”或者“其它实施例”表示结合所述实施例描述的特定的特征、结构、或者特性包括在本发明的至少某些实施例中，但并不一定在本发明的所有实施例中。所出现各种各样的“实施例”，“一个实施例”，或者“某些实施例”并不必都涉及相同的实施例。
当说到元件“A”与元件“B”相耦合的时候，元件A可以是直接与元件B相耦合的或者通过，例如元件C与元件B间接耦合。
当说明书或者权利要求指出元件、特征、结构、处理、或者特性A“导致”了元件、特征、结构、处理、或者特性B的时候，其表示“A”至少是导致“B”的部分原因，但是也可能存在至少一个其它的促进导致“B”的元件、特征、结构、处理、或者特性。
如果说明书指出“可以”、“也许”或者“能够”包括元件、特征、结构、处理或者特性，那么不是必需包括所述特定的元件、特征、结构、处理或者特性。如果说明书或者权利要求涉及了“一”或者“一个”(″a″or″an″)元件，那么并不表示仅有一个该元件。
本发明不局限于在这里描述的特定细节。实质上，可以在本发明的范围之内进行前述说明和附图的许多其它的变化。相应地，应当是下面的包括了对其的任何修改的权利要求限定了本发明的范围。

Claims (19)

1.一种具有芯片叠层的系统，包括：
电路板；
第一芯片；以及
叠置在该第一芯片上的第二芯片，其中该第一芯片耦合于该电路板和该第二芯片之间，并且其中该第一芯片包括用于将该第一芯片所接收的命令转发给该第二芯片的电路，其中该第二芯片通常在显著高于该第一芯片的功率下操作。
2.一种具有芯片叠层的系统，包括：
电路板；
第一芯片；
叠置在该第一芯片上的第二芯片，其中该第一芯片耦合于该电路板和该第二芯片之间，并且其中该第一芯片包括用于将该第一芯片所接收的命令转发给该第二芯片的电路；
叠置在该第二芯片上的第三芯片，以及叠置在该第三芯片上的第四芯片，其中该第四芯片通常在高于该第三芯片的功率下操作。
3.如权利要求2所述的系统其中该第二以及第三芯片不将命令转发给其它的芯片。
4.如权利要求2所述的系统，其中该第一和第四芯片通常在显著高于该第二和第三芯片的功率下操作。
5.如权利要求1所述的系统，其中该第一芯片将地址、写入数据以及时钟信号转发给该第二芯片。 
6.如权利要求1所述的系统其中所述第一和第二芯片是存储模块的一部分，并且所述存储模块包括附加的存储器芯片，其中所述附加的存储器芯片不是该第一和第二芯片叠层的一部分。
7.如权利要求1所述的系统，其中该电路板是母板。
8.如权利要求1所述的系统，还包括一芯片，该芯片包括处理器和存储控制器，并且其中该存储控制器将命令提供给该第一芯片。
9.如权利要求8所述的系统，还包括耦合到该芯片的无线发送和接收电路，其中该芯片包括所述处理器和存储控制器。
10.一种具有芯片叠层的系统，包括：
电路板；
第一芯片；
叠置在该第一芯片上的第二芯片，其中该第一芯片耦合于该电路板和该第二芯片之间，并且其中该第一芯片包括用于将该第一芯片所接收的命令转发给该第二芯片的电路；
叠置在该第二芯片上的第三芯片，并且其中该第一和第三芯片通常在高于该第二芯片的功率下操作，并且该第三芯片通常在高于该第一芯片的功率下操作。
11.一种具有芯片叠层的系统，包括：
电路板；以及
堆叠排列的第一芯片、第二芯片、第三芯片以及第四芯片；
其中该第一芯片耦合于该电路板和该第二芯片之间；该第二芯片耦合 于该第一芯片和该第三芯片之间；并且该第三芯片耦合于该第二芯片和该第四芯片之间；并且
其中该第一芯片和该第四芯片通常在显著高于该第二芯片和第三芯片的功率下操作。
12.如权利要求11所述的系统，还包括一芯片，该芯片包括位于该电路板上与该第一、第二、第三、和第四芯片不同侧上的处理器和存储控制器，并且其中该存储控制器向该第一芯片提供命令，并且其中该第一、第二、第三和第四芯片是存储器芯片。
13.如权利要求12所述的系统，其中该第一芯片将来自所述处理器的命令转发给该第二和第四芯片。
14.如权利要求12所述的系统，其中该第一芯片将读出数据提供给该第二芯片，并且该第四芯片将读出数据提供给该第三芯片，并且该第二和第三芯片将读出数据提供给所述处理器。
15.一种具有芯片叠层的系统，包括：
存储模块电路板；
第一存储器芯片和第二存储器芯片，其中该第一存储器芯片叠置在该电路板和该第二存储器芯片之间，并且其中该第一存储器芯片至少将某些命令转发给该第二存储器芯片；以及
第三存储器芯片和第四存储器芯片，其中该第三存储器芯片叠置在该第二存储器芯片和该第四存储器芯片之间；
其中该第一存储器芯片和该第四存储器芯片通常在显著高于该第二存储器芯片和第三存储器芯片的功率下操作。 
16.如权利要求15所述的系统，还包括一芯片，该芯片包括存储控制器，其用于将命令、地址、和写入数据信号提供给该第一芯片，并且用于从该第二和第三芯片接收读出数据信号。
17.如权利要求15所述的系统，还包括一芯片，该芯片包括处理器和存储控制器，并且其中该存储控制器向该第一芯片提供命令，并且从该第二和第三芯片接收读出数据信号。
18.如权利要求15所述的系统，其中该第一芯片将来自所述处理器的命令转发给该第二和第四芯片。
19.如权利要求15所述的系统，进一步包括：
第五、第六、第七和第八叠置的存储器芯片；
其中该第五存储器芯片耦合于该存储模块电路板和该第六存储器芯片之间，并且该第七存储器芯片耦合于该第六和第八存储器芯片之间。 
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