TWI387072B - 具有晶片堆疊之系統 - Google Patents

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Description

具有晶片堆疊之系統 發明領域
本發明描述晶片堆疊，其中將較高功率晶片定位在具有較大散熱能力的區位中。
 發明背景
已經提出一記憶體系統中之記憶體晶片的不同配置。譬如，一傳統同步動態隨機存取記憶體(DRAM)系統中，記憶體晶片經由多接點(multi－drop)雙向資料匯流排來導通資料且經由命令及位址匯流排來接收命令及位址。更晚近，已經提出雙向或單向點對點互連件。
部分系統中，晶片(亦稱為晶粒)係堆積在彼此頂上。晶片可皆為相同類型或者部分晶片可與其他不同。譬如，記憶體晶片(譬如，快閃記憶體或DRAM)的一堆疊可被一模組基材所支撐。一堆疊可包括一具有一記憶體控制器之晶片。一堆疊可包括一處理器晶片(包含或不含一記憶體控制器)及一電壓調節器(VR)晶片及或許其他晶片。晶片的一堆疊可位於一印刷電路板(PCB)基材的一側上，而一晶片或晶片的另一堆疊可位於基材的另一側上。譬如，一處理器可位於基材的一側上，而一VR晶片可位於基材的另一側上。VR晶片及/或處理器晶片可為一堆疊的部份。一排熱器可譬如被包括在處理器晶片上。亦可使用一或多個其他排熱器。
已經使用不同封裝技術將晶片堆積在彼此頂上。譬如，一堆疊及基材可依次序包括下列組件：一封裝基材，一晶粒附接材料層，一晶片，一晶粒附接材料層，一晶片，一晶粒附接材料層，一晶片等，其中在晶片與封裝基材之間具有打線接合導體。打線接合導線可位於晶粒附接材料中。銲球可位於封裝基材與另一基材之間。另一範例中，銲球可位於封裝基材及/或再分佈層之間，其中晶片被封裝基材及/或再分佈層所支撐。此範例中亦可使用打線接合。可使用一覆晶技術。可使用通矽導縫。一封裝模具可圍繞多重晶片或各晶片可具有其本身的封裝。已經使用不同其他封裝技術。已經發展不同的散熱技術(譬如，風扇、排熱器、液體冷卻等)。
已經提出部分系統，其中晶片(諸如記憶體晶片)將其接收的信號重覆至其他晶片。
許多晶片在一特定溫度範圍中以較高效能運作。若溫度變得過高，晶片可能故障。已經發展出節流技術來降低一晶片的電壓及頻率以降低溫度。然而，藉由一較低頻率及電壓，晶片效能亦會降低。為此，一旦晶片溫度夠低，電壓及頻率可能增加。理想上，晶片的溫度總是保持夠低藉以將不必降低電壓及頻率。
記憶體模組包括一其上設有記憶體晶片之基材。記憶體晶片可只放置在基材一側上或放置在基材兩側上。部分系統中，一緩衝器亦放置在基材上。對於至少部分信號，緩衝器係在記憶體控制器(或另一緩衝器)及模組上的記憶體晶片上構成介面。此緩衝式系統中，記憶體控制器可使用與配合使用記憶體晶片的緩衝器不同之具有緩衝器的信號作用(譬如，頻率及電壓值，及點對點vs.多接點配置)。
一雙重直列式記憶體模組(DIMM)係為一記憶體模組的一範例。多重模組可為串列及/或併列。部分記憶體系統中，一記憶體晶片接收信號且將其重覆至一串列的二或更多個記憶體晶片中的下一個記憶體晶片。
記憶體控制器已經使用於晶片組集線器中及一包括一處理器核心之晶片中。許多電腦系統係包括發送器及接收器電路以讓系統與一網路無線地構成介面。
依據本發明之一實施例，係特地提出一種系統，包含：一電路板；一第一晶片；及一第二晶片，其堆積在該第一晶片上，其中該第一晶片耦合於該電路板與該第二晶片之間，且其中該第一晶片包括電路以將該第一晶片接收的命令重覆至該第二晶片。
依據本發明之一實施例，係特地提出一種系統，包含：一電路板；及一堆積式配置中之一第一晶片、一第二晶片、一第三晶片、及一第四晶片；其中該第一晶片耦合於該電路板與該第二晶片之間；該第二晶片耦合於該第一晶片與該第三晶片之間；且該第三晶片耦合於該第二晶片與該第四晶片之間；及其中該第一晶片及該第四晶片普通以比該第二晶片及第三晶片顯著更高的功率運作。
依據本發明之一實施例，係特地提出一種系統，包含：一記憶體模組電路板；一第一記憶體晶片及一第二記憶體晶片，其中該第一記憶體晶片被堆積於該電路板與該第二記憶體晶片之間，且其中該第一記憶體晶片將至少部分命令重覆至該第二記憶體晶片；及一第三記憶體晶片及一第四記憶體晶片，其中該第三記憶體晶片被堆積於該第二記憶體晶片與該第四記憶體晶片之間。
圖式簡單說明
將從本發明實施例的下文詳細描述及圖式更完整地瞭解本發明，然而，其不應視為將本發明限制於所描述的特定實施例，而是只作說明及瞭解用。
第1－9圖各為根據本發明部分實施例之堆積式晶片及一支撐基材之示意方塊圖；第10－12圖各為根據本發明部分實施例之堆積式記憶體晶片之示意方塊圖；第13圖為類似於第1及7的一堆積式晶片配置之熱模型；第14圖為根據本發明部分實施例之一包括一處理器及一記憶體模組之系統的示意方塊圖；第15－19圖各為根據部分實施例之一包括一記憶體控制器之系統的方塊圖。
 較佳實施例之詳細說明
第1圖顯示一包括一基材10之系統的示意圖，其中該基材10支撐晶片12、14、16及18的一堆疊。為了清楚起見，顯示空間位於晶片之間及晶片12與基材10之間，但在實際實行中，將有部分結構位於其間或其將位於彼此旁邊。晶片12－18可被封裝。基材10可譬如為一印刷電路板(PCB)，但並非必要。部分實施例中，基材10為一主機板，其支撐多種不同的其他組件。其他實施例中，基材10為一卡基材(諸如一記憶體模組基材或圖形卡基材)，其轉而被一主機板支撐。箭頭20及22顯示熱流的主要方向(但必然不是熱流的僅有方向)。可看出，第1圖的範例中，晶片16及18主要具有箭頭20方向之散熱。晶片14具有箭頭22及24兩者方向之散熱，而晶片12主要具有箭頭22方向之散熱。箭頭20及22未必沿著重力方向對準。溫度Tj12、Tj14、Tj16、及Tj18分別代表晶片12、14、16及18中的溫度。箭頭20及22只是範例。熱量從較高溫流至較低溫。實行中，箭頭20及22的細節可能不同於圖示且可能隨著晶片溫度變化而變。熱流亦可隨著施加冷卻而改變。晶片12及18係為較高功率晶片，而晶片14及16為較低功率晶片，代表晶片12及18普通以顯著比晶片14及16更高的功率運作。然而，因為晶片12及18放置在堆疊外部，其對於散熱具有更大近接，且溫度Tj12及Tj18保持顯著地低於其如果晶片12及18位於堆疊內部時(如晶片14及16)之情況。第1圖的系統中，晶片12及18可以比若放置在堆疊內部之情況更高的一頻率及/或電壓來執行。並且，因為晶片14及16普通以較低功率操作，其不需較高功率晶片那樣大的散熱。部分實施例中，晶片14及16普通以與晶片12及18相同的頻率及/或電壓操作，但並非必要。
部分實施例中，Tj12、Tj14、Tj16及Tj18係約為相同溫度，但其他實施例中，Tj12、Tj14、Tj16及Tj18為實質不同的溫度。Tj12可高於或低於Tj14及Tj16。Tj18可高於或低於Tj14及Tj16。Tj12可高於或低於Tj18。Tj14可高於或低於Tj16。晶片18普通運作之功率係可大於或小於晶片12普通運作之功率。晶片16普通運作之功率可能大於或小於晶片14普通運作之功率。
如此處所用，顯著較高的功率係指更大至少20%。然而，部分實施例中，功率差異可能穩穩大於20%且可能甚至更大數百個百分比。功率差異的範例係包括20%及50%之間、50%及100%之間、100%及200%之間，及大於200%。
已經發展不同散熱技術(譬如，風扇、排熱器、液體冷卻等)。本發明在此處不限於任何特定的這些技術。部分實施例中，若溫度或功率消耗變成高於一低限值，晶片的頻率、電壓及其他特徵可被節流。
第2圖顯示一其中使一基材26在基材一側上支撐晶片12、14、16及18且在基材26另一側上支撐晶片26之系統。將晶片26顯示為較高功率，但其並非必要。晶片26可以比任晶片12－18更高的功率運作。將排熱器28及30顯示為分別附接至晶片26及18。排熱器可連同此揭示中的其他圖式之晶片來使用。排熱器不必只位於堆疊的頂部或底部上，而是亦可位於側上。第2圖的晶片可被封裝。
第3圖顯示一其中使一基材30支撐一較低功率晶片32及一較高功率晶片34之系統。箭頭20及22顯示示範性熱流。
第4圖顯示一其中使一基材40支撐一較低功率晶片42、一較低功率晶片46、及一較高功率晶片48之系統。晶片42可以比晶片46較高、較低、或相同功率運作。晶片42可為一“較高功率”晶片。額外晶片可被包括在晶片42及46之間。額外晶片可為較低功率晶片。
第5圖顯示一其中使一基材50支撐一較高功率晶片52、一較低功率晶片54、及一最高功率晶片56之系統，其中晶片56普通以比晶片52更高的一功率運作。
第6圖顯示一其中使基材210支撐晶片212(較高功率)、214(較高功率)、216(較低功率)、晶片218(最低功率)、晶片220(較低功率)、晶片222(較高功率)、及224(最高功率)之系統。這顯示希望具有朝向堆疊外部之較高功率晶片及朝向內部之較低功率晶片，其中最高功率晶片位於外部。依據系統而定，最遠離基材210之晶片可能接收最好散熱或者基材210旁邊之晶片可能接受最好的散熱。作為第6圖的系統之一替代方式，晶片212可為一較高功率晶片且晶片214－晶片220可為較低功率晶片。額外晶片可被包括在堆疊中。具有許多不同可能性，此揭示中只顯示其數者。不同種類的晶片可被包括在一堆疊中，包括一或多個下列物件：一處理器晶片、一記憶體晶片、一VR晶片、一記憶體緩衝晶片(請見第16圖)、一通信晶片、及其他。一處理器晶片可位於與一VR晶片、一緩衝器晶片、及記憶體晶片相同之堆疊中，或位於一不同堆疊中，或不位於堆疊中。具有許多可能性。
第7圖顯示一其中使基材10支撐晶片12、14、16、及18的堆疊之系統。一範例中，晶片12、14、16及18可為記憶體晶片(譬如，快閃記憶體或DRAM)且基材10可為一記憶體模組基材，但其他實施例中，晶片12、14、16及18並非記憶體晶片。晶片12、14、16及18可被封裝支撐件62、64、66及68支撐，其可沿晶片12、14、16及18完全地延伸(請見第8圖)。銲球70係接合基材10及62，基材62及64，基材64及66，及基材66及68。第7圖的範例中，使用打線接合部72且只可看見其中數者。
第8圖顯示具有三個晶片82、84及86而非第7圖案例中的四者之一堆疊。第8圖亦顯示完全地圍繞晶片82、84及86之基材封裝體92、94及96。銲球88提供電性連接。第8圖可已經包括比四個晶片更多或更少之一堆疊。
第9圖顯示一基材100，其支撐晶片102、104、106及108的一堆疊而無封裝。銲球220提供電性連接。第9圖可已經包括二、三或大於四個晶片之一堆疊。
本發明不限於任何特定類型的封裝及信號傳導技術。譬如，封裝技術及信號傳導可包含打線接合、覆晶、封裝模具、封裝基材、再分佈層、通矽導縫、及不同組件與技術。雖然顯示銲球，可使用不同物質來製造電性連接。
第3－9圖的系統可包括位於所顯示基材另一側上之一或多個晶片。第1－9圖的系統可包括位於基材任一側上之額外堆疊及位於未圖示堆疊中之額外晶片。堆疊可包括堆疊中之額外晶片。可具有位於彼此旁邊之兩較高功率晶片。第1－9圖的基材可能但不必身為印刷電路板。其可為主機板或諸如一卡等部分其他基材。
第10－12圖提供一堆疊中的晶片之範例。第10－12圖的晶片可為包括用於儲存資料的記憶體核心之記憶體晶片。未顯示基材，但其可能類似於第1－9圖所示者。本發明不限於第10－12圖所示的特定範例。晶片可能包括不同細節及相互關係。
第10圖顯示晶片112及114的一堆疊。晶片112接收從另一晶片(譬如，一記憶體控制器)發送(Tx)之命令、位址、及打線接合信號(CAW)及時脈信號(Clk)。第10圖的範例中，具有六巷的CAW及一巷的Clk故將所發送信號(Tx)指示為6.1。一巷可為具有單端信號作用之單一導體及具有不同差異性訊號作用之兩導體。晶片112進行導引至晶片112的命令之操作且亦將CAW及時脈信號重覆至晶片114。晶片114進行對其導引的命令所指定之操作。晶片112在導體122上提供四巷的讀取資料信號及一巷的一讀取時脈信號(Rx 4.1)。晶片114在導體124上提供四巷的讀取資料信號及一巷的一讀取時脈信號(Rx 4.1)。因為其重覆CAW及時脈信號，晶片112可稱為重覆器晶片。如下示，部分實施例中，來自一晶片之讀取資料可被導引至另一用於重覆讀取資料之晶片。因為重覆器晶片普通以較高功率運作，晶片112可類似於第3圖的晶片34被放置在堆疊外部。晶片112及114可位於相同階級中，但並非必要。
第11圖顯示晶片132、134、136及138的一堆疊。部分實施例中，晶片132最接近基材且晶片138最遠離基材。其他實施例中，晶片132最為遠離。晶片132接收六巷的CAW信號及一巷的一時脈信號。晶片132作用在對其導引之命令上且亦將CAW及時脈信號重覆至晶片134及138。晶片138轉而將CAW及時脈信號重覆至晶片136。來自晶片132的一核心之讀取資料信號係被提供至晶片134。來自晶片138的一核心之讀取資料信號被提供至晶片136。晶片134連同一讀取時脈信號將來自其自身核心之讀取資料及來自晶片132之讀取資料提供至導體142。晶片136連同一讀取時脈信號將來自其自身核心之讀取資料及來自晶片138之讀取資料提供至導體144。第11圖的範例中，晶片132及138稱為重覆器晶片且晶片134及136稱為非重覆器晶片。晶片134、136及138作用在對其導引之命令上。因為重覆器晶片普通以較高功率運作，晶片132及138將放置在堆疊外部上如第11圖所示。晶片132可最遠離一PCB基材就像晶片18。第11圖的範例中，晶片134及138係為一第一階級之部份(一起近接之晶片)，而晶片132及134係為一第二階級之部份，但並非必要。
第12圖顯示記憶體晶片152、154、156及158的一堆疊。部分實施例中，晶片152最接近基材，而晶片158最遠離基材。其他實施例中，晶片152最為遠離。晶片152接收六巷的CAW信號及一巷的一時脈信號。晶片152作用在對其導引之命令上且亦將CAW及時脈信號重覆至晶片154、156及158。晶片134、136及138作用在對其導引之命令上。來自晶片152的一核心之讀取資料信號係提供至晶片154。來自晶片154的一核心之讀取資料信號係提供至晶片156。來自晶片156的一核心之讀取資料信號係提供至晶片158。此外，晶片154將其從晶片152所接收的讀取資料信號重覆至晶片156，且晶片156將其從晶片154所接收的讀取資料信號重覆至晶片158。晶片158在導體164上提供四巷的讀取資料信號及一巷的讀取時脈信號。(其他實施例中，導體164可攜載八巷的讀取資料及一或兩巷的時脈信號)。晶片152普通以比晶片154、156及158更高的功率運作且可最遠離一PCB基材就像晶片18。晶片158可普通以比晶片154及156更高的一功率或以大約相同功率運作。晶片154可普通以比晶片156更高或更低功率或以相同功率運作。晶片152、154、156及158可各位於一不同階級中，但並非必要。
第13圖顯示一熱流圖，其中Tj12、Tj14、Tj16及Tj18分別代表第1及7圖的堆疊中之晶片12、14、16及18的溫度。Tamb為環室溫度，而Tb為基材板10的溫度。符號q12、q14、q16及q18代表晶片12、14、16及18所消耗之功率。符號qt代表遠離基材10的方向中在最熱晶片中所消耗之功率，而qb代表朝向基材10的方向中在最熱晶片中所消耗之功率。第13圖的範例中，最熱晶片顯示為晶片14，但任何其他晶片可依據環境而為最熱。符號Ψca代表晶片封裝的一外殼與環室空氣之間的熱阻。封裝外殼為選用性。符號Ψ18－c代表晶片18與外殼之間的熱阻，Ψ16－18為晶片16與18之間的熱阻；Ψ14－16代表晶片14與16之間的熱阻；Ψ12－14代表晶片12與14之間的熱阻；Ψb－12代表基材10與晶片12之間的熱阻；而Ψba為基材10與環室溫度之間的熱阻。僅作為一範例，Ψ16－18、Ψ14－16、Ψ12－14可約為10C/W，其中C為攝氏溫度而W為瓦特，但其可具有其他數值。
表1顯示第13圖的模型之熱模擬的一範例之結果。然而，本發明不限於表1的細節且其他模擬可能導致不同結果。表1及所提及細節僅為基於現今瞭解之範例並可能包括錯誤。並且，本發明可配合使用廣泛多種晶片及系統，其係為模擬為何具有有限效用之另一原因。
表1中，“W”為瓦特且“C”為攝氏溫度。“習知”係指一堆積式系統，其中較高及較低功率晶片以下列次序交織：基材，較高功率晶片，較低功率晶片，較高功率晶片，較低功率晶片。表1中，“%非均勻度”係指較高與較低功率晶片之間功率消耗的差異。譬如，“12.5%非均勻度”底下的兩欄中，較高與較低晶片之間的差異為12.5%。
咸信以可取得封裝技術為基礎，晶片至晶片的熱阻Ψ16－18、Ψ14－16、Ψ12－14(一般化成為ΨO )可依據堆積技術而從~1C/W改變至~10C/W，但本發明不限於這些細節。使用第1及7圖的堆積技術所見之利益可依據晶片至晶片功率非均勻度而為~1至3C。並且，因為溫度升高可能隨著功率增加而線性地縮放，該利益可能隨著DRAM功率升高而增大。這將暗示DRAM技術上較高的功率速度箱(ppwer speed bins)將具有較大利益。一範例中，處於雙倍的表1中平均晶片功率時[0.49W至0.98W]，第1及7圖的所提出堆積技術可能產生優於50%功率非均勻度的習知堆積途徑之~2(111.0－108.5)C＝5.0C的利益。並且，對於ΨO ~1C/W(估計的典型晶片堆積技術)之案例，第1及7圖的堆積技術之利益可能係為對於最高達到~50%功率非均勻度之Tjmax降低~1.0－1.3C。
總言之，以初步模擬為基礎，所提出的堆積途徑對於不同的DRAM堆疊架構可能產生在一端上較低的Tjmax~1.0C(ΨO ~1C/W~晶片堆疊)及對於另一端最高達到~5C(ΨO ~10C/W~封裝堆疊)，其中Tjmax為所有晶片溫度的最大值，且ΨO 為堆疊中的兩相鄰晶片之間的熱阻。相同途徑亦可施用至兩晶片及八晶片堆疊，量化利益仍有待決定。一般而言，可預期八DRAM堆疊的利益大於四DRAM堆疊。其他狀況將產生不同結果。
部分實施例中，根據本發明的堆疊係具有對於如多及許多核心CPU所要求的RMS(辨識、探勘、合成)工作量等高BW(頻寬)應用提供較高效能/瓦特之潛力。實際上，這可能為一使多晶片DRAM堆疊提供較高效能/瓦特之最佳熱架構。
部分實施例中，重覆器DRAMS可比起堆疊中的平均晶片功率消耗~13至50%的額外功率。藉由將一較高功率放在堆疊內部而非堆疊外部將可使得堆疊中的最熱晶片遠為更熱且更易受到效能節流或總是以比所需要更低的一頻率執行。藉由將較高功率晶片放置在堆疊外部(如第7圖)可能導致較高的頻寬/瓦特。對於部分實施例，較高及較低功率晶片之間的差異可能遠高於50%。譬如，一包含處理器晶片及記憶體晶片之系統中，處理器晶片可以記憶體晶片的數倍功率執行。
部分實施例中，晶片係包括測量溫度之電路及/或以每單位時間的活動(acitvity)為基礎來估計溫度之電路。
第14圖顯示一具有一記憶體模組180之系統，記憶體模組180包括一用以支撐一第一堆疊之模組基材182，其中第一堆疊係包括具有一記憶體核心186之記憶體晶片184。另一堆疊包括一具有一記憶體核心190之記憶體晶片188。模組180被插入槽194內，槽194連接至主機板196。一處理器晶片198亦被主機板支撐。可直接或間接地自處理器晶片198內部或外部之一記憶體控制器來提供第10－12圖的CAW及時脈信號。第10－12圖的讀取資料及讀取時脈信號可被直接或間接地提供至記憶體控制器。
此處所描述的記憶體控制器及記憶體晶片可被包括在多種不同的系統中。譬如，參照第15圖，晶片404包括一記憶體控制器406。導體408－1...408－M各代表一或多個單向或雙向互連件。一記憶體晶片可將信號重覆至下一個記憶體晶片。譬如，堆疊410－1...410－M的記憶體晶片經由互連件416－1...416－M將部分信號重覆至堆疊420－1...420－M的記憶體晶片。晶片亦可重覆至相同堆疊中的其他晶片。信號可包括命令、位址、及寫入資料。信號亦可包括讀取資料。讀取資料可直接從410－1...410－M的晶片經由互連件408－1...408－M送到記憶體控制器406。然而，如果讀取資料從堆疊410－1...410－M的晶片重覆至堆疊420－1...420－M的晶片，則部分實施例中，讀取資料不需亦直接地從晶片410－1...410－M送到記憶體控制器406。來自堆疊420－1...420－M的晶片之讀取資料可經由互連件418－1...418－M送到記憶體控制器406。部份實施例中未包括互連件418－1...418－M。仍參照第15圖，堆疊410－1...410－M的記憶體晶片可位於一記憶體模組412的一基材414之一或兩側上。堆疊420－1...420－M的晶片可位於一記憶體模組422之一基材424的一或兩側上。或者，堆疊410－1...410－M的晶片可位於用以支撐晶片404及模組424之主機板上。在此例中，基材414代表主機板的一部分。
第16圖顯示一其中使堆疊510－1...510－M的晶片位於一記憶體模組基材514的一或兩側上且堆疊520－1...520－M的晶片位於一記憶體模組基材524的一或兩側上之系統。部分實施例中，記憶體控制器500及堆疊510－1...510－M的晶片係經由緩衝器512彼此導通，而記憶體控制器500及堆疊520－1...520－M的晶片經由緩衝器512及522導通。此一緩衝式系統中，記憶體控制器可使用與配合使用記憶體晶片的緩衝器不同之具有緩衝器的信號作用。部分實施例可包括第16圖未顯示之額外導體。一緩衝器可身為一包括記憶體晶片之堆疊的部份。
第17圖顯示耦合至一包括一記憶體控制器534的晶片532之第一及第二通路536及538。通路536及538分別耦合至包括諸如此處所述的晶片之記憶體模組542及544。
第18圖中，一記憶體控制器552(其代表任何先前提及的記憶體控制器)被包括在一晶片550中，其亦包括一或多個處理器核心554。一輸入/輸出控制器核心556耦合至晶片550且亦耦合至無線發送器及接收器電路558。第19圖中，記憶體控制器552被包括在一晶片574中，其可能身為一集線器晶片。晶片574耦合於一晶片570(其包括一或多個處理器核心572)及一輸入/輸出控制器晶片578之間，其可為一集線器晶片。輸入/輸出控制器晶片578耦合至無線發送器及接收器電路558。
額外資訊及實施例
本發明不限於任何特定的訊號作用技術或協定。圖式的系統之實際實行中，將具有未圖示之額外電路、控制線、及或許互連件。當圖式顯示兩區塊經由導體連接時，可能有未圖示的中間電路。區塊的形狀及相對尺寸無意與實際形狀及相對尺寸相關。
一實施例係為本發明的一實行方式或範例。說明書中提到“一實施例”、“一項實施例”、“部分實施例”或“其他實施例”時係指連同該等實施例所描述的一特定特徵結構、結構、或特徵被包括在本發明的至少部分實施例、但未必所有實施例中。“一實施例”、“一項實施例”、“部分實施例”的不同呈現未必皆指相同實施例。
當說到元件“A”耦合至元件“B”時，元件A可能直接地耦合至元件B或經由譬如元件C間接地耦合。
當說明書或申請專利範圍陳述一組件、特徵結構、結構、製程、或特徵A“造成”一組件、特徵結構、結構、製程、或特徵B時，其係指“A”身為“B”的至少一部份成因，但可能亦有至少另一組件、特徵結構、結構、製程、或特徵可輔助造成“B”。
若說明書陳述一組件、特徵結構、結構、製程、或特徵“可能”、“有可能”、“可”被包括，該特別組件、特徵結構、結構、製程、或特徵未必被包括。若說明書或申請專利範圍提及“一(a)”或“一(an)”元件時，不代表只有一個元件。
本發明不限於此處所述的特定細節。事實上，可在本發明範圍內作出上文描述及圖式的許多其他變異。為此，下文主張包括用於界定本發明範圍之任何修訂。
q12，q14，q16，q18．．．晶片12、14、16及18所消耗之功率
qb．．．朝向基材10的方向中在最熱晶片中所消耗之功率
qt．．．遠離基材10的方向中在最熱晶片中所消耗之功率
Tamb．．．環室溫度
Tb．．．基材板10的溫度
Tjmax．．．所有晶片溫度的最大值
Tj12，Tj14，Tj16，Tj18．．．晶片12，14，16，18中的溫度
Ψ18－c．．．晶片18與外殼之間的熱阻
Ψba．．．基材10與環室溫度之間的熱阻
Ψca．．．晶片封裝的一外殼與環室空氣之間的熱阻
ΨO ．．．堆疊中的兩相鄰晶片之間的熱阻
CAW．．．打線接合信號
Clk．．．時脈信號
Ψ16－18．．．晶片16與18之間的熱阻
Ψ14－16．．．晶片14與16之間的熱阻
Ψ12－14．．．晶片12與14之間的熱阻
Ψb－12．．．基材10與晶片12之間的熱阻
Rx 4.1．．．讀取時脈信號
Tx 6.1．．．所發送信號
10，26，30，40，50，100，210，414．．．基材
12，14，16，18，82，84，86，102，104，106，108，112，114，132，134，136，138，404，532，550，570，574．．．晶片
20，22．．．箭頭,熱流的主要方向
24．．．箭頭
56．．．最高功率晶片
28，30．．．排熱器
34，48，52．．．較高功率晶片
32，42，46，54．．．較低功率晶片
62，64，66，68．．．封裝支撐件
72．．．打線接合部
92，94，96．．．基材封裝體
122，124，142，144，164．．．導體
152，154，156，158，184，188．．．記憶體晶片
180，412，422，542，544．．．記憶體模組
182．．．模組基材
186，190．．．記憶體核心
194．．．槽
196．．．主機板
198．．．處理器晶片
212，214，222．．．較高功率晶片
216，220．．．較低功率晶片
218．．．最低功率晶片
220．．．銲球
224．．．最高功率晶片
408－1...408－M．．．單向或雙向互連件
424．．．模組
556．．．輸入/輸出控制器核心
558．．．無線發送器及接收器電路
578．．．輸入/輸出控制器晶片
416－1...416－M,418－1...418－M．．．互連件
410－1...410－M,420－1...420－M,510－1...510－M,520－1...520－M．．．堆疊
406，500，34，552．．．記憶體控制器
512，522．．．緩衝器
514，524．．．記憶體模組基材
536，538．．．第一，第二通路
554，572．．．處理器核心
第1－9圖各為根據本發明部分實施例之堆積式晶片及一支撐基材之示意方塊圖；第10－12圖各為根據本發明部分實施例之堆積式記憶體晶片之示意方塊圖；第13圖為類似於第1及7的一堆積式晶片配置之熱模型；第14圖為根據本發明部分實施例之一包括一處理器及一記憶體模組之系統的示意方塊圖；第15－19圖各為根據部分實施例之一包括一記憶體控制器之系統的方塊圖。
Tj12，Tj14，Tj16，Tj18．．．晶片12，14，16，18中的溫度
10．．．基材
12，14，16，18．．．晶片
20，22．．．箭頭，熱流的主要方向

Claims (16)

  1. 一種具有晶片堆疊之系統，包含：一電路板；一第一晶片，其包括電路以從該第一晶片外部接收命令；一第二晶片，其藉由焊球及一封裝支撐件堆積在該第一晶片上，其中該第一晶片耦合於該電路板與該第二晶片之間，且其中該第一晶片包括電路以將該等命令透過該等焊球重覆至該第二晶片；及一主機板，其支撐一記憶卡插槽，且其中該電路板係一記憶卡被插入該記憶卡插槽的部分，其中該第二晶片普通以比該第一晶片顯著更高的功率運作。
  2. 如申請專利範圍第1項之系統，進一步包含一堆積在該第二晶片上之第三晶片及一堆積在該第三晶片上之第四晶片，其中該第四晶片普通以比該第三晶片更高的功率運作。
  3. 如申請專利範圍第2項之系統，其中該等第二及第三晶片不將命令重覆至其他晶片。
  4. 如申請專利範圍第1項之系統，其中該第一晶片將位址、寫入資料、及時脈信號重覆至該第二晶片。
  5. 如申請專利範圍第1項之系統，其中該記憶卡係為一記憶體模組卡之部份且該記憶體模組包括不身為該等第一及第二晶片的堆疊的部份之額外記憶體晶片。
  6. 如申請專利範圍第1項之系統，進一步包含一包括一處理器及一記憶體控制器之晶片，且其中該記憶體控制器將該等命令提供至該第一晶片。
  7. 如申請專利範圍第6項之系統，進一步包含耦合至該包括該處理器及該記憶體控制器的晶片之無線發送及接收電路。
  8. 如申請專利範圍第1項之系統，進一步包含一堆積在該第二晶片上之第三晶片。
  9. 如申請專利範圍第8項之系統，其中該第三晶片普通以比該第一晶片更高的功率運作。
  10. 一種具有晶片堆疊之系統，包含：一電路板；及一堆積式配置中之一第一晶片、一第二晶片、一第三晶片、及一第四晶片，其中該堆積式配置包括在該第一晶片與該第二晶片之間的焊球及一封裝支撐件；其中該第一晶片耦合於該電路板與該第二晶片之間；該第二晶片耦合於該第一晶片與該第三晶片之間；且該第三晶片耦合於該第二晶片與該第四晶片之間；其中該第一晶片及該第四晶片普通以比該等第二晶片及第三晶片顯著更高的功率運作；一附加晶片，其包括位於與該等第一、第二、第三及第四晶片不同側之該電路板一側上的一處理器及一記憶體控制器，且其中該記憶體控制器將命令提供至該第一晶片，且其中該等第一、第二、第三及第四晶片為 記憶體晶片，且其中該第一晶片將命令從該處理器重覆至該等第二及第四晶片；及一主機板，其支撐一記憶卡插槽，且其中該電路板係一記憶卡被插入該記憶卡插槽的部分。
  11. 如申請專利範圍第10項之系統，其中該第一晶片將讀取資料提供至該第二晶片且該第四晶片將讀取資料提供至該第三晶片，且該第二及第三晶片將讀取資料提供至該處理器。
  12. 一種具有晶片堆疊之系統，包含：一記憶體模組電路板；一第一記憶體晶片，其包括電路以從該第一晶片外部接收命令，及一第二記憶體晶片，其中該第一記憶體晶片被堆積於該電路板與該第二記憶體晶片之間，且其中該第一記憶體晶片包括電路以將至少部分該等命令重覆至該第二記憶體晶片；一第三記憶體晶片及一第四記憶體晶片，其中該第三記憶體晶片被堆積於該第二記憶體晶片與該第四記憶體晶片之間；及一主機板，其支撐一記憶卡插槽，且其中該電路板係一記憶卡被插入該記憶卡插槽的部分，其中該第一晶片及該第四晶片普通以比該等第二晶片及第三晶片顯著更高的功率運作。
  13. 如申請專利範圍第12項之系統，進一步包含一包括一記憶體控制器之晶片以將命令、位址、及寫入資料信號提 供至該第一晶片且從該等第二及第三晶片接收讀取資料信號。
  14. 如申請專利範圍第12項之系統，進一步包含一包括一處理器及一記憶體控制器之晶片，且其中該記憶體控制器將該等命令提供至該第一晶片且從該等第二及第三晶片接收讀取資料信號。
  15. 如申請專利範圍第12項之系統，其中該第一晶片將命令從該處理器重覆至該等第二及第四晶片。
  16. 如申請專利範圍第12項之系統，進一步包含：第五、第六、第七及第八堆積式記憶體晶片；其中該第五記憶體晶片耦合於該記憶體模組電路板與該第六記憶體晶片之間，且該第七記憶體晶片耦合於該等第六及第八記憶體晶片之間。
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