KR20140073934A - 반도체 메모리 장치 및 패키지 - Google Patents

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KR20140073934A
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Abstract

본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 제1 메모리 뱅크 및 상기 제1 메모리 뱅크와 다른 종류의 메모리 공정으로 제조된 제2 메모리 뱅크를 포함하고, 상기 제1 및 제2 메모리 뱅크 각각은 서로 다른 리프레쉬 주기를 가진다. 따라서, 상기 제1 메모리 뱅크는 고성능으로 동작되고, 상기 제2 메모리 뱅크는 저전력으로 동작된다. 따라서, 상기 반도체 메모리 장치는 리프레쉬 전류 최소화하면서 고성능을 제공할 것이다.

Description

반도체 메모리 장치 및 패키지{SEMICONDUCTOR MEMORY DEVICE AND PACKAGE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 서로 다른 공정으로 제조되는 복수의 메모리 뱅크들을 포함하는 반도체 메모리 장치 및 서로 다른 공정으로 제조된 복수의 반도체 메모리 장치들 각각을 포함하는 패키지에 관한 것이다.
휴대용 기기 등과 같은 전자 기기의 대량 보급과 소형 경량화 추세에 따라, 그에 채용되는 대규모 집적회로 예컨대 반도체 메모리 장치는 저전력으로 동작할 것이 요구된다. 왜냐하면, 보다 저전력으로 동작하는 반도체 메모리 장치가 휴대용 기기에 전원을 공급하는 배터리 수명을 보다 길게 할 수 있기 때문이다. 그러나, 최근 메모리 장치의 속도가 증가함에 따라 리프레쉬 전류의 증가가 문제되고 있다.
또한, 휴대용 기기 등과 같은 전자 기기가 빠른 스피드로 동작할 것을 요구한다. 일반 소비자들은 빠른 스피드로 동작하는 휴대용 기기를 요구하고 있기 때문이다.
그러나, 휴대용 기기가 저전력으로 동작하는 것과 고성능으로 동작하는 것 모두 만족시킬 수는 없다. 왜냐하면, 휴대용 기기가 고성능으로 동작하기 위해서는 클록 스피드를 증가시키면, 많은 전류가 소모되기 때문이다. 따라서, 어느 한 쪽을 포기하던가 적절한 타협(trade-off)이 필요하다.
본 발명의 목적은 서로 다른 공정으로 제조되는 복수의 메모리 뱅크들을 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 서로 다른 공정으로 제조된 복수의 반도체 메모리 장치들 각각을 포함하는 패키지를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 제1 메모리 뱅크 및 상기 제1 메모리 뱅크와 다른 종류의 메모리 공정으로 제조된 제2 메모리 뱅크를 포함하고, 상기 제1 및 제2 메모리 뱅크 각각은 서로 다른 리프레쉬 주기를 가진다.
본 발명의 하나의 실시 예에 의하면, 상기 제1 메모리 뱅크가 상기 제2 메모리 뱅크보다 더 최신의 메모리 공정으로 제조되면, 상기 제1 메모리 뱅크는 상기 제2 메모리 뱅크보다 더 짧은 리프레쉬 주기를 가진다.
본 발명의 하나의 실시 예에 의하면, 상기 제2 메모리 뱅크는 상기 제1 메모리 뱅크보다 더 많이 억세스된다.
본 발명의 하나의 실시 예에 의하면, 상기 제1 메모리 뱅크는 OS(operating system) 코드를 저장한다.
본 발명의 하나의 실시 예에 의하면, 상기 제1 및 제2 메모리 뱅크는 하나의 다이(die)로 구현된다.
본 발명의 하나의 실시 예에 의하면, 상기 제1 및 제2 메모리 뱅크 각각은 서로 다른 AC 파라미터에 따라 구동된다.
본 발명의 하나의 실시 예에 의하면, 상기 제1 및 제2 메모리 뱅크 각각은 서로 다른 DC 파라미터에 따라 구동된다.
상기 목적을 달성하기 위하여 본 발명의 다른 하나의 실시형태에 따른 패키지는 제1 반도체 메모리 장치 및 상기 제1 반도체 메모리 장치와 서로 다른 메모리 공정으로 제조된 제2 반도체 메모리 장치 각각을 포함하고, 상기 제1 반도체 메모리 장치는 상기 제2 반도체 메모리 장치보다 더 긴 리프레쉬 주기를 가지며, 상기 제2 반도체 메모리 장치는 상기 제1 반도체 메모리 장치보다 더 많이 억세스된다.
본 발명의 하나의 실시 예에 의하면, 상기 제1 및 제2 반도체 메모리 장치 각각은 서로 다른 AC 및 DC 파라미터에 따라 구동된다.
본 발명의 하나의 실시 예에 의하면, 상기 제1 및 제2 반도체 메모리 장치 각각은 DRAM을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 메모리 뱅크 및 상기 제1 메모리 뱅크와 다른 종류의 메모리 공정으로 제조된 제2 메모리 뱅크를 포함한다. 제1 메모리 뱅크는 고성능으로 동작되고, 제2 메모리 뱅크는 저전력으로 동작된다. 따라서, 상기 반도체 메모리 장치의 리프레쉬 전류를 최소화하면서 고성능을 제공할 수 있을 것이다.
도 1은 본 발명의 하나의 실시 예에 따른 반도체 메모리 장치(10)를 도시한 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 컴퓨터 시스템(100)을 도시한 블록도이다.
도 3는 본 발명의 하나의 실시 예에 따른 패키지(200)를 도시한 블록도이다.
도 4는 본 발명의 다른 실시 예에 따른 패키지(300)를 도시한 블록도이다.
도 5는 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 메모리 시스템(2000)을 나타내는 블록도이다.
도 6 내지 도 8은 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 메모리 모듈들(2100-2300)을 도시한다.
도 9는 복수의 반도체 레이어(layer)를 구비하는 적층 구조의 반도체 장치(3000)를 도시한다.
도 10는 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 컴퓨터 시스템(4100)의 일 실시 예를 나타낸다.
도 11은 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 컴퓨터 시스템(4200)의 다른 실시 예를 나타낸다.
도 12은 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 컴퓨터 시스템(4300)의 또 다른 실시 예를 나타낸다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 반도체 메모리 장치(10)를 도시한 블록도이다.
일반적으로, 동일한 실리콘 다이(silicon die)에는 동일한 디자인 룰(design rule)이 적용된다. 그러나, 본 발명의 실시 예에 따른 반도체 메모리 장치(10)에는 동일한 실리콘 다이에 서로 다른 디자인 룰이 적용될 것이다. 예를 들면, 반도체 메모리 장치(10)는 8개의 뱅크를 포함하는 4Gb의 DRAM(Dynamic Random Access Memory)으로 구현될 수 있을 것이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 제1 내지 제8 뱅크(11-18)을 포함한다. 제1 내지 제8 뱅크(11-18) 각각은 다른 메모리 공정으로 제조된다.
예를 들면, 제1 내지 제4 뱅크(11-14)는 어드밴스드 메모리 공정(advanced memory process)으로 제조된다. 제5 내지 제8 뱅크(15-18)는 메이쳐드 메모리 공정(Matured memory process)으로 제조된다. 예를 들면, 어드밴스드 메모리 공정이 28nm 공정이라면, 메이쳐드 메모리 공정은 46nm 또는 35nm의 공정이라 할 수 있다. 따라서, 제1 내지 제4 뱅크(11-14)는 높은 클럭 스피드에 동기되어 동작하기에 적합할 것이다. 즉, 제1 내지 제4 뱅크(11-14)는 고성능 및 고전력으로 동작할 것이다. 이에 반하여, 제5 내지 제8 뱅크(15-18)는 낮은 클럭 스피드에 동기되어 동작하고, 저전력에 적합할 것이다.
또한, 제1 내지 제4 뱅크(11-14)와 제5 내지 제8 뱅크(15-18)는 서로 다른 AC 및 DC 파라미터의 스펙(specification)을 가질 것이다. 예를 들면, 제1 내지 제4 뱅크(11-14)는 제5 내지 제8 뱅크(15-18)보다 더 짧은 리프레쉬(refresh) 주기를 가질 것이다. 즉, 리프레쉬 주기가 짧을수록 리프레쉬 전류(즉, IDD6)가 증가할 것이다. 따라서, 제1 내지 제4 뱅크(11-14)는 제5 내지 제8 뱅크(15-18)보다 더 큰 리프레쉬 전류(즉, IDD6)를 가질 것이다.
도 2는 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 컴퓨터 시스템(100)을 도시한 블록도이다.
도 1 및 도 2를 참조하면, 컴퓨터 시스템(100)은 도 1에 도시된 반도체 메모리 장치(10), 이를 제어하는 메모리 컨트롤러(20), CPU(central processing unit; 30) 및 이들을 서로 연결하는 시스템 버스(40)를 포함한다.
CPU(30)는 메모리 컨트롤러(20)를 통하여 반도체 메모리 장치(10)를 억세스할 수 있다.
제1 내지 제4 뱅크(11-14)에 어드밴스드 메모리 공정이 적용되었다면, CPU(30)는 제1 내지 제4 뱅크(11-14)가 빠른 입출력을 필요로 하는 데이터를 저장하도록 메모리 컨트롤러(20)를 제어할 것이다.
또한, 제5 내지 제8 뱅크(15-18)에 메이쳐드 메모리 공정이 적용되었다면, CPU(30)는 제5 내지 제8 뱅크(15-18)에 자주 억세스하지 않는 데이터(예를 들면, OS(Operating system) 코드(code), 하드웨어 엔진(hardware engine)에 필요한 데이터)를 저장하도록 메모리 컨트롤러(20)를 제어할 것이다.
따라서, CPU(30)는 데이터의 종류에 따라 저장되는 뱅크를 지정함으로써 반도체 메모리 장치(10)의 리프레쉬 전류를 최소화할 수 있을 것이다.
도 3 및 도 4는 두 개의 서로 다른 공정으로 제작된 반도체 메모리 장치(200-300)가 듀얼 다이 패키지(dual die package; DDP)로 조립된 것을 도시한다.
도 3는 본 발명의 하나의 실시 예에 따른 패키지(200)를 도시한 블록도이다.
제1 반도체 메모리 장치(210)는 어드밴스드 메모리 공정(예를 들면, 28nm 메모리 공정)으로 제조된 4Gb의 DRAM으로 구현될 수 있다. 또한, 제2 반도체 메모리 장치(220)는 메이쳐드 메모리 공정(예를 들면, 46nm 메모리 공정)으로 제조된 4Gb의 DRAM으로 구현될 수 있다.
도 3을 참조하면, 본 발명의 실시 예에 따른 패키지(200)는 제1 반도체 메모리 장치(210) 및 제1 반도체 메모리 장치(210)와 다른 메모리 공정으로 제작된 제2 반도체 메모리 장치(220)를 포함한다. 예를 들면, 제1 반도체 메모리 장치(210)는 어드밴스드 메모리 공정으로 제조되고, 제2 반도체 메모리 장치(220)는 메이쳐드 메모리 공정으로 제조된다. 따라서, 제1 반도체 메모리 장치(210)와 제2 반도체 메모리 장치(220)는 서로 다른 AC 및 DC 파라미터의 스펙을 가질 것이다.
제1 반도체 메모리 장치(210)는 제2 반도체 메모리 장치(220)보다 더 짧은 리프레쉬(refresh) 주기를 가질 것이다. 리프레쉬 주기가 짧을수록 리프레쉬 전류가 증가하므로, 제1 반도체 메모리 장치(210)는 제2 반도체 메모리 장치(220)보다 더 큰 리프레쉬 전류를 가질 것이다.
제1 반도체 메모리 장치(210)는 빠른 입출력을 필요로 하는 데이터가 저장되도록 제어될 것이다. 또한, 제2 반도체 메모리 장치(220)는 자주 억세스하지 않는 데이터가 저장되도록 제어될 것이다. 따라서, 패키지(200)는 리프레쉬 전류를 최소화하면서 고성능을 제공할 수 있을 것이다.
제1 및 제2 반도체 메모리 장치(210-220) 각각은 칩 또는 다이의 형태로 제공될 것이다. 제1 및 제2 반도체 메모리 장치(210-220) 각각은 패키지(200)에 와이어로 연결될 수 있다. 또는(otherwise) 제1 및 제2 반도체 메모리 장치(210-220) 각각은 통 전극(through hole via, through silicon via)을 이용한 메모리 칩 적층방식으로 패키지에 연결될 수도 있을 것이다.
도 4는 본 발명의 다른 실시 예에 따른 패키지(300)를 도시한 블록도이다.
메인 메모리(310)는 어드밴스드 메모리 공정(예를 들면, 28nm 메모리 공정)으로 제조된 8Gb의 DRAM으로 구현될 수 있다. 또한, 컴패니언 메모리(320)는 메이쳐드 메모리 공정(예를 들면, 46nm 메모리 공정)으로 제조된 1Gb의 DRAM으로 구현될 수 있다.
도 4을 참조하면, 본 발명의 실시 예에 따른 패키지(300)는 메인 메모리(main memory; 310) 및 컴패니언 메모리(companion memory; 320)를 포함한다.
메인 메모리(310)는 어드밴스드 메모리 공정으로 제조되고, 컴패니언 메모리(320)는 메이쳐드 메모리 공정으로 제조된다. 따라서, 메인 메모리(310)는 고용량 및 고성능의 특성을 가지고, 컴패니언 메모리(320)는 저용량 및 저성능의 특성을 가진다. 또한, 메인 메모리(310)와 컴패니언 메모리(320)는 서로 다른 AC 및 DC 파라미터의 스펙(specification)을 가질 것이다.
메인 메모리(310)는 빠른 입출력을 필요로 하는 데이터가 저장되도록 제어될 것이다. 예를 들면, 메인 메모리(310)는 Full-HD(high definition) 동영상 촬영이나 3D(dimension) Game 등과 같은 고용량 및 고성능을 필요로 하는 데이터를 저장할 것이다. 또한, 컴패니언 메모리(320)는 자주 억세스하지 않는 데이터가 저장되도록 제어될 것이다. 예를 들면, 컴패니언 메모리(320)는 OS 코드(code), 하드웨어 엔진에 필요한 데이터 등과 같은 저용량 및 저성능을 필요로 하는 데이터를 저장할 것이다. 따라서, 패키지(300)는 리프레쉬 전류를 최소화하면서 고성능을 제공할 수 있을 것이다.
도 5는 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 메모리 시스템(2000)을 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(2000)은 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 메모리 모듈(2010) 및 이를 제어하는 메모리 컨트롤러(2020)를 포함한다.
메모리 모듈(2010)은 반도체 메모리 장치(10)를 4개 포함하도록 도시되었으나, 메모리 모듈(2010)은 그 이상의 반도체 메모리 장치(10)를 포함하도록 구현될 수 있다. 메모리 모듈(2010)에 장착된 4개의 반도체 메모리 장치(10)들은 메모리 모듈(2010)의 기판의 양쪽 면에 장착될 수 있다.
메모리 컨트롤러(2020)는 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)를 발생한다. 메모리 모듈(2010)은 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)에 응답하여 동작한다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다.
커맨드/어드레스 버스(2030)는 플라이-바이(fly-by) 구조를 가지며, 4개의 반도체 메모리 장치(10)들 각각을 서로 전기적으로 연결한다. 데이터 신호(DQ)는 데이터 버스(2040)를 통해 메모리 컨트롤러(2020)와 메모리 모듈(2010)을 구성하는 4개의 반도체 메모리 장치(10) 각각들 사이에 송수신된다.
도 6 내지 도 8은 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 메모리 모듈들(2100-2300)을 도시한다.
도 6을 참조하면, 메모리 모듈(2100)은 복수의 반도체 메모리 장치(10)들, 인쇄회로기판(2110) 및 커넥터(2120)를 포함한다. 복수의 반도체 메모리 장치(10)들 각각은 인쇄 회로 기판(2110)의 상면과 하면에 결합될 수 있다. 커넥터(2120)는 도전선들(미도시)을 통해 복수의 반도체 메모리 장치(10)들 각각과 전기적으로 연결된다. 또한, 커넥터(2120)는 외부 호스트의 슬롯에 연결될 수 있다.
도 7을 참조하면, 메모리 모듈(2200)은 복수의 반도체 메모리 장치(10)들, 인쇄회로기판(2210), 커넥터(2220) 및 복수의 버퍼(2230)들을 포함한다. 복수의 버퍼(2230)들 각각은 각각의 반도체 메모리 장치(10)와 커넥터(2220) 사이에 배치될 수 있다.
복수의 반도체 메모리 장치(10)들 각각에 연결된 복수의 버퍼(2230)들 각각은 인쇄 회로 기판(2210)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(2210)의 상면 및 하면에 형성되는 반도체 메모리 장치들(100) 각각과 복수의 버퍼들(2230) 각각은 복수의 비아 홀(via hole)들을 통해 연결될 수 있다.
도 8을 참조하면, 메모리 모듈(2300)은 복수의 반도체 메모리 장치(10)들, 인쇄회로기판(2310), 커넥터(2320), 복수의 버퍼(2330)들 및 컨트롤러(2340)를 포함한다.
복수의 반도체 메모리 장치(10)들 각각에 연결된 복수의 버퍼들(2330) 각각은 인쇄 회로 기판(2310)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(2310)의 상면 및 하면에 형성되는 복수의 반도체 메모리 장치(10)들 각각과 복수의 버퍼(2330)들 각각은 복수의 비아 홀(via hole)들을 통해 연결될 수 있다. 컨트롤러(2340)는 복수의 반도체 메모리 장치(10)들 각각에 제어 신호를 전송하고, 반도체 메모리 장치(10)들 각각으로부터 또는 각각으로 데이터를 송수신한다.
도 9는 복수의 반도체 레이어(layer)를 구비하는 적층 구조의 반도체 장치(3000)를 도시한다. 도 11내지 도 13의 모듈구조에서 반도체 메모리 장치(10)들 각각은 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.
도 9를 참조하면, 적층 구조의 반도체 장치(3000)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 3010)을 통해 상호 연결될 수 있다.
도 10는 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 컴퓨터 시스템(4100)의 일 실시 예를 나타낸다.
도 10를 참조하면, 컴퓨터 시스템(4100)은 반도체 메모리 장치(10), 반도체 메모리 장치(10)을 제어하는 메모리 컨트롤러(4110), 무선 송수신기(4120), 안테나(4130), 어플리케이션 프로세서(application processor; 4140), 입력 장치(4150), 및 디스플레이(4160)를 포함한다.
무선 송수신기(4120)는 안테나(4130)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(4120)는 안테나(4130)를 통하여 수신된 무선 신호를 어플리케이션 프로세서(4140)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 어플리케이션 프로세서(4140)는 무선 송수신기(4120)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(4160)로 전송할 수 있다. 또한, 무선 송수신기 (4120)는 어플리케이션 프로세서(4140)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(4130)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(4150)는 어플리케이션 프로세서(4140)의 동작을 제어하기 위한 제어 신호 또는 어플리케이션 프로세서(4140)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
실시 예에 따라 반도체 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(4110)는 어플리케이션 프로세서(4140)의 일부로서 구현될 수 있고 또한 어플리케이션 프로세서(4140)와 별도의 칩으로 구현될 수 있다.
도 11은 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 컴퓨터 시스템(4200)의 다른 실시 예를 나타낸다.
도 11을 참조하면, 컴퓨터 시스템(4200)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(4200)은 반도체 메모리 장치(10)와 반도체 메모리 장치(10)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(4210), 중앙처리장치(4220), 입력 장치(4230) 및 디스플레이(4240)를 포함한다.
중앙처리장치(4220)는 입력 장치(4230)를 통하여 입력된 데이터에 따라 반도체 메모리 장치(10)에 저장된 데이터를 디스플레이(4240)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(4230)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 중앙처리장치(4220)는 컴퓨터 시스템(4200)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(4210)의 동작을 제어할 수 있다.
실시 예에 따라 반도체 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(4210)는 중앙처리장치(4220)의 일부로서 구현될 수 있고 또한 중앙처리장치(4220)와 별도의 칩으로 구현될 수 있다.
도 12은 도 1에 도시된 반도체 메모리 장치(10)를 포함하는 컴퓨터 시스템(4300)의 또 다른 실시 예를 나타낸다.
도 12을 참조하면, 컴퓨터 시스템(4300)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기, 스마트 폰(smart phone) 또는 테블릿(tablet) 으로 구현될 수 있다.
컴퓨터 시스템(4300)은 반도체 메모리 장치(10)와 반도체 메모리 장치(10)의 데이터 처리 동작, 예컨대 라이트(write) 동작 또는 리드(read) 동작을 제어할 수 있는 메모리 컨트롤러(4310)를 포함한다. 또한, 컴퓨터 시스템(4300)은 중앙처리장치(4320), 이미지 센서(4330) 및 디스플레이(4340)을 더 포함한다.
컴퓨터 시스템(4300)의 이미지 센서(4330)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 중앙처리장치(4320) 또는 메모리 컨트롤러(4310)로 전송된다. 중앙처리장치(4320)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(4340)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(4310)를 통하여 반도체 메모리 장치(10)에 저장될 수 있다.
또한, 반도체 메모리 장치(10)에 저장된 데이터는 중앙처리장치(4320) 또는 메모리 컨트롤러(4310)의 제어에 따라 디스플레이(4340)를 통하여 디스플레이된다. 실시 예에 따라 반도체 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(4310)는 중앙처리장치(4320)의 일부로서 구현될 수 있고 또한 중앙처리장치(4320)와 별개의 칩으로 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 반도체 메모리 장치 및 이를 포함하는 컴퓨터 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 본 발명의 실시 예에 따른 반도체 메모리 장치.
11 : 제1 메모리 뱅크
12 : 제2 메모리 뱅크
13 : 제3 메모리 뱅크
14 : 제4 메모리 뱅크
15 : 제5 메모리 뱅크
16 : 제6 메모리 뱅크
17 : 제7 메모리 뱅크
18 : 제8 메모리 뱅크
20 : 메모리 컨트롤러
30 : CPU
40 : System BUS
200 : 본 발명의 제1 실시 예에 따른 패키지.
210 : 제1 반도체 메모리 장치.
220 : 제2 반도체 메모리 장치.
300 : 본 발명의 제2 실시 예에 따른 패키지.
310 : 메인 메모리.
320 : 컴패니언 메모리.
2000 : 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템.
2100 : 본 발명의 제1 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 모듈.
2200 : 본 발명의 제2 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 모듈.
2300 : 본 발명의 제3 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 모듈.
3000 : 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 적층 반도체 장치.
4100 : 본 발명의 제1 실시 예에 따른 컴퓨터 시스템.
4200 : 본 발명의 제2 실시 예에 따른 컴퓨터 시스템.
4300 : 본 발명의 제3 실시 예에 따른 컴퓨터 시스템.

Claims (10)

  1. 제1 메모리 뱅크; 및
    상기 제1 메모리 뱅크와 다른 종류의 메모리 공정으로 제조된 제2 메모리 뱅크를 포함하고,
    상기 제1 및 제2 메모리 뱅크 각각은 서로 다른 리프레쉬 주기를 가지는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 메모리 뱅크가 상기 제2 메모리 뱅크보다 더 최신의 메모리 공정으로 제조되면, 상기 제1 메모리 뱅크는 상기 제2 메모리 뱅크보다 더 짧은 리프레쉬 주기를 가지는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제2 메모리 뱅크는 상기 제1 메모리 뱅크보다 더 많이 억세스되는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제1 메모리 뱅크는 OS(operating system) 코드를 저장하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 메모리 뱅크는 하나의 다이(die)로 구현되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 메모리 뱅크 각각은 서로 다른 AC 파라미터에 따라 구동되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 메모리 뱅크 각각은 서로 다른 DC 파라미터에 따라 구동되는 반도체 메모리 장치.
  8. 제1 반도체 메모리 장치; 및
    상기 제1 반도체 메모리 장치와 서로 다른 메모리 공정으로 제조된 제2 반도체 메모리 장치 각각을 포함하고,
    상기 제1 반도체 메모리 장치는 상기 제2 반도체 메모리 장치보다 더 긴 리프레쉬 주기를 가지며, 상기 제2 반도체 메모리 장치는 상기 제1 반도체 메모리 장치보다 더 많이 억세스되는 패키지.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 반도체 메모리 장치 각각은 서로 다른 AC 및 DC 파라미터에 따라 구동되는 패키지.
  10. 제 8 항에 있어서,
    상기 제1 및 제2 반도체 메모리 장치 각각은 DRAM을 포함하는 패키지.
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