CN105551516A - 一种基于stt-mram构建的存储器 - Google Patents

一种基于stt-mram构建的存储器 Download PDF

Info

Publication number
CN105551516A
CN105551516A CN201510930878.XA CN201510930878A CN105551516A CN 105551516 A CN105551516 A CN 105551516A CN 201510930878 A CN201510930878 A CN 201510930878A CN 105551516 A CN105551516 A CN 105551516A
Authority
CN
China
Prior art keywords
memory
stt
mram
interface
storer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510930878.XA
Other languages
English (en)
Inventor
徐庶
蒋信
李辉辉
左正笏
韩谷昌
刘瑞盛
孟皓
刘波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETHIK Group Ltd
Original Assignee
CETHIK Group Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETHIK Group Ltd filed Critical CETHIK Group Ltd
Priority to CN201510930878.XA priority Critical patent/CN105551516A/zh
Publication of CN105551516A publication Critical patent/CN105551516A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

本发明涉及一种基于STT-MRAM构建的存储器，由STT-MRAM单独构建，也可以由STT-MRAM混合其他非易失性子存储器(如RRAM,PCM或FLASH？Memory)一同构建。采用混合方式构建的存储器中，STT-MRAM作为其他非易失性子存储器的前端高速缓存，负责通过DDR接口与CPU直接通信，同时，通过内部控制器与其他非易失性子存储器相连，负责缓存需要写入其他非易失性子存储器的数据，或是从非易失性子存储器中读出的数据。本发明可以从根本上解决内存掉电数据丢失的问题，移除原有系统中保护内存数据掉电不丢失的设备，降低系统设计和维护成本。

Description

一种基于STT-MRAM构建的存储器
技术领域
本发明涉及计算机存储技术领域，尤其涉及一种基于STT-MRAM构建的存储器。
背景技术
当前计算机架构中，负责数据存取功能的部件主要有两种，外存储器和内存储器。内存储器简称内存，是一种与中央处理器(CPU)直接相连，CPU能直接寻址的存储空间。内存的作用是用于暂时存放CPU中的运算数据，以及与硬盘等外部存储设备交换的数据。只要计算机在运行中，CPU就会把需要运算的数据调到内存中进行运算，当运算完成后再由CPU将结果传送出来，内存的运行也决定了计算机的稳定运行。目前内存主要由内存颗粒11，PCB板12和内存金手指(connectingfinger)13等部分组成。其中内存颗粒11为动态随机存储器(DynamicRandomAccessMemory，DRAM)，负责保存数据信息。DRAM采用电容存储的电量来保存信息，因为电容电量会随着时间逐渐流失，因此DRAM每隔一段时间就需要刷新一次，以保证电容中保存了充足的电量。这也就决定了一旦系统掉电，DRAM中存储的信息也会随之丢失。在很多应用领域，比如数据中心等，内存中往往存储着大量重要且不可丢失的用户数据，为了防止DRAM掉电之后丢失数据，需要做大量的掉电保护措施，增加了设计和维护成本，降低了系统整体可靠性。如果能够采用掉电不丢失数据的非易失性(non-volatile)内存，能够从根本上解决这个问题。
当前非易失性的半导体存储器主要有以下几种：闪存(FLASHMemory)，磁阻存储器(SpinTransferTorqueMagneticRandomAccessMemory，STT-MRAM)，相变存储器(PhaseChangeMemory，PCRAM)和阻变存储器(ResistiveRandomAccessMemory，RRAM)。这4种存储器中，只有STT-MRAM的原生读写频率能够达到100～200MHz，能够与DRAM存储器的原生读写频率相同，因此可以用来单独构建非易失性内存，或是作为其他非易失性存储器(如RRAM,PCRAM或FLASHMemory)的前端高速缓存，与其他非易失性存储器一起构建非易失性内存。
STT-MRAM(SpinTransferTorqueMagneticRandomAccessMemory)是一种新型高速高可靠的存储器，具备纳秒级的读写速度，可以通过采用DDRDRAM存储器中类似的比特预取，划分存储组(BankGroup)等方式完全兼容各类DDR协议，实现与CPU的直接连接。STT-MRAM具备1015级别的擦写寿命，可以满足内存级存储器的擦写寿命需求，而且掉电不丢失数据。
发明内容
本发明为克服上述的不足之处，目的在于提供一种基于STT-MRAM构建的存储器，由STT-MRAM单独构建存储器，或是作为其他非易失性子存储器的前端高速缓存，与其他非易失性子存储器一起构建存储器；本发明可以从根本上解决内存掉电数据丢失的问题，移除原有系统中保护内存数据掉电不丢失的设备，降低系统设计和维护成本。
本发明是通过以下技术方案达到上述目的：一种基于STT-MRAM构建的存储器，包括：STT-MRAM存储器颗粒、PCB板、内存金手指、接口；STT-MRAM存储器颗粒依附在PCB板表面；内存金手指连接在PCB板下沿；内存金手指通过接口与外部处理器连接。
作为优选，还包括控制器、子存储器、接口I、驱动接口；控制器、子存储器依附在PCB板表面；控制器通过接口I与STT-MRAM存储器颗粒连接；控制器通过驱动接口与子存储器连接。
作为优选，所述接口所采用的的协议为DDR2、DDR3、LPDDR3、DDR4、LPDDR4中的任意一种接口协议。
作为优选，所述子存储器为非易失性存储器，为RRAM、PCRAM、FLASHMemory的任意一种。
作为优选，所述接口I所采用的的协议为PCIe、SAS、SATA接口协议中的任意一种。
作为优选，所述驱动接口的选择由子存储器决定，驱动接口类型与子存储器类型相对应。
本发明的有益效果在于：采用STT-MRAM构建内存，利用STT-MRAM的高速读写性能和掉电非易失性能，从根本上解决内存掉电数据丢失的问题，移除原有系统中保护内存数据掉电不丢失的设备，降低系统设计和维护成本。
附图说明
图1是本发明实施例采用STT-MRAM单独构建的存储器结构示意图；
图2是本发明实施例采用STT-MRAM和其他非易失性存储器混合构建的存储器结构示意图。
具体实施方式
下面结合具体实施例对本发明进行进一步描述，但本发明的保护范围并不仅限于此：
实施例1：如图1所示，一种基于STT-MRAM构建的存储器采用STT-MRAM单独构建存储器；包括STT-MRAM存储器颗粒1、PCB板2、内存金手指(connectingfinger)3、接口4，接口4所采用的协议为DDR2、DDR3、LPDDR3、DDR4、LPDDR4中的任意一种接口协议。在这种结构中，所有内存存储介质均由STT-MRAM颗粒组成，掉电之后数据不会丢失。STT-MRAM具有与DRAM存储器一样的核心频率，可以完全兼容DDR2、DDR3、LPDDR3、DDR4、LPDDR4中的任意一种接口协议，实现与CPU直接通信。
实施例2：如图2所示，一种基于STT-MRAM构建的存储器采用STT-MRAM和子存储器(如RRAM,PCRAM或FLASHMemory)混合构建存储器。包括STT-MRAM存储器颗粒1、控制器5，负责连接STT-MRAM存储器颗粒和子存储器颗粒，控制STT-MRAM存储器颗粒和子存储器颗粒之间的数据传输；子存储器6(如RRAM,PCRAM或FLASHMemory)；接口I7，接口I7所采用的的协议为PCIe，SAS或SATA接口协议中的任意一种；适用于RRAM,PCRAM或FLASHMemory的驱动接口8，具体采用哪种驱动接口由子存储器6决定，比如6为FLASHMemory，则相应的驱动接口8为FLASHMemory的驱动接口；PCB板2，内存金手指(connectingfinger)3，接口4，接口4所采用的协议为DDR2、DDR3、LPDDR3、DDR4、LPDDR4中的任意一种接口协议。在本实施例中，采用混合方式构建的存储器中，STT-MRAM作为子存储器的前端高速缓存，负责通过DDR接口与CPU直接通信，同时，通过内部控制器与子存储器相连，负责缓存需要写入子存储器的数据，或是从子存储器中读出的数据。CPU通过接口协议将数据发送给STT-MRAM颗粒，STT-MRAM颗粒负责缓存这些数据，并在控制器的控制下，将这些数据搬移至后端子存储器颗粒(如RRAM,PCRAM或FLASHMemory)中存储，整个过程中使用的子存储器均是非易失性存储器，掉电之后数据不会丢失。
以上的所述乃是本发明的具体实施例及所运用的技术原理，若依本发明的构想所作的改变，其所产生的功能作用仍未超出说明书及附图所涵盖的精神时，仍应属本发明的保护范围。

Claims (6)

1.一种基于STT-MRAM构建的存储器，其特征在于包括：STT-MRAM存储器颗粒(1)、PCB板(2)、内存金手指(3)、接口(4)；STT-MRAM存储器颗粒(1)依附在PCB板(2)表面；内存金手指(3)连接在PCB板(2)下沿；内存金手指(3)通过接口(4)与外部处理器连接。
2.根据权利要求1所述的一种基于STT-MRAM构建的存储器，其特征在于，还包括控制器(5)、子存储器(6)、接口I(7)、驱动接口(8)；控制器(5)、子存储器(6)依附在PCB板(2)表面；控制器(5)通过接口I(7)与STT-MRAM存储器颗粒(1)连接；控制器(5)通过驱动接口(8)与子存储器(6)连接。
3.根据权利要求1所述的一种基于STT-MRAM构建的存储器，其特征在于：所述接口(4)所采用的的协议为DDR2、DDR3、LPDDR3、DDR4、LPDDR4中的任意一种接口协议。
4.根据权利要求2所述的一种基于STT-MRAM构建的存储器，其特征在于：所述子存储器(6)为非易失性存储器，为RRAM、PCRAM、FLASHMemory的任意一种。
5.根据权利要求2所述的一种基于STT-MRAM构建的存储器，其特征在于：所述接口I(7)所采用的的协议为PCIe、SAS、SATA接口协议中的任意一种。
6.根据权利要求2所述的一种基于STT-MRAM构建的存储器，其特征在于：所述驱动接口(8)的选择由子存储器(6)决定，驱动接口类型与子存储器(6)类型相对应。
CN201510930878.XA 2015-12-15 2015-12-15 一种基于stt-mram构建的存储器 Pending CN105551516A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510930878.XA CN105551516A (zh) 2015-12-15 2015-12-15 一种基于stt-mram构建的存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510930878.XA CN105551516A (zh) 2015-12-15 2015-12-15 一种基于stt-mram构建的存储器

Publications (1)

Publication Number Publication Date
CN105551516A true CN105551516A (zh) 2016-05-04

Family

ID=55830659

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510930878.XA Pending CN105551516A (zh) 2015-12-15 2015-12-15 一种基于stt-mram构建的存储器

Country Status (1)

Country Link
CN (1) CN105551516A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106294217A (zh) * 2016-08-16 2017-01-04 浪潮(北京)电子信息产业有限公司 一种ssd系统及其掉电保护方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130134532A1 (en) * 2011-11-30 2013-05-30 Sony Corporation Memory element and memory apparatus
CN103810118A (zh) * 2014-02-28 2014-05-21 北京航空航天大学 一种新型的stt-mram缓存设计方法
CN104869340A (zh) * 2015-05-21 2015-08-26 北京航空航天大学 一种基于非易失性存储器作为内存的视频监控系统
CN104871248A (zh) * 2012-12-20 2015-08-26 高通股份有限公司 集成mram高速缓存模块

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130134532A1 (en) * 2011-11-30 2013-05-30 Sony Corporation Memory element and memory apparatus
CN104871248A (zh) * 2012-12-20 2015-08-26 高通股份有限公司 集成mram高速缓存模块
CN103810118A (zh) * 2014-02-28 2014-05-21 北京航空航天大学 一种新型的stt-mram缓存设计方法
CN104869340A (zh) * 2015-05-21 2015-08-26 北京航空航天大学 一种基于非易失性存储器作为内存的视频监控系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
刘艺等: "《新编计算机科学概论》", 30 April 2013 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106294217A (zh) * 2016-08-16 2017-01-04 浪潮(北京)电子信息产业有限公司 一种ssd系统及其掉电保护方法

Similar Documents

Publication Publication Date Title
US10545692B2 (en) Memory maintenance operations during refresh window
US9842059B2 (en) Wear leveling in storage devices
US10268382B2 (en) Processor memory architecture
US11599304B2 (en) Data aggregation in ZNS drive
JP2017079050A (ja) 保護されたデータとは別個のパリティデータの記憶
US9582192B2 (en) Geometry aware block reclamation
CN105550127A (zh) 一种基于stt-mram的读写缓存分离的ssd控制器
US10032494B2 (en) Data processing systems and a plurality of memory modules
CN105808455A (zh) 访问内存的方法、存储级内存及计算机系统
CN102541458A (zh) 一种提高电子硬盘数据写入速度的方法
CN103186470B (zh) 存储器储存装置及其存储器控制器与数据写入方法
CN104485130A (zh) 一种固态硬盘结构
CN105551516A (zh) 一种基于stt-mram构建的存储器
WO2023196249A1 (en) Aligned and unaligned data deallocation
US11960741B2 (en) Implied streams
US11614896B2 (en) UFS out of order hint generation
WO2023080928A1 (en) Dynamic controller buffer management and configuration
US20200183825A1 (en) Dual media packaging targeted for ssd usage
US11816337B2 (en) Enterprise host memory buffer
US12019913B2 (en) Storing log and user data in SSD with independent plane operations
US11500447B2 (en) Power allocation management for external storage
US20230176775A1 (en) Enterprise Host Memory Buffer For DRAM-less SSD
CN201788691U (zh) 存储电路、储存模块及具有存储功能的装置
US11640264B2 (en) Parallel commands overlap detection based on queue-depth
US11640252B2 (en) Idle-power mitigation circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160504

WD01 Invention patent application deemed withdrawn after publication