JP2015519640A - 階層メモリの磁気抵抗ランダムアクセスメモリ（ｍｒａｍ）アーキテクチャ - Google Patents

階層メモリの磁気抵抗ランダムアクセスメモリ（ｍｒａｍ）アーキテクチャ Download PDF

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Abstract

階層メモリの磁気抵抗ランダムアクセスメモリのアーキテクチャが開示される。特定の実施形態では、装置は、階層メモリシステムの第1のレベルに対応する第1の磁気抵抗ランダムアクセスメモリ(MRAM)デバイスを含む。この装置は、階層メモリシステムの第2のレベルに対応する第2のMRAMデバイスを含む。第1のMRAMデバイスは第1のアクセス待ち時間を有し、また、第1の物理的構成を有する第1の磁気トンネル接合(MTJ)デバイスを含む。第2のMRAMデバイスは第2のアクセス待ち時間を有し、また、第2の物理的構成を有する第2のMTJデバイスを含む。第1のアクセス待ち時間は第2のアクセス待ち時間よりも短い。

Description

本開示は、一般に階層メモリシステムに関する。
米国特許法第119条による優先権主張
本特許出願は、本願の譲受人に譲渡され、参照によって本明細書に明白に組み込まれる、2012年4月19日出願の「MAGNETIC AUTOMATIC TEST EQUIPMENT (ATE) MEMORY TESTER DEVICE AND METHOD」という名称の、米国仮出願第61/635,346号の優先権を主張するものである。
技術の進歩が、より小さくより強力なコンピュータデバイスをもたらした。たとえば、携帯用ワイヤレス電話機、携帯情報端末(PDA)、および小型かつ軽量でユーザによる持ち運びが容易なページングデバイスなどのワイヤレスコンピュータグデバイスを含む様々な携帯用パーソナルコンピュータデバイスが存在する。より具体的には、携帯電話およびインターネットプロトコル(IP)電話機などの携帯用ワイヤレス電話機は、ワイヤレスネットワークを通じて音声およびデータパケットを通信することができる。さらに、そのようなワイヤレス電話機の多くには、他のタイプのデバイスが組み込まれている。たとえば、ワイヤレス電話機は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダおよび音響ファイルプレーヤも含むことができる。そのようなワイヤレス電話機は、インターネットにアクセスするのに用いられ得るウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理することもできる。そのため、これらのワイヤレス電話機はかなりの計算能力を含むことができる。
携帯用コンピュータデバイス内のデータ記憶装置は、多くのタイプのメモリ記憶デバイスを含み得る。携帯用コンピュータデバイスおよびワイヤレスコンピュータデバイスの広範囲の採用が増加するのにつれて、高密度で低電力の不揮発性メモリに対する需要も増大している。階層メモリを実装する多くの処理システムが、エネルギー消費および空間の制限に関する制約を満たすために高密度で低電力の不揮発性メモリを使用する可能性がある。高速スタティックランダムアクセスメモリ(SRAM)は、比較的高速のデータアクセス(たとえば読取りおよび書込み)をもたらし、相補型金属酸化膜半導体(CMOS)デバイスとの集積化に適合され得るので、いくつかのコンピュータデバイスのキャッシュメモリとして実装されている。しかしながら、SRAMは、比較的大きく、宇宙線によるエラーが起こりやすい。さらに、SRAMは揮発性であって、データを保存するのは電力がSRAMに供給されている間のみである。結果として、パワーオフイベントの後に、SRAMのキャッシュにデータが投入されている間、処理が遅延する可能性がある。
階層メモリシステムには、それぞれが1つまたは複数の磁気トンネル接合(MTJ)デバイス(たとえばMTJデバイスのアレイ)を含む1つまたは複数の磁気抵抗ランダムアクセスメモリ(MRAM)デバイスが含まれ得る。このメモリシステムは、1つまたは複数のレベルの記憶装置(たとえばL1のキャッシュメモリ、L2のキャッシュメモリ、およびL3のキャッシュメモリ)と関連したメモリによって実装され得る。MRAMデバイスに含まれるMTJデバイスの物理的構成に基づいて、MTJデバイスは、MRAMデバイスを含む記憶階層の特定のレベルの記憶装置と整合性のある1つまたは複数のメモリ性能および記憶特性(たとえば書込みプログラム時間、データ保持、およびメモリサイズ)を有し得る。階層メモリ記憶装置において、他のタイプのメモリデバイス(たとえばSRAMデバイス)の代わりにMRAMデバイスを使用すると、階層メモリ記憶装置の消費電力が低減され得る。MRAMデバイスを使用すると、階層メモリの物理的寸法が縮小され得る。
階層メモリ記憶装置の様々なレベル(たとえばL1のキャッシュ、他の密接に結合されたレベルの階層メモリ、またはオンチップメモリのレベル)においてSRAMデバイスの代わりにMRAMデバイスを使用するために、MRAMデバイスに含まれるMTJデバイスの物理的構成が調整されてよい。MTJデバイスの物理的構成は、MTJデバイスの1つまたは複数の寸法(たとえば幅、長さ、直径、または厚さ)に基づくものでよい。特定の実施形態では、MTJデバイスの物理的構成は、MTJデバイスの物理的構成の自由磁気層(たとえばMTJスタック)の1つまたは複数の寸法(たとえば幅、長さ、直径、または厚さ)に基づくものでよい。自由磁性層の寸法のうちの1つが変化すると、MTJデバイスの、性能特性、記憶特性、またはその両方に影響を及ぼす1つまたは複数の特性(たとえば電流密度または臨界スイッチング電流密度の閾値)が変化する可能性がある。たとえば、MTJデバイスの自由磁性層の、幅、長さ、厚さ、直径、またはそれらの組合せが縮小すると、MTJデバイスの書込みプログラム時間が短縮され得、またMTJデバイスのデータ保持(たとえばデータが保存される期間)が低下し得る。たとえば、一般的なMTJデバイスは長時間(たとえば10年)にわたってデータを保存し得る。しかしながら、階層メモリの特定のレベル(たとえばL2のキャッシュ)で使用されるMTJデバイスの書込みプログラム時間が十分短くなるように特定のサイズに構成されたMTJデバイスがデータを保存する期間は、短くなる(たとえば10秒)可能性がある。階層メモリの1つのレベルの特定の特性に依拠して、MTJデバイスのデータ保持とサイズとの間にトレードオフがあり得る。したがって、MTJデバイスは別々の物理的構成を有して構成されて、階層メモリシステムにおける別々のレベルの記憶装置のMRAMデバイス内に含まれ得る。
特定の実施形態では、装置は、階層メモリシステムの第1のレベル(たとえばL1のキャッシュなどの第1のキャッシュメモリレベル)に対応する第1のMRAMデバイスを含む。この装置は、階層メモリシステムの第2のレベル(たとえばL2のキャッシュなどの第2のキャッシュメモリレベル)に対応する第2のMRAMデバイスを含む。第1のMRAMデバイスは第1のアクセス待ち時間(すなわち第1の書込みプログラム時間)を有し、第1の代表的なMTJデバイスなどのMTJデバイスのアレイを含み得る。第1のMTJデバイスは第1の物理的構成(たとえばMTJデバイスの自由層の幅、自由層の長さ、自由層の厚さ、またはそれらの組合せ)を有する。第2のMRAMデバイスは第2のアクセス待ち時間(すなわち第2の書込みプログラム時間)を有し、第2の代表的なMTJデバイスなどのMTJデバイスのアレイを含む。第2のMTJデバイスは第2の物理的構成を有する。第1のアクセス待ち時間は第2のアクセス待ち時間よりも短い。
別の特定の実施形態では、階層メモリにアクセスする方法が開示される。この方法は、階層メモリシステムの第1のレベル(たとえばL2のキャッシュなどの第1のキャッシュメモリレベル)に対応する第1のMRAMデバイスにおける第1の記憶場所にアクセスするステップを含む。第1のMRAMデバイスは第1のアクセス待ち時間を有し、第1の物理的構成を有する代表的な第1のMTJデバイスなどの1つまたは複数のMTJデバイスを含む。この方法は、階層メモリシステムの第2のレベル(たとえばL3のキャッシュなどの第2のキャッシュメモリレベル)に対応する第2のMRAMデバイスにおける第2の記憶場所にアクセスするステップを含む。第2のMRAMデバイスは第2のアクセス待ち時間を有し、第2の物理的構成を有する代表的な第2のMTJデバイスなどの1つまたは複数のMTJデバイスを含む。第1のアクセス待ち時間は第2のアクセス待ち時間よりも短い。
別の特定の実施形態では、方法は、階層メモリシステムの第1のレベルに対応する第1のMRAMデバイスの第1の記憶場所にアクセスするための第1のステップを含む。第1のMRAMデバイスは第1のアクセス待ち時間を有し、また、第1の物理的構成を有する第1のMTJデバイスを含む。この方法は、階層メモリシステムの第2のレベルに対応する第2のMRAMデバイスにおける第2の記憶場所にアクセスするための第2のステップを含む。第2のMRAMデバイスは第2のアクセス待ち時間を有し、また、第2の物理的構成を有する第2のMTJデバイスを含む。第1のアクセス待ち時間は第2のアクセス待ち時間よりも短い。
別の特定の実施形態では、コンピュータ可読記憶デバイスが開示される。コンピュータ可読記憶デバイスは、プロセッサが階層メモリシステムの第1のレベルに対応する第1のMRAMデバイスの第1の記憶場所にアクセスするために実行可能な命令を格納する。第1のMRAMデバイスは第1のアクセス待ち時間を有し、また、第1の物理的構成を有する第1のMTJデバイスを含む。コンピュータ可読記憶デバイスは、プロセッサが階層メモリシステムの第2のレベルに対応する第2のMRAMデバイスにおける第2の記憶場所にアクセスするために実行可能な命令を格納する。第2のMRAMデバイスは第2のアクセス待ち時間を有し、また、第2の物理的構成を有する第2のMTJデバイスを含む。第1のアクセス待ち時間は第2のアクセス待ち時間よりも短い。
別の特定の実施形態では、方法は、半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップを含む。この方法は、設計情報に従って半導体デバイスを製作するステップを含む。この半導体デバイスは、階層メモリシステムの第1のレベルに対応する第1のMRAMデバイスを含む。この半導体デバイスは、階層メモリシステムの第2のレベルに対応する第2のMRAMデバイスを含む。第1のMRAMデバイスは第1のアクセス待ち時間を有し、また、第1の物理的構成を有する第1のMTJデバイスを含む。第2のMRAMデバイスは第2のアクセス待ち時間を有し、また、第2の物理的構成を有する第2のMTJデバイスを含む。第1のアクセス待ち時間は第2のアクセス待ち時間よりも短い。
開示される実施形態のうちの少なくとも1つによってもたらされる特定の利点の1つには、階層メモリの実装に伴うコストの低減がある。MTJデバイスを有するMRAMデバイスのコストがSRAMデバイスなどの他のタイプのメモリデバイスのコストを下回るので、階層メモリを実装するためのコストが低減され得る。別の特定の利点には、全体的な面積と、階層メモリ記憶システムにおけるメモリデバイス間の距離とが低減されることがある。他のメモリデバイス(たとえばSRAMデバイス)ではなく特定の物理的構成を有するMTJデバイスを有する階層メモリ記憶装置の実装により、階層メモリ記憶装置が占有する面積が縮小され得る。占有される面積の縮小は、メモリデバイス間の距離の縮小に寄与することができ、メモリアクセス時間の遅れ(たとえばワイヤ遅延)を短縮することができる。さらに別の特定の利点には、メモリ記憶デバイスの電力漏洩の低減に基づく電源消費の低減がある。メモリデバイスの電力漏洩の量は、SRAMデバイスなどの他のメモリデバイスではなくMTJデバイスを含むMRAMデバイスを有する階層メモリ記憶装置を実装することによって低減され得る。
本開示の他の態様、利点、および特徴が、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲の章を含む出願全体を検討した後に明白になるであろう。
磁気抵抗ランダムアクセスメモリ(MRAM)デバイスを有する階層メモリを含むシステムの特定の例示の実施形態のブロック図である。 階層的キャッシュメモリの磁気トンネル接合(MTJ)デバイスの第1の特定の実施形態の上面図および断面図である。 階層的キャッシュメモリのMTJデバイスの第2の特定の実施形態の断面図である。 MTJデバイスを含む階層メモリにアクセスする方法の特定の例示の実施形態の流れ図である。 MTJデバイスを含む階層メモリデバイスを有するプロセッサを含むシステムの特定の例示の実施形態のブロック図である。 MRAMデバイスを有する階層メモリを含む通信デバイスのブロック図である。 MTJデバイスを含む階層メモリを有する電子デバイスを製造するための製造プロセスの特定の例示の実施形態のデータ流れ図である。
図1を参照すると、磁気抵抗ランダムアクセスメモリ(MRAM)デバイスを有する階層メモリを含むシステムの特定の例示の実施形態が開示されており、全体的に100と明示されている。システム100は、代表的なプロセッサコア110などの1つまたは複数のプロセッサコアを含み得る。システム100は、レベルM 104およびレベルN 106などの複数のレベルの記憶装置を含むメモリ階層に基づいてデータ記憶装置を管理し得る階層メモリシステム102を含んでよい。プロセッサコア110には、階層メモリシステム102に含まれ得る1つまたは複数のメモリ記憶デバイスが、含まれるかまたは結合されてよい。たとえば、プロセッサコア110は、接続140を通じてレベルM 104の第1のキャッシュメモリデバイス120に結合されてよい。プロセッサコア110は、接続150を通じてレベルN 106の第2のキャッシュメモリデバイス130に結合されてよい。接続150に加えて、または接続150の代わりに、プロセッサコア110は、第1のキャッシュメモリデバイス120を通じてレベルN 106の1つまたは複数のメモリデバイスにアクセスしてよい。たとえば、プロセッサコア110は、第1のキャッシュメモリデバイス120と第2のキャッシュメモリデバイス130との間の接続108を通じて第2のキャッシュメモリデバイス130にアクセスしてよい。
階層メモリシステム102の複数のレベルの各々が、1つまたは複数のタイプのメモリ記憶デバイスを含み得る。階層メモリシステム102は、プロセッサコア110からの距離が増加する順に、1つまたは複数のレジスタ、キャッシュメモリ、メインメモリ(たとえばダイナミックランダムアクセスメモリ)、および補助記憶装置(たとえばハードディスクドライブデバイスまたはソリッドステートドライブ)を含んでよい。複数のレベルの各々が、アクセス待ち時間、データ保持(たとえばデータが保持される期間)、1つまたは複数のキャッシュポリシー、キャッシュのタイプ、メモリ記憶装置の容量、またはそれらの組合せを含むメモリ性能と記憶装置の特性とを有してよい。複数のレベルの各々が、互いに異なる1つまたは複数のメモリ性能または記憶装置の特性を有してよい。本明細書で用いられる「アクセス待ち時間」は、磁気トンネル接合デバイス(MTJ)などのメモリデバイスにデータを書き込むためのプログラム時間(「書込みプログラム時間」)を指す。したがって、「アクセス待ち時間」は、メモリデバイスに関する読取り時間とは異なるものであり得る。本明細書で用いられる「揮発性」は、メモリデバイス(たとえばMTJデバイス)のデータ保持の測度である。不揮発性の(すなわち揮発性でない)メモリデバイスは、時間に関係なくデータを保持する。「擬揮発性の」(すなわち「擬揮発性」を示す)メモリは、特定の期間(たとえば約10秒)にわたってデータを保持する。何らかの揮発性を有するメモリは、「擬揮発性」よりも長い期間にわたってデータを保持する。
特定の実施形態では、レベルM 104は階層メモリシステム102の第1のレベルに相当してよく、レベルN 106は階層メモリシステム102の第2のレベルに相当してよい。第1のレベルは第2のレベルとは異なるものでよい。たとえば、レベルM 104はキャッシュの第1のレベル(たとえばL1のキャッシュ)に相当してよく、レベルN 106はキャッシュの第2のレベル(たとえばL2のキャッシュ)に相当してよい。別の例では、レベルM 104はキャッシュの第2のレベル(たとえばL2のキャッシュ)に相当してよく、レベルN 106はキャッシュの第3のレベル(たとえばL3のキャッシュ)に相当してよい。レベルM 104は、レベルN 106の対応するメモリ性能または記憶装置特性とは異なる、1つまたは複数のメモリ性能または記憶装置特性を有してよい。レベルM 104は、レベルN 106のアクセス待ち時間よりも短いアクセス待ち時間(すなわち書込みプログラム時間)を有してよい。レベルM 104は、レベルN 106の第2のデータ保持とは異なる第1のデータ保持(たとえば揮発性)を示し得る。たとえば、第1のデータ保持(たとえば第1の揮発性)は第2のデータ保持(たとえば第2の揮発性)を下回るものでよい。
階層メモリシステム(たとえば階層メモリシステム102)では、第2のレベル(たとえばレベルN 106)よりもプロセッサコア(たとえばプロセッサコア110)に近い第1のレベルの階層メモリシステム(たとえばレベルM 104)は、第1のレベルとプロセッサコア110との間のより短いアクセス距離のために、読取り時間の短縮を示す可能性がある。また、階層メモリ記憶装置が占有する面積が縮小すると、階層メモリシステムにおけるメモリデバイスの間の距離が縮小され得る。距離を縮小することは、メモリデバイスを隔てている距離に起因する遅延(たとえばワイヤ遅延)が含まれ得るデータ読取り時間を短縮することにさらに寄与し得る。
レベルM 104は、MRAMデバイス、スピントランスファトルクMRAM(STT-MRAM: spin transfer torque MRAM)デバイスまたはその両方を含む1つまたは複数のメモリデバイスを含み得る。特定の実施形態では、レベルM 104は、第1のキャッシュメモリデバイス120を含む1つまたは複数の第1のキャッシュメモリデバイスを含み得る。第1のキャッシュメモリデバイス120は、第1のMRAMデバイス122などの1つまたは複数のMRAMデバイスを含み得る。第1のMRAMデバイス122は、1つまたは複数のメモリセル(たとえばメモリセルのアレイ)を含み得る。特定の実施形態では、第1のMRAMデバイス122の1つまたは複数のメモリセルは、代表的な第1のMTJデバイス126などの1つまたは複数の磁気トンネル接合(MTJ)デバイスを含み得る。第1のMRAMデバイス122は、MTJデバイスのアレイを含み得る。第1のMTJデバイス126は、第1の物理的構成124などの1つまたは複数の物理的構成を有し得る。階層メモリシステム102における特定のレベル(たとえばレベルM 104またはレベルN 106)のMRAMデバイスを使用するために、MRAMデバイスに含まれるMTJデバイスの物理的構成が調整されてよい。第1の物理的構成124は、第1のMTJデバイス126の1つまたは複数の物理的寸法に基づくものでよい。たとえば、第1の物理的構成124は、第1のMTJデバイス126の物理的サイズ(たとえば第1の物理的サイズ)に基づくものでよい。第1の物理的構成は、第1のMTJデバイス126の構造(たとえばMTJスタック)の1つまたは複数の寸法(たとえば幅、長さ、直径および/または厚さ)に対応し得る。
第1のMRAMデバイス122は、書込みプログラム時間(T1)に対応する第1のアクセス待ち時間(L1)などの1つまたは複数のメモリ性能特性(たとえば第1のメモリ性能特性)を有し得る。第1のMRAMデバイス122が有し得る第1のデータ保持時間(たとえば第1のデータ保持期間)は、第1のMRAMデバイス122によってデータが保持される期間に対応する。1つまたは複数の第1のメモリ性能特性は、第1のMTJデバイス126のメモリ性能特性に対応するかまたは由来するものでよい。第1のMTJデバイス126は、第1の物理的構成124に基づく第1のメモリ性能特性を示し得る。たとえば、第1のMTJデバイス126は、第1の物理的構成124を有する第1のMTJデバイス126に基づく第1のアクセス待ち時間L1を有し得る。
特定の実施形態では、書込みプログラム時間T1(すなわち第1のアクセス待ち時間L1)は、第1のMTJデバイス126にデータを書き込む(すなわち「プログラムする」)時間に相当する。書込みプログラム時間T1は、第1の物理的構成124(たとえば第1のMTJデバイス126のMTJスタックの物理的サイズ)に基づくものであり得る。図1に示されるように、第1のMTJデバイス126のサイズがより小さければ、より大きなサイズを有するMTJデバイスの書込みプログラム時間に比べて、データを書き込むための第1のMTJデバイス126の書込みプログラム時間T1がより短くなり得る。MTJデバイスにデータを書き込むためのプログラム時間は、MTJデバイスの物理的構成の変化(たとえばサイズの縮小)に関連して変化する(たとえば短縮する)可能性がある。書込みプログラム時間とMTJデバイスの物理的構成との間の関係が、図2および図3に関してさらに説明される。階層メモリシステム102におけるより高いレベルとの関連に基づいて、レベルM 104は、レベルM 104に対するより高速のデータ書込みに適応するための特定の性能特性(たとえば短縮された読取り待ち時間)を有するように構成されてよい。
第1のMRAMデバイス122にデータを書き込むための書込みプログラム時間T1がより短ければ、レベルM 104に格納されたデータをより頻繁に書き込むことができ、それによって、レベルM 104は、階層メモリシステム102のより高いレベルと整合性のある特定の性能特性を達成することが可能になる。データが保持される期間よりも長く第1のMTJデバイス126がデータを保持する必要がないように、第1のMTJデバイス126は、階層メモリシステム102のより高いレベル(たとえばレベルM 104)において頻繁にアクセスされてよい。第1のMTJデバイス126のサイズを縮小すると第1のMTJデバイス126の第1のデータ保持期間に影響があるが、第1のMTJデバイス126は第1のアクセス待ち時間L1を達成することが可能になり得る。第1のMRAMデバイス122が示す、第1のアクセス待ち時間L1、第1のデータ保持期間、またはその両方などの1つまたは複数の第1のメモリ性能特性により、レベルM 104は、階層メモリシステム102と整合性のあるメモリ性能を維持することが可能になり得る。
レベルN 106は、MRAMデバイス、STT-MRAMデバイスまたはその両方を含む1つまたは複数のメモリデバイスを含み得る。特定の実施形態では、レベルN 106は、第2のキャッシュメモリデバイス130などの1つまたは複数の第2のキャッシュメモリデバイスを含み得る。第2のキャッシュメモリデバイス130は、第2のMRAMデバイス132などの1つまたは複数のMRAMデバイスを含み得る。第2のMRAMデバイス132は、1つまたは複数のメモリセル(たとえばメモリセルのアレイ)を含み得る。特定の実施形態では、第2のMRAMデバイス132の1つまたは複数のメモリセルは、代表的な第2のMTJデバイス136などの1つまたは複数のMTJデバイスを含み得る。第2のMRAMデバイス132は、MTJデバイスのアレイを含み得る。第2のMTJデバイス136は、第2の物理的構成134などの1つまたは複数の物理的構成を有し得る。第2の物理的構成134は、第2のMTJデバイス136の1つまたは複数の物理的寸法に基づくものでよい。たとえば、第2の物理的構成134は、第2のMTJデバイス136の物理的サイズ(たとえば第2の物理的サイズ)に基づくものでよい。第2の物理的サイズは、第2のMTJデバイス136の1つまたは複数の寸法(たとえば幅、長さ、直径および/または厚さ)に相当し得る。
第2のMRAMデバイス132は、第2の書込みプログラム時間(T2)に対応する第2のアクセス待ち時間(L2)などの1つまたは複数のメモリ性能特性(たとえば第2のメモリ性能特性)を有し得る。第2のMRAMデバイス132が有し得る第2のデータ保持時間(たとえば第1のデータ保持期間)は、第2のMRAMデバイス132によってデータが保持される期間に対応する。1つまたは複数の第2のメモリ性能特性は、レベルN 106に関連したメモリ性能特性と整合性があり得る。1つまたは複数の第2のメモリ性能特性は、第2のMTJデバイス136のメモリ性能特性に対応するかまたは由来するものでよい。第2のMTJデバイス136は、第2の物理的構成134に基づく第2のメモリ性能特性を示し得る。たとえば、第2のMTJデバイス136は、第2の物理的構成134を有する第2のMTJデバイス136に基づく第2のアクセス待ち時間L2を有し得る。第2のMRAMデバイス132が示す、第2のアクセス待ち時間L2、第2のデータ保持期間、またはその両方などの1つまたは複数の第2のメモリ性能特性により、レベルN 106は、階層メモリシステム104と整合性のあるメモリ性能を維持することが可能になり得る。
特定の実施形態では、書込みプログラム時間T2(すなわち第2のアクセス待ち時間L2)は、第2のMTJデバイス136にデータを書き込む(すなわち「プログラムする」)時間に相当し得る。書込みプログラム時間T2は、第2の物理的構成134(たとえば第2のMTJデバイス136のMTJスタックの物理的サイズ)に基づくものであり得る。第2のMTJデバイス136が第1のMTJデバイス126よりも大きい物理的サイズを有し得るので、図2に示されるように、書込みプログラム時間T2は、第1のMTJデバイス126の書込みプログラム時間T1と比較してより長いものであり得る。MTJデバイスは、より大きい物理的サイズに基づいてプログラム時間がより長くなるという犠牲を払って、より優れたデータ保持(たとえば不揮発性)を達成する。したがって、第2のMTJデバイス136は、書込みプログラム時間T2がより長いが、より優れたデータ保持を有する。したがって、第2のMTJデバイス136は、階層メモリシステム102の下位レベル(たとえばレベルN 106)のメモリ記憶デバイスとして、より適切である。
動作中に、プロセッサコア110は、階層メモリシステム102の1つまたは複数のレベル(たとえばレベルM 104およびレベルN 106)の記憶装置のデータにアクセスしてよい。プロセッサコア110は、プロセッサコア110が遂行している動作(たとえば命令の取出しまたはデータの格納)のタイプ、アクセスされている記憶装置(たとえばL1のキャッシュ、L2のキャッシュ、L3のキャッシュ、もしくは補助記憶装置)のタイプ、またはその両方を決定することに基づいて、レベルM 104、レベルN 106、またはその両方のメモリにアクセスすべきかどうか判断してよい。
説明に役立つ例では、プロセッサコア110は、データ(たとえば命令アドレスまたはデータ値)を配置するかまたは格納するために、階層メモリシステム102の複数のレベルの記憶装置にアクセスしてよい。プロセッサコア110は、データを読み取るかまたは書き込むために、階層メモリシステム102のレベルM 104(たとえば第1のレベル)の第1の記憶場所にアクセスしてよい。レベルM 104は、L1のキャッシュメモリなどのキャッシュメモリの第1のレベルに対応し得る。プロセッサコア110は、第1のキャッシュメモリデバイス120から、接続140を通じて第1の記憶場所にアクセスしてよい。第1のキャッシュメモリデバイス120にアクセスする際、1つまたは複数の第1のMRAMデバイス(たとえば第1のMRAMデバイス122)は、第1の記憶場所にアクセスされてよい。データに対応するデータ値は、第1の記憶場所にデータを格納するために、第1のMRAMデバイス122の第1のMTJデバイス126に書き込まれてよい。あるいは、データに対応するデータ値が、第1のMRAMデバイスの第1のMTJデバイス126における第1の記憶場所から読み取られてもよい。データを読み取るかまたは書き込むために、階層メモリシステム102の他のレベルの記憶装置がアクセスされてよい。たとえば、データは、データが複製され得る(たとえばコピーされ得る)階層メモリシステム102の第2のレベル(たとえばレベルN 106)における第2の記憶場所に配置されるかまたは格納されてよい。データの回復可能性を保つことを可能にするためのメモリアクセスポリシー(たとえばデータ複製)の一部分として、第1の記憶場所の格納されているデータを基に、第2のレベルにデータが複製されてよい。結果として、データは、キャッシュメモリの第1のレベルではもはやアクセス不可能であっても、第2のレベルのキャッシュメモリからアクセスされ得る。
したがって、データを配置する試みの間に、キャッシュメモリの第1のレベルに(たとえばキャッシュミスを引き起こして)データが存在しないと判断するのに応答して、プロセッサコア110は、階層メモリシステム102のレベルN 106などの別のレベルの第2の記憶場所のデータへのアクセスを試みてよい。レベルN 106のデータにアクセスするために、プロセッサコア110は、接続108を通じて第2のキャッシュメモリデバイス130から第2の記憶場所のデータを読み取ることを、レベルM 104に結合されている第1のキャッシュメモリデバイス120に要求してよい。あるいは、プロセッサコア110は、接続150を通じて、第2のキャッシュメモリデバイス130の第2の記憶場所のデータに直接アクセスしてもよい。
第2のキャッシュメモリデバイス130の1つまたは複数の第2のMRAMデバイス(たとえば第2のMRAMデバイス132)は、データを読み取るかまたは書き込むために第2の位置にアクセスされてよい。第1の記憶場所にデータを格納するために、データに対応するデータ値が、第2のMRAMデバイス132の第2のMTJデバイス136に書き込まれてよい。あるいは、第2の記憶場所からデータを読み取ることによって、データに対応するデータ値が、第2のMRAMデバイス132の第2のMTJデバイス136からアクセスされてよい。(たとえば別のキャッシュミスを引き起こして)データが第2の記憶場所に存在しないと判断するのに応答して、データを配置するために、階層メモリシステム102のメインメモリおよび2次記憶装置などの他のレベルの記憶装置がアクセスされてよい。
MTJデバイスを含むMRAMデバイスを用いて階層メモリ記憶装置を実装すると、階層メモリ記憶システムを実施するためのコストが低減され得る。たとえば、MTJデバイスは、SRAMデバイスなどの他のタイプのメモリデバイスよりも低コストであり得る。MTJデバイスを含むMRAMデバイスはSRAMデバイスよりも低い揮発性を示し得、それによって、MRAMデバイスを用いて実装された階層メモリ記憶装置のデータ保持が改善される。データを格納するための電気的メカニズムを使用する他のタイプのデバイス(たとえばSRAMデバイス)の代わりに、データを格納するための磁性材料(たとえばMRAMデバイス)を使用するデバイスを用いて階層メモリ記憶装置を実装すると、データを格納するのに消費される電力が低減され得る。結果として、MRAMデバイスの電源がオフになったとき、MRAMデバイスがデータの記憶を維持するのに消費する電力は、僅かであるかまたはゼロであり得る。階層メモリ記憶装置のMRAMデバイスにおける特定の構成を用いてMTJデバイスを構成すると、MRAMデバイスは、性能特性を維持するためのメモリ階層のレベルを可能にする、改善されたデータ保持(たとえば擬揮発性または不揮発性)および改善されたアクセス待ち時間(すなわち書込みプログラム時間)を示すことができる。階層メモリ記憶装置においてMRAMデバイスが示す改善されたデータ保持(たとえば擬揮発性または不揮発性)により、MRAMデバイスは、(たとえば再び格納することによって)データをリフレッシュするための電流を印加することなく、十分な期間にわたってデータを保持することが可能になり得るので、電源消費も低減され得る。処理システム内のより大きな記憶容量の需要が増加しているので、高密度で不揮発性の特性を維持する一方でより消費電力の少ないメモリデバイス(たとえばMRAMデバイス)が有益である。
図2には、階層的キャッシュメモリのMTJデバイスの第1の特定の実施形態の上面図および断面図が示されている。図1の第1のMTJデバイス126の特定の実施形態の断面図が示され、200と明示されている。第1のMTJデバイス126の特定の実施形態の上面図が示され、280と明示されている。第2のMTJデバイス136の特定の実施形態の断面図が示され、230と明示されている。第2のMTJデバイス136の特定の実施形態の上面図が示され、290と明示されている。
概観200および280において、第1のMTJデバイス126のMTJスタック202が、第1の物理的構成124を有して示されている。第1の物理的構成124は、MTJスタック202の幅(W1)222、MTJスタック202の長さ(L1)218、またはその両方など、第1のMTJデバイス126の物理的サイズに基づくものでよい。
MTJスタック202は、上部電極204、バッファ層206、自由層(たとえば第1のフィルム層)208、MTJトンネル障壁210、固定層212、反強磁性(AF: anti-ferromagnetic)層214、および下部電極216を含み得る。下部電極216はソースラインに結合されてよい。上部電極204はビットラインに結合されてよい。MTJトンネル障壁210は、酸化物障壁層(たとえばMgO、Al2O3など)、または固定層212と自由層208との間のトンネル接合もしくは障壁として機能するように適合された他の磁性体層でよい。MTJスタック202の幅W1 222は自由層208の幅に基づくものでよく、また、MTJスタック202の長さL1 218は自由層208の長さに基づくものでよい。自由層208の面積A1は、幅W1 222および長さL1 218に基づくものでよい。
固定層212は、一定の磁気方位を有する磁区228を含み得る。固定層212は、AF層214を介して下部電極216に結合されており、これによって、磁区228は一定の磁気方位に固定される。自由層208は、強磁性体から形成されてよい。自由層208は、プログラム可能な磁気方位を有する磁区226を含み得る。磁区226の磁気方位は、MTJデバイスにデータ値(たとえば「1」または「0」といったデータ値)を格納させる磁気方位にプログラムされてよい。MTJデバイス126によって格納されたデータ値は、磁区228の磁気方位に対する磁区226の磁気方位に基づいて求められ得る。磁区226の磁気方位が磁区228の一定の磁気方位と同じ向きに配向されている(すなわち第1のMTJデバイス126が「平行の」状態である)とき、MTJデバイスは論理「0」のデータ値を記憶してよい。磁区226の磁気方位が磁区228の一定の磁気方位と反対の向きに配向されている(すなわち第1のMTJデバイス126が「逆平行の」状態である)とき、第1のMTJデバイス126は論理「1」のデータ値を記憶してよい。
磁区226の磁気方位は、MTJスタック202への書込み電流(IA)220の印加に基づいてプログラムされてよい。データを書き込むために、第1のMTJデバイス126に電圧が印加されてよく、第1のMTJデバイス126を通ってソースラインとビットラインとの間に書込み電流220が流れる。MTJスタック202の電流密度が閾値、すなわち臨界スイッチング電流密度の閾値を超過したとき、磁区226の磁気方位が調整され得る。書込み電流220が、上部電極204から下部電極216へと、ある方向(たとえばMTJスタック202を下る方向)に流れて、第1のMTJデバイス126の電流密度が臨界スイッチング電流密度の閾値を超過したとき、磁区226の磁気方位は、磁区228の一定の磁気方位と同じ向きに変化し得る。結果として、第1のMTJデバイス126には論理「0」のデータ値が格納され得る。書込み電流220が、下部電極216から上部電極204へと、ある方向(たとえばMTJスタック202を上る方向)に流れて、第1のMTJデバイス126の電流密度が臨界スイッチング電流密度の閾値を超過したとき、磁区226の磁気方位は、磁区228の一定の磁気方位と反対の向きに調整され得る。結果として、第1のMTJデバイス126には論理「1」のデータ値が格納され得る。
第1のMTJデバイス126の書込みプログラム時間T1は、臨界スイッチング電流密度の閾値に達するまでの、第1のMTJデバイス126に書込み電流220が印加される時間に相当するものでよく、それによって、第1のMTJデバイス126に格納されたデータ値の変化をもたらす。書込みプログラム時間T1は、幅W1 222、長さL1 218、またはその両方に少なくとも部分的に基づくものでよい。MTJスタック202の電流密度は、MTJスタック202の面積が増加するのにつれて減少し得る。したがって、自由層208の物理的サイズが変化すると、MTJスタック202の電流密度に影響があり得て、MTJスタック202の臨界スイッチング電流密度の閾値に影響があり得る。臨界スイッチング電流密度の閾値は、自由層208の寸法(たとえば幅W1 222、長さL1 218、またはその両方)が減少すると減少し得て、自由層208の寸法が増加すると増加し得る。自由層208の寸法が増加することによって臨界スイッチング電流密度の閾値が増加すると、臨界スイッチング電流密度の閾値に達するには、より長い期間にわたって電流220を印加する必要があり得、それによって書込みプログラム時間T1を増加する必要がある。
第1のMTJデバイス126の1つまたは複数のメモリ性能特性は、第1の物理的構成124に少なくとも部分的に基づくものでよい。臨界スイッチング電流密度の閾値が減少するのにつれて、MTJデバイスは何らかの揮発性または擬揮発性(すなわちデータ保持の低下)を示す可能性がある。臨界スイッチング電流密度の閾値が減少するのにつれて、MTJデバイスのデータ値(すなわち書込み)に変化が生じる得る臨界スイッチング電流密度の閾値に達するのに必要な電流はより小さくなり得る。したがって、第1のMTJデバイス126の揮発性は、臨界スイッチング電流密度の閾値が変化するとき変化する可能性がある。第1のMTJデバイス126は、第1の物理的構成124に基づく何らかの揮発性または擬揮発性を示す可能性がある。第1のMTJデバイス126は、第1の物理的構成124によって、比較的短いデータ保持(たとえば擬揮発性)および第1のアクセス待ち時間L1などの第1の性能特性を示すことが可能になり得るので、第1のMTJデバイス126はレベルM 104で使用するのが適切であり得る。レベルM 104は、第1の性能特性によって、階層メモリシステム102の第1のレベルと整合性のあるメモリ性能特性を維持することが可能になり得る。
概観230および290において、第2のMTJデバイス136のMTJスタック242が、第2の物理的構成134を有して示されている。第2の物理的構成134は、MTJスタック242の幅(W2)262、MTJスタック242の長さ(L2)258、またはその両方など、第2のMTJデバイス136の物理的サイズに基づくものでよい。MTJスタック242は、MTJトンネル障壁、1つまたは複数の電極、バッファ層、固定層、自由層、AF層、またはそれらの組合せなどの複数の要素を含み得る。これら複数の要素は、MTJスタック202と同様の配置であってよい。特定の実施形態では、幅W2 262はMTJスタック242の自由層248の幅に基づくものでよく、また、長さL2 258は自由層248の長さに基づくものでよい。自由層248の面積A2は、幅W2 262および長さL2 258に基づくものでよい。データ値は、MTJスタック242に書込み電流(IA)260を印加することによる自由層248の磁区の磁気方位のプログラミングに基づいて、第2のMTJデバイス136に格納されてよい。
第2のMTJデバイス136の書込みプログラム時間T2は、臨界スイッチング電流密度の閾値に達するまでの、第2のMTJデバイス136に書込み電流260が印加される時間に相当するものでよく、それによって、第2のMTJデバイス136に格納されたデータ値の変化をもたらす。書込みプログラム時間T2は、幅W2 262、長さL2 258、またはその両方に少なくとも部分的に基づくものでよい。自由層248の物理的サイズが変化すると、MTJスタック242の電流密度に影響があり得て、MTJスタック242の臨界スイッチング電流密度の閾値に影響があり得る。臨界スイッチング電流密度の閾値は、自由層248の寸法(たとえば幅W2 262、長さL2 258、またはその両方)が減少すると減少し得て、自由層248の寸法が増加すると増加し得る。臨界スイッチング電流密度の閾値に達するように第2のMTJデバイス136に書込み電流260を印加するための書込みプログラム時間T2は、自由層248の寸法の変化に対応して変化し得る。
第2のMTJデバイス136の1つまたは複数のメモリ性能特性は、第2の物理的構成134に少なくとも部分的に基づくものでよい。臨界スイッチング電流密度の閾値が増加すると、第2のMTJデバイス136が示す揮発性は、僅かまたはゼロになり得る。たとえば、第2のMTJデバイス136が示す揮発性は、第2の物理的構成134に基づいて、僅かまたはゼロになり得る。第2のMTJデバイス136の自由層248の寸法が第1のMTJデバイス126の自由層208の寸法よりも大きくなり得るので、第2のMTJデバイス136の揮発性は第1のMTJデバイス126の揮発性よりも小さくなり得る。したがって、第2のMTJデバイス136は第1のMTJデバイス126よりも大きい臨界スイッチング電流密度の閾値を有し得る。第2のMTJデバイス136は、第2の物理的構成134によって、より高度なデータ保持(たとえば不揮発性)および第2のアクセス待ち時間L2などの第2の性能特性を示すことが可能になり得るので、第2のMTJデバイス136はレベルN 106で使用するのが適切であり得る。レベルN 106は、第2の性能特性によって、階層メモリシステム102の第2のレベルと整合性のあるメモリ性能特性を維持することが可能になり得る。
図2では、MTJデバイスのプログラム時間表270は、MTJデバイスの自由層の面積(Ax)とMTJデバイスに関連した書込みプログラム時間(Tx)と間の関係を示す。MTJデバイスのプログラム時間表270に示されるように、第1のMTJデバイス126は書込みプログラム時間T1および面積A1を有してよく、第2のMTJデバイス136は、書込みプログラム時間T1よりも長い書込みプログラム時間T2と面積A2とを有してよい。面積A2が面積A1よりも大きくてよいので、書込みプログラム時間T2は書込みプログラム時間T1よりも長くてよい。特定の実施形態では、面積A2が面積A1と異なるとき、書込みプログラム時間T2は書込みプログラム時間T1と異なってよい。
特定の実施形態では、第1の物理的構成124、第2の物理的構成134、またはその両方が、MRAM技術の特定タイプに基づくものでよい。たとえば、第1の物理的構成124は、第1のMRAMデバイス122において実施されたSTT-MRAM技術に基づくものでよく、第2の物理的構成134は、第2のMRAMデバイス132において実施されたSTT-MRAM技術に基づくものでよい。図2に示された特定の実施形態では、第1の物理的構成124および第2の物理的構成134は、それぞれ第1のMRAMデバイス122および第2のMRAMデバイス132において実施された面内STT-MRAM技術に基づくものでよい。
図2には示されていないが、特定の実施形態では、第1の物理的構成124および第2の物理的構成134は、それぞれ第1のMRAMデバイス122および第2のMRAMデバイス132に含まれる垂直STT-MRAM技術に基づくものでよい。第1のMRAMデバイス122および第2のMRAMデバイス132が垂直STT-MRAM技術によって実施されるこれらの実施形態では、第1の物理的構成124および第2の物理的構成134は、それぞれMTJスタック202およびMTJスタック242の円形の構成に基づくものでよい。そのような円形の構成では、第1の物理的構成124はMTJスタック202の直径に基づくものであり、第2の物理的構成134はMTJスタック242の直径に基づくものであり、直径は自由層の直径に対応し得る。MTJスタック202またはMTJスタック242の面積は、自由層の直径の変化に基づいて変化し得る。自由層の直径が変化すると、MTJスタック(たとえばMTJスタック202およびMTJスタック242)の臨界スイッチング電流密度の閾値に影響があり得る。自由層の直径の変化による影響は、自由層の幅または高さが変化することによって臨界スイッチング電流密度の閾値にもたらされる影響に類似している。したがって、自由層の直径が縮小するのにつれて臨界スイッチング電流密度の閾値が減少し得て、直径が増大するのにつれて臨界スイッチング電流密度の閾値が増大し得る。したがって、MTJデバイス(たとえば第1のMTJデバイス126または第2のMTJデバイス136)の1つまたは複数のメモリ性能特性(たとえばデータ保持および書込みプログラム時間)は、垂直STT-MRAM技術に基づく物理的構成(たとえば第1の物理的構成124または第2の物理的構成134)の変化による影響があり得る。
MRAMデバイスのMTJデバイスは、MRAMデバイスを含む特定のレベルの階層メモリ記憶装置と整合性のある特定のメモリ性能特性を示すように構成されてよい。階層メモリ記憶装置内でMRAMデバイスを実装すると、メモリ階層の特定のレベルに関連した記憶密度および書込み待ち時間を維持したまま、その特定のレベルの階層メモリ記憶装置の揮発性を低減し得る。
図3には、図1の第1のMTJデバイス126の特定の実施形態の断面図が示され、300と明示されている。第2のMTJデバイス136の特定の実施形態の断面図が示され、330と明示されている。
概観300では、図2のMTJスタック202が第1の物理的構成124を有して示されている。第1の物理的構成124は、MTJスタック202の厚さ(H1)322など、第1のMTJデバイス126の物理的サイズに基づくものでよい。MTJスタック202の厚さH1 322は、自由層208の厚さに基づくものでよい。概観330では、MTJスタック242が第2の物理的構成134を有して示されている。第2の物理的構成134は、MTJスタック242の厚さ(H2)362など、第2のMTJデバイス136の物理的サイズに基づくものでよい。MTJスタック242の厚さH2 362は、自由層248の厚さに基づくものでよい。
書込みプログラム時間T1および書込みプログラム時間T2は、それぞれ厚さH1 322および厚さH2 362に少なくとも部分的に基づくものでよい。自由層の面積の変化が臨界スイッチング電流密度の閾値に及ぼし得る影響に類似して、自由層(たとえば自由層208および自由層248)の厚さの変化は、MTJスタック(たとえばMTJスタック202およびMTJスタック242)の臨界スイッチング電流密度の閾値に影響を及ぼし得る。自由層の厚さ(たとえば厚さH1 322または厚さH2 362)が縮小するのにつれて臨界スイッチング電流密度の閾値が減少し得て、厚さが増大するのにつれて臨界スイッチング電流密度の閾値が増大し得る。したがって、書込みプログラム時間T1および書込みプログラム時間T2は、それぞれ厚さH1 322および厚さH2 362が増大するのにつれて増加し得る。
MTJデバイスのプログラム時間表370は、MTJデバイスの自由層の厚さ(Hx)とMTJデバイスに関連した書込みプログラム時間(Tx)との関係を示す。MTJデバイスのプログラム時間表370に示されるように、厚さH2 362が厚さH1 322を上回り得るので、書込みプログラム時間T2は書込みプログラム時間T1よりも長いものであり得る。特定の実施形態では、厚さH2 362が厚さH1 322とは異なるので、書込みプログラム時間T2は書込みプログラム時間T1とは異なるものであり得る。
図4には、MTJデバイスを含む階層メモリにアクセスする方法400の特定の例示の実施形態の流れ図が示されている。方法400は、図1のプロセッサコア110によって遂行されてよい。
402で、方法400は、階層メモリシステムの第1のレベルに対応する第1のMRAMデバイスの第1の記憶場所にアクセスするステップを含む。第1のMRAMデバイスは第1のアクセス待ち時間を有し、また、第1の物理的構成を有する第1のMTJデバイスを含む。たとえば、図1のプロセッサコア110は、階層メモリシステム102のレベルM 104に対応する第1のMRAMデバイス122における第1の記憶場所にアクセスしてよい。第1のMRAMデバイス122は、第1のアクセス待ち時間L1を有してよく、第1の物理的構成124を有してよい。
404で、方法400は、階層メモリシステムの第2のレベルに対応する第2のMRAMデバイスにおける第2の記憶場所にアクセスするステップを含む。たとえば、第2の記憶場所は、階層メモリシステムの第2のレベルに格納されたデータの位置を示してよく、第1のメモリレベルにおけるキャッシュミスに応答してアクセスされてよい。第2のMRAMデバイスは第2のアクセス待ち時間を有し、また、第2の物理的構成を有する第2のMTJデバイスを含む。第1のアクセス待ち時間は第2のアクセス待ち時間よりも短い。たとえば、図1のプロセッサコア110は、階層メモリシステム102のレベルN 106に対応する第2のMRAMデバイス132における第2の記憶場所にアクセスしてよい。第2のMRAMデバイス132は、第2のアクセス待ち時間L2を有してよく、第2の物理的構成134を有してよい。第1のアクセス待ち時間L1は第2のアクセス待ち時間L2よりも短い。
図5には、MTJデバイスを含む階層メモリデバイスを有するプロセッサを含むシステムの特定の例示の実施形態のブロック図が示され、500と明示されている。
システム500は、プロセッサコア110およびプロセッサコア512などの複数のプロセッサコアを含むプロセッサ514を含み得る。プロセッサ514は、マルチコアプロセッサチップなどのプロセッサチップを含んでよく、またはこのプロセッサチップ上に実装されてもよい。プロセッサ514は、オンチップメモリ記憶デバイスなどの1つまたは複数のタイプのメモリ記憶デバイスを含み得る。メモリ記憶デバイスは、第1のキャッシュメモリデバイス120、第2のキャッシュメモリデバイス130、および第3のキャッシュメモリデバイス520などの1つまたは複数のキャッシュメモリデバイスを含み得る。
プロセッサコア110、512が結合され得る1つまたは複数のメモリ記憶デバイスは、プロセッサ514上に配置されてよく(すなわちオンチップメモリ)、またはプロセッサの外部にあってもよい。図5では、プロセッサコア110は、第1のキャッシュメモリデバイス120および第2のキャッシュメモリデバイス130に結合されている。プロセッサコア512は、接続540を通じて第3のキャッシュメモリデバイス520に結合されてよい。プロセッサ514は、プロセッサ514の1つまたは複数のメモリ記憶デバイスを介して1つまたは複数の外部記憶装置に結合されてよい。たとえば、プロセッサ514の第2のキャッシュメモリデバイス130は、接続552を通じてメインメモリ550に結合されてよい。このシステムは2次記憶装置560も含んでよく、これは接続554を通じてメインメモリ550を介してアクセス可能であり得る。
システム500のメモリ記憶デバイスは、1つまたは複数のレベルの階層メモリシステム102の中に構成され得る。記憶装置のレベルには、レベルM 104、レベルN 106、レベルO 504(第3のキャッシュメモリデバイス520を含む)、レベルP 556(メインメモリ550を含む)、およびレベルQ 562(2次記憶装置560を含む)が含まれ得る。システム500の特定の実施形態では、レベルM 104およびレベルO 504は階層メモリシステム102の第1のレベルに相当してよく、レベルN 106は階層メモリシステム102の第2のレベルに相当してよく、レベルP 556は階層メモリシステム102の第3のレベルに相当してよく、レベルQ 562は階層メモリシステム102の第4のレベルに相当してよい。システム100に示される実施形態では、第1のレベルは第2のレベルよりも高くてよく、第2のレベルは第3のレベルよりも高くてよく、第3のレベルは第4のレベルよりも高くてよい。一例では、レベルM 104およびレベルO 504はキャッシュの第2のレベル(たとえばL2のキャッシュ)に相当してよく、レベルN 106はキャッシュの第3のレベル(たとえばL3のキャッシュ)に相当してよい。別の例では、レベルM 104およびレベルO 504はキャッシュの第1のレベル(たとえばL1のキャッシュ)に相当してよく、レベルN 106はキャッシュの第2のレベル(たとえばL2のキャッシュ)に相当してよい。
プロセッサ514の読取りアクセス時間は、プロセッサコアとメモリとの間の距離がより短いこと、およびSRAMデバイスの代わりに第1のMRAMデバイス122および第2のMRAMデバイス132などのMRAMデバイスを含むことによってプロセッサ514上で消費される全体的な面積が縮小され得ることにより改善され得る。MRAMデバイス(たとえばSTT-MRAMデバイス)は、SRAMデバイスと比較して、プロセッサ上で占有する面積がより小さいので、SRAMデバイスの代わりにMRAMデバイスを選択すると、プロセッサ514上の面積が節約され得る。MRAMデバイス122、132を含むことによってプロセッサ514上の面積が節約されると、第1のキャッシュメモリ120は、プロセッサコア110にとってアクセス可能であってプロセッサコア512にとってアクセス不可能なプライベートメモリ記憶装置として機能し得る。したがって、第1のMRAMデバイス122などの第1のキャッシュメモリデバイス120のMRAMデバイスは、プロセッサコア110にとってアクセス可能であってプロセッサコア512にとってアクセス不可能であり得る。結果として、第1のキャッシュメモリデバイス120が、プロセッサコア間で共有されるのでなく、1つのプロセッサコアに対してデータを管理するので、第1のキャッシュメモリデバイス120の読取り待ち時間が改善され得る。プライベートメモリ記憶装置に含まれていない他のMRAMデバイス(たとえば第2のMRAMデバイス132)は、各プロセッサコア、1つまたは複数のメモリ記憶デバイス、またはその両方の間で共有されてよい。他の実施形態では、階層メモリシステム102の複数のレベルにおけるメモリデバイスが、特定のプロセッサコアにとってアクセス可能なプライベートメモリ記憶装置として動作し得る。
特定の実施形態では、データへのアクセス可能性を維持するためのアクセスポリシーが、揮発性を示す1つまたは複数のレベルの階層メモリシステム102で実施されてよい。たとえば、第1のMRAMデバイス122の揮発性(たとえば擬揮発性)が第2のMRAMデバイス132の揮発性(たとえば不揮発性)よりも大きいものであり得るので、第1のキャッシュメモリデバイス120に関するものなどの階層メモリシステム102のレベルM 104(たとえば第1のレベル)においてアクセスポリシーが実施されてよい。このアクセスポリシーによって、データを、第1のMRAMデバイス122から、僅かな揮発性または不揮発性のためにより優れたデータ保持を示す第2のMRAMデバイス132などの別の記憶デバイスへと複製する(すなわちコピーする)ことが可能になり得る。したがって、このアクセスポリシーは、プロセッサコア110にとって、そうでなければ第1のMRAMデバイス122からアクセス不可能であり得るデータを、第2のMRAMデバイス132などのより低揮発性の別の記憶装置から回復可能であることを保証し得る。
特定の実施形態では、第2のMRAMデバイス132は、階層メモリシステム102における1つまたは複数の他のレベルからコピーされた(たとえばアクセスポリシーに従って複製された)データを格納する共有メモリ装置として実施されてよい。たとえば、第2のMRAMデバイス132は、レベルO 504の第3のキャッシュメモリデバイス520およびレベルM 104の第1のキャッシュメモリデバイス120の両方からの複製された(たとえばコピーされた)データを格納する共有メモリ装置であり得る。第2のMRAMデバイス132は、複製されたデータをキャッシュライン546に記憶してよい。複製されたデータには、第3のキャッシュメモリデバイス520のキャッシュライン522からのデータ、第1のキャッシュメモリデバイス120のキャッシュライン544からのデータ、またはその両方が含まれ得る。第1のキャッシュメモリデバイス120、第3のキャッシュメモリデバイス520、またはその両方が、揮発性のために保持されなかったデータに相当し得るキャッシュライン546から複製されたデータの一部分を検索して記憶してよいことが理解されよう。
MRAMデバイスが何らかの揮発性を示すとき、MRAMデバイスは、放射によるデータ損失に対して防護するための誤り符号訂正(ECC: error code correction)メカニズムを含まなくてよいように、さらに耐放射強化されてよい。たとえば、第1のMRAMデバイス122はECCメカニズムを含まなくてもよい。第2のキャッシュメモリデバイス130には、アクセスポリシーに基づいて格納されたデータ(たとえばキャッシュライン546およびキャッシュライン522)が誤りなく維持されることを保証するための1つまたは複数のECCメカニズムを遂行するECCシステム542が含まれ得る。
階層メモリ記憶装置を有するプロセッサ(たとえばプロセッサ514)では、少なくとも1つのMTJデバイスを有するMRAMデバイスを含むことによって、プロセッサ(たとえば実装されているプロセッサチップ)の全体的な面積とメモリデバイス間の距離とが低減され得る。SRAMデバイスなどの他のメモリデバイスの代わりに、少なくとも1つのMTJデバイスを有するMRAMデバイスを含むプロセッサでは、プロセッサ上の占有される面積が縮小され得、それによってプロセッサのメモリデバイス間の距離が縮小される。距離を縮小することは、メモリ記憶デバイスを隔てている距離に起因する遅延(たとえばワイヤ遅延)を含むメモリアクセス時間を短縮することにさらに寄与し得る。階層メモリ記憶装置にMRAMデバイスが含まれると、MRAMデバイスは、階層メモリ記憶装置の特定のレベルに含まれたとき、改善された揮発性(たとえば擬揮発性または不揮発性)を示し得るので、データ保持が改善され得る。さらに、MRAMデバイスは、階層メモリ記憶装置の特定のレベルにおいて改善されたデータ保持を示し得、かつ耐放射強化され得るので、データ保持のためのECCメカニズムが不要になり得る。階層メモリの様々なレベルに実装されたMRAMデバイスは、MRAMデバイス内のMTJデバイスに基づく様々な構成を有しながらもメモリセルのフットプリントを共有し得る。MRAMデバイスは、ハイブリッドメモリと異なり、階層メモリの複数のレベルで用いられる様々な構成を有するにもかかわらず、共通プロセスの集積化フローによって製造され得る。したがって、MTJデバイスを有するMRAMデバイスを含む階層メモリについては、複雑さおよび消費電力が低減され得る。
図6を参照すると、MRAMデバイスを有する階層メモリを含む通信デバイスの特定の例示の実施形態のブロック図が表され、全体的に600と明示されている。デバイス600は、メモリ632に結合されたデジタル信号プロセッサ(DSP)610などのプロセッサを含む。
例示の実施形態では、ワイヤレス電子デバイス600は、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図1のプロセッサコア110、図5のプロセッサ514、図1の階層メモリシステム102もしくはその任意の構成要素、図5の階層メモリシステム502もしくはその任意の構成要素、図5のプロセッサコア512、またはそれらの任意の組合せを含み得る。ワイヤレス電子デバイス600は、図1〜図5を参照しながら説明された方法または機能に従って動作してよい。たとえば、各モジュールはDSP 610に組み込まれてよく、また、図1〜図5を参照しながら説明された機能性の少なくとも一部分を遂行するための専用回路または他の論理を含み得る。
メモリ632は、命令620を格納する、非一時的な、有形のコンピュータ可読記憶デバイスおよび/またはプロセッサ可読記憶デバイスでよい。命令620は、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図1のプロセッサコア110、図5のプロセッサ514、図1の階層メモリシステム102もしくはその任意の構成要素、図5の階層メモリシステム502もしくはその任意の構成要素、図5のプロセッサコア512、またはそれらの組合せを実施するかまたは動作させるようにDSP 610によって実行可能であり得る。たとえば、命令620には、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図1のプロセッサコア110、図5のプロセッサ514、図1の階層メモリシステム102もしくはその任意の構成要素、図5の階層メモリシステム502もしくはその任意の構成要素、図5のプロセッサコア512、またはそれらの組合せに関して説明された1つまたは複数の方法または機能を遂行するようにDSP 610によって実行可能であり得る命令が含まれてよい。命令620には、図1〜図5を参照しながら説明された1つまたは複数の機能または方法をDSP 610に遂行させる、DSP 610によって実行可能な命令が含まれ得る。他の実施形態では、メモリ632からの命令を実行するプロセッサ(たとえばDSP 610)によって遂行されるものと本明細書で説明された1つまたは複数の機能は、代わりに、専用ハードウェア(たとえばプログラマブルロジックアレイ、FPGAデバイス、ASIC、またはCPU、マイクロプロセッサ、ARMプロセッサ、コントローラ、別のハードウェアデバイス、もしくはファームウェアデバイスなど、識別された機能を遂行するようにプログラムされた処理装置、またはそれらの任意の組合せ)によって遂行されてよい。
図6には、デジタル信号プロセッサ610と表示器628とに結合された表示コントローラ626も示されている。デジタル信号プロセッサ610には符号器/復号器(コーデック)634も結合され得る。コーデック634にはスピーカ636およびマイクロホン638が結合され得る。
図6は、デジタル信号プロセッサ610およびワイヤレスアンテナ642にワイヤレスコントローラ640を結合することができることも示す。特定の実施形態では、DSP 610、表示コントローラ626、メモリ632、コーデック634、およびワイヤレスコントローラ640は、システムインパッケージまたはシステムオンチップのデバイス622に含まれている。特定の実施形態では、システムオンチップのデバイス622に入力デバイス630および電源644が結合される。さらに、特定の実施形態では、図6に示されたように、表示器628、入力デバイス630、スピーカ636、マイクロホン638、ワイヤレスアンテナ642、および電源644は、システムオンチップのデバイス622の外部にある。しかしながら、表示器628、入力デバイス630、スピーカ636、マイクロホン638、ワイヤレスアンテナ642、および電源644の各々は、インターフェースまたはコントローラなどのシステムオンチップのデバイス622の構成要素に結合され得る。
説明された実施形態と併せて、第1の値を格納するための手段を含み得る装置が開示される。たとえば、第1の値を格納するための手段は、図1の第1のキャッシュメモリデバイス120、図1の第1のMRAMデバイス122、図1の第1のMTJデバイス126、図2および図3のMTJスタック202、第1の値を格納するように構成された1つまたは複数の他のデバイスまたは回路、またはそれらの任意の組合せを含み得る。第1の値を格納するための手段は、第1のキャッシュメモリデバイスでよい。第1の値を格納するための手段には、階層メモリシステムの第1のレベルに対応し、第1のアクセス待ち時間を有し、第1のMTJデバイスを含む第1のMRAMデバイスが含まれ得る。第1のMTJデバイスは第1の物理的構成を有してよい。この装置は第2の値を格納するための手段を含む。たとえば、第2の値を格納するための手段は、図1の第2のキャッシュメモリデバイス130、図1の第2のMRAMデバイス132、図1の第2のMTJデバイス136、図2および図3のMTJスタック242、第2の値を格納するように構成された1つまたは複数の他のデバイスまたは回路、またはそれらの任意の組合せを含み得る。第2の値を格納するための手段は、第2のキャッシュメモリデバイスでよい。第2の値を格納するための手段には、階層メモリシステムの第2のレベルに対応し、第2のアクセス待ち時間を有し、第2のMTJデバイスを含む第2のMRAMデバイスが含まれ得る。第2のMTJデバイスは第2の物理的構成を有してよい。第1のMRAMデバイスの第1のアクセス待ち時間は、第2のアクセス待ち時間よりも短くてよい。
前述の開示されたデバイスおよび機能性(図1〜図3および図5〜図7のデバイス、図4の方法400、またはその両方など)は、コンピュータ可読媒体に格納されるコンピュータファイル(たとえばRTL、GDSII、GERBERなど)へと設計されて構成され得る。そのようなファイルのいくつかまたはすべては、そのようなファイルに基づいてデバイスを製作する組立てハンドラに提供されてよい。結果の製品が含む半導体ウェーハは、次いで半導体ダイに切られて、半導体チップへとパッケージ化される。次いで、半導体チップは、上記で説明されたデバイスに採用される。図7は、MTJデバイスを含む階層メモリを有する電子デバイスを製造するための製造プロセスの特定の例示の実施形態を示す。
物理的デバイスの情報702は、製造プロセス700において調査用コンピュータ706などで受け取られる。物理的デバイスの情報702は、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514、またはそれらの任意の組合せなどの半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含み得る。たとえば、物理的デバイスの情報702は物理的パラメータ、材料特性、および調査用コンピュータ706に結合されたユーザインターフェース704を介して入力される構造情報を含み得る。調査用コンピュータ706には、メモリ710などのコンピュータ可読媒体に結合された1つまたは複数の処理コアなどのプロセッサ708が含まれる。メモリ710に格納され得るコンピュータ可読命令は、プロセッサ708によって、物理的デバイスの情報702をファイルフォーマットに準拠するように変換してライブラリファイル712を生成するように実行可能である。
特定の実施形態では、ライブラリファイル712は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル712は、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514、またはそれらの任意の組合せを含む半導体デバイスのライブラリを含んでよく、これは、電子設計自動化(EDA: electronic design automation)ツール720とともに用いるよう提供されるものである。
ライブラリファイル712は、メモリ718に結合された1つまたは複数の処理コアなどのプロセッサ716を含む設計コンピュータ714において、EDAツール720と併せて用いられてよい。EDAツール720は、設計コンピュータ714のユーザが、ライブラリファイル712の図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514、またはそれらの任意の組合せを含む回路を設計することができるように、プロセッサ実行可能命令としてメモリ718に格納されてよい。たとえば、設計コンピュータ714のユーザは、設計コンピュータ714に結合されたユーザインターフェース724を介して回路設計情報722を入力してよい。回路設計情報722は、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514、またはそれらの任意の組合せなど、半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含み得る。たとえば、回路設計特性には、特定の回路の識別子および回路設計における他の要素との関係、位置決め情報、フィーチャの寸法情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報が含まれ得る。
設計コンピュータ714は、回路設計情報722を含む設計情報をファイルフォーマットに準拠するように変換するように構成されてよい。たとえば、ファイル構成は、階層的フォーマットの、平面の幾何学的図形を表すデータベースのバイナリファイルフォーマット、テキストラベル、および図形データシステム(GDSII: Graphic Data System)のファイルフォーマットなどの回路レイアウトに関する他の情報を含み得る。設計コンピュータ714は、他の回路または情報に加えて、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514、またはそれらの任意の組合せを説明する情報を含むGDSIIファイル726などの変換された設計情報を含むデータファイルを生成するように構成されてよい。たとえば、データファイルは、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514、またはそれらの任意の組合せを含むシステムオンチップ(SOC)に対応する情報を含み得て、また、SOCの内の追加の電子回路および構成要素も含む。
GDSIIファイル726は、GDSIIファイル726の変換された情報に従って、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514、またはそれらの任意の組合せを製造するように、組立てプロセス728で受け取られてよい。たとえば、デバイスの製造プロセスは、代表的なマスク732として示された、フォトリトグラフィ処理とともに用いられるマスクなどの1つまたは複数のマスクを生成するために、マスク製造者730に対してGDSIIファイル726を供給するステップを含み得る。マスク732は、1つまたは複数のウェーハ734を生成するために、組立てプロセス中に使用されてよく、ウェーハ734は、テストされて、代表的なダイ736などのダイへと分離されてよい。ダイ736が含む回路には、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514、またはそれらの任意の組合せを含むデバイスが含まれる。
ダイ736はパッケージングプロセス738に供給されてよく、ここでダイ736は代表的なパッケージ740に組み込まれる。たとえば、パッケージ740は、単一のダイ736またはシステムインパッケージ(SiP)機構などの複数のダイを含み得る。パッケージ740は、電子デバイス技術合同評議会(JEDEC: Joint Electron Device Engineering Council)規格などの1つまたは複数の規格または仕様に準拠するように構成されてよい。
パッケージ740に関する情報は、コンピュータ746に格納された部品ライブラリ経由などで様々な製品設計者に配布されてよい。コンピュータ746には、メモリ750に結合された1つまたは複数の処理コアなどのプロセッサ748が含まれ得る。コンピュータ746のユーザからユーザインターフェース744を介して受け取ったPCB設計情報742を処理するために、プリント回路基板(PCB)ツールが、プロセッサ実行可能命令としてメモリ750に格納されてよい。PCB設計情報742は、回路ボード上にパッケージ化された半導体デバイスの物理的位置決め情報を含み得、パッケージ740に対応する、パッケージ化された半導体デバイスは、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514、またはそれらの任意の組合せを含む。
コンピュータ746は、PCB設計情報742を変換して、回路基板上にパッケージ化される半導体デバイスの物理的位置決め情報ならびにトレースおよびバイアなどの電気的接続のレイアウトを含むデータを伴うGERBERファイル752などのデータファイルを生成するように構成されてよく、パッケージ化される半導体デバイスは、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514、またはそれらの任意の組合せを含むパッケージ740に対応する。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルはGERBERフォーマットとは別のフォーマットを有し得る。
GERBERファイル752は、基板組立てプロセス754で受け取られて、GERBERファイル752内に格納された設計情報に従って製作される代表的なPCB 756などのPCBを生成するのに用いられてよい。たとえば、GERBERファイル752は、PCB生産プロセスの様々なステップを遂行するために1つまたは複数のマシンにアップロードされてよい。PCB 756は、パッケージ740を含む電子部品で占められてよく、代表的なプリント回路アセンブリ(PCA: printed circuit assembly)758を形成する。
PCA 758は、製品製造プロセス760で受け取られて、第1の代表的な電子デバイス762および第2の代表的な電子デバイス764などの1つまたは複数の電子デバイスに組み込まれてよい。説明に役立つ限定的でない例として、第1の代表的な電子デバイス762、第2の代表的な電子デバイス764、またはその両方が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータのグループから選択されてよく、選択されたデバイスには、図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514が組み込まれる。説明に役立つ限定的でない別の例として、電子デバイス762および764のうちの1つまたは複数が、携帯電話、手持ち式パーソナルコミュニケーションシステム(PCS)ユニット、携帯情報端末などの携帯用データユニット、全地球測位システム(GPS)を使用可能なデバイス、ナビゲーションデバイス、メータ読取り装置などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令を格納するかもしくは検索する任意の他のデバイス、あるいはそれらの任意の組合せなどの遠隔装置であり得る。図7には本開示の教示による遠隔装置が示されているが、本開示はこれらの示された装置に限定されるものではない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的集積回路を含む任意のデバイスにおいて適切に採用されてよい。
図1の第1のキャッシュメモリデバイス120、図1の第2のキャッシュメモリデバイス130、図1の第1のMRAMデバイス122、図1の第2のMRAMデバイス132、図1の第1のMTJデバイス126、図1の第2のMTJデバイス136、図2および図3のMTJスタック202、図2および図3のMTJスタック242、図5のプロセッサ514、またはそれらの任意の組合せを含むデバイスは、例示のプロセス700で説明されたように、製作され、処理されて電子デバイスに組み込まれ得る。図1〜図6に関して開示された実施形態の1つまたは複数の態様は、ライブラリファイル712、GDSIIファイル726、およびGERBERファイル752内などの様々な処理段階で含まれてよく、調査用コンピュータ706のメモリ710、設計コンピュータ714のメモリ718、コンピュータ746のメモリ750、基板組立てプロセス754でなどの様々な段階で使用される1つまたは複数の他のコンピュータのメモリまたはプロセッサ(図示せず)にも格納されてよく、また、マスク732、ダイ736、パッケージ740、PCA 758、プロトタイプの回路もしくはデバイス(図示せず)などの他の製品、またはそれらの任意の組合せなど、1つまたは複数の他の物理的実施形態にも組み込まれ得る。物理的デバイスの設計から最終製品までの様々な代表的な生産段階が示されているが、他の実施形態では、用いられる段階はより少数でもよく、または追加の段階が含まれてもよい。同様に、プロセス700は、単一のエンティティによって遂行されてよく、またはプロセス700の様々な段階を遂行する1つまたは複数のエンティティによって遂行されてもよい。
当業者なら、本明細書で開示された実施形態に関して説明した様々な説明に役立つ論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子ハードウェア、プロセッサで実行されるコンピュータソフトウェア、またはその両方の組合せとして実施され得ることをさらに理解するであろう。様々な例示の構成要素、ブロック、構成、モジュール、回路、およびステップが、上記でそれらの機能性の点から全般的に説明されてきた。そのような機能がハードウェアとして実施されるのか、それともプロセッサが実行可能な命令として実施されるのかということは、特定の用途およびシステム全体に課された設計制約に依拠するものである。当業者なら、説明された機能性を、各特定用途向けの様々な方法で実施し得るが、そのような実装の決定が本開示の範囲からの逸脱をもたらすと解釈されるべきではない。
本明細書で開示された実施形態に関して説明された方法またはアルゴリズムのステップは、ハードウェア、プロセッサで実行されるソフトウェアモジュール、またはこの2つの組合せで直接具現されてよい。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラム可能読取り専用メモリ(PROM)、消去可能プログラム可能読取り専用メモリ(EPROM)、電気的消去可能読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスクの読取り専用メモリ(CD-ROM)、または当技術で既知の非一時的記憶媒体の任意の他の形式の中に存在してよい。例示的記憶媒体は、プロセッサが記憶媒体との間で情報を読み書きできるように、プロセッサに結合されている。代替形態では、記憶媒体がプロセッサと一体化されていてもよい。プロセッサと記憶媒体は、特定用途向けIC(ASIC)の中に存在してもよい。ASICはコンピュータデバイスまたはユーザ端末の中に存在してもよい。代替形態では、プロセッサと記憶媒体は、コンピュータデバイスまたはユーザ端末の個別部品として存在してもよい。
開示された実施形態の先の説明は、当業者が開示された実施形態を製作するかまたは使用することを可能にするために提供されたものである。これらの実施形態に対する様々な修正形態は当業者には容易に明らかになるはずであり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書において示されている実施形態に限定されるようには意図されておらず、以下の特許請求の範囲によって定義される原理および新規の特徴に整合する、可能な最も広い範囲が与えられるべきである。
100 システム
102 階層メモリシステム
104 レベルM
106 レベルN
108 接続
110 プロセッサコア
120 第1のキャッシュメモリデバイス
122 第1のMRAMデバイス
124 第1の物理的構成
126 第1のMTJデバイス
130 第2のキャッシュメモリデバイス
132 第2のMRAMデバイス
134 第2の物理的構成
136 第2のMTJデバイス
140 接続
150 接続
200 第1のMTJデバイス126の概観
202 MTJスタック
204 上部電極
206 バッファ層
208 自由層
210 MTJトンネル障壁
212 固定層
214 反強磁性層
216 下部電極
218 長さ(L1)
220 書込み電流(IA)
222 幅(W1)
226 磁区
228 磁区
230 第2のMTJデバイス136の概観
242 MTJスタック
248 自由層
258 長さ(L2)
260 書込み電流(IA)
262 幅(W2)
270 MTJデバイスのプログラム時間表
290 MTJデバイス136の概観
300 第1のMTJデバイス126の概観
322 厚さ(H1)
330 第2のMTJデバイス136の概観
362 厚さ(H2)
370 MTJデバイスのプログラム時間表
500 システム
504 レベルO
508 接続
512 プロセッサコア
514 プロセッサ
520 第3のキャッシュメモリデバイス
522 キャッシュライン
540 接続
542 誤り訂正コーディングシステム
544 キャッシュライン
550 メインメモリ
552 接続
554 接続
560 2次記憶装置
562 レベルQ
600 通信デバイス
610 デジタル信号プロセッサ
622 システムオンチップのデバイス
626 表示コントローラ
628 表示器
630 入力デバイス
632 メモリ
634 コーデック
636 スピーカ
638 マイクロホン
640 ワイヤレスコントローラ
642 アンテナ
644 電源
700 製造プロセス
702 物理的デバイスの情報
704 ユーザインターフェース
706 調査用コンピュータ
708 プロセッサ
710 メモリ
712 MTJの構成に基づく複数の階層メモリの待ち時間を有するライブラリファイル
714 設計コンピュータ
716 プロセッサ
718 メモリ
720 EDAツール
722 回路設計情報
724 ユーザインターフェース
726 MTJの構成に基づく複数の階層メモリの待ち時間を有するGDSIIファイル
728 組立てプロセス
730 マスク製造者
732 マスク
734 ウェーハ
736 ダイ
738 パッケージングプロセス
740 パッケージ
742 PCB設計情報
744 ユーザインターフェース
746 コンピュータ
748 プロセッサ
750 メモリ
752 MTJの構成に基づく複数の階層メモリの待ち時間を有するGERBERファイル
754 基板組立てプロセス
756 PCB
758 PCA
760 製品製造プロセス
762 電子デバイス1
764 電子デバイス2

Claims (39)

  1. 階層メモリシステムの第1のレベルに対応する第1の磁気抵抗ランダムアクセスメモリ(MRAM)デバイスと、
    前記階層メモリシステムの第2のレベルに対応する第2のMRAMデバイスとを備え、
    前記第1のMRAMデバイスが第1のアクセス待ち時間を有するとともに、第1の物理的構成を有する第1の磁気トンネル接合(MTJ)デバイスを含み、
    前記第2のMRAMデバイスが第2のアクセス待ち時間を有するとともに、第2の物理的構成を有する第2のMTJデバイスを含み、
    前記第1のアクセス待ち時間が前記第2のアクセス待ち時間よりも短いことを特徴とする装置。
  2. 前記第1の物理的構成が前記第1のMTJデバイスの第1の物理的サイズに対応し、前記第2の物理的構成が前記第2のMTJデバイスの第2の物理的サイズに対応することを特徴とする請求項1に記載の装置。
  3. 前記第1の物理的構成が前記第1のMTJデバイスの第1のフィルム層を含み、前記第2の物理的構成が前記第2のMTJデバイスの第2のフィルム層を含み、前記第1のフィルム層が前記第2のフィルム層よりも薄いことを特徴とする請求項1に記載の装置。
  4. 前記第1のMRAMデバイスが第1のデータ保持期間を有し、前記第2のMRAMデバイスが第2のデータ保持期間を有し、前記第1のデータ保持期間が前記第2のデータ保持期間よりも短いことを特徴とする請求項1に記載の装置。
  5. 前記第1のMRAMデバイスがプロセッサの第1のキャッシュメモリデバイスに含まれており、前記第1のキャッシュメモリデバイスが前記第1のレベルに対応し、前記第2のMRAMデバイスが前記プロセッサの第2のキャッシュメモリデバイスに含まれており、前記第2のキャッシュメモリデバイスが前記第2のレベルに対応することを特徴とする請求項1に記載の装置。
  6. 前記第2のキャッシュメモリデバイスが、前記第1のキャッシュメモリデバイスにも格納されているデータを格納することを特徴とする請求項5に記載の装置。
  7. 前記第1のキャッシュメモリデバイスが誤り訂正コーディング(ECC: error correction coding)メカニズムを含まず、前記第2のキャッシュメモリデバイスがECCメカニズムを含むことを特徴とする請求項5に記載の装置。
  8. 前記第1のMRAMデバイスおよび前記第2のMRAMデバイスが、複数のプロセッサコアを有するプロセッサに含まれており、前記第1のMRAMデバイスが、第1のプロセッサコアにとってアクセス可能であり、前記第1のプロセッサコアとは異なる第2のプロセッサコアにとってアクセス不可能であることを特徴とする請求項1に記載の装置。
  9. 前記第1のMRAMデバイス、前記第2のMRAMデバイス、またはその両方が、スピントランスファトルクの磁気抵抗ランダムアクセスメモリ(STT-MRAM)デバイスであることを特徴とする請求項1に記載の装置。
  10. 前記第1のMRAMデバイスおよび前記第2のMRAMデバイスが少なくとも1つの半導体ダイに組み込まれていることを特徴とする請求項1に記載の装置。
  11. 前記第1のMRAMデバイスおよび前記第2のMRAMデバイスが組み込まれている、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、携帯型位置データユニット、携帯電話、セル式電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、モニタ、コンピュータのモニタ、テレビ、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、携帯音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、携帯用デジタルビデオプレーヤまたはそれらの組合せから選択されたデバイスをさらに備えることを特徴とする請求項1に記載の装置。
  12. 階層メモリシステムの第1のレベルに対応する第1の磁気抵抗ランダムアクセスメモリ(MRAM)デバイスにおける第1の記憶場所にアクセスするステップであって、前記第1のMRAMデバイスが第1のアクセス待ち時間を有するとともに、第1の物理的構成を有する第1の磁気トンネル接合(MTJ)デバイスを含む、ステップと、
    前記階層メモリシステムの第2のレベルに対応する第2のMRAMデバイスにおける第2の記憶場所にアクセスするステップであって、前記第2のMRAMデバイスが第2のアクセス待ち時間を有するとともに、第2の物理的構成を有する第2のMTJデバイスを含み、前記第1のアクセス待ち時間が前記第2のアクセス待ち時間よりも短い、ステップと
    を含むことを特徴とする方法。
  13. 前記第1の物理的構成が前記第1のMTJデバイスの第1の物理的サイズに対応し、前記第2の物理的構成が前記第2のMTJデバイスの第2の物理的サイズに対応し、前記第1の物理的サイズが前記第2の物理的サイズよりも小さいことを特徴とする請求項12に記載の方法。
  14. 前記第1の物理的構成が前記第1のMTJデバイスの第1のフィルム層を含み、前記第2の物理的構成が前記第2のMTJデバイスの第2のフィルム層を含み、前記第1のフィルム層が前記第2のフィルム層よりも薄いことを特徴とする請求項12に記載の方法。
  15. 前記第1のMRAMデバイスが第1のデータ保持期間を有し、前記第2のMRAMデバイスが第2のデータ保持期間を有し、前記第1のデータ保持期間が前記第2のデータ保持期間よりも短いことを特徴とする請求項12に記載の方法。
  16. 前記第1のMRAMデバイスがプロセッサの第1のキャッシュメモリデバイスに含まれており、前記第1のキャッシュメモリデバイスが前記第1のレベルに対応し、前記第2のMRAMデバイスが前記プロセッサの第2のキャッシュメモリデバイスに含まれており、前記第2のキャッシュメモリデバイスが前記第2のレベルに対応することを特徴とする請求項12に記載の方法。
  17. 前記第2のキャッシュメモリデバイスが、前記第1のキャッシュメモリデバイスにも格納されているデータを格納することを特徴とする請求項16に記載の方法。
  18. 前記第1のキャッシュメモリデバイスが誤り訂正コーディングメカニズムを含まず、前記第2のキャッシュメモリデバイスがECCメカニズムを含むことを特徴とする請求項16に記載の方法。
  19. 前記第1のMRAMデバイスおよび前記第2のMRAMデバイスが複数のプロセッサコアを有するプロセッサに含まれており、前記第1のMRAMデバイスが、第1のプロセッサコアにとってアクセス可能であり、前記第1のプロセッサコアとは異なる第2のプロセッサコアにとってアクセス不可能であることを特徴とする請求項12に記載の方法。
  20. 前記第1のMRAMデバイス、前記第2のMRAMデバイス、またはその両方が、スピントランスファトルクの磁気抵抗ランダムアクセスメモリ(STT-MRAM)デバイスであることを特徴とする請求項12に記載の方法。
  21. 前記第1の記憶場所にアクセスするステップと前記第2の記憶場所にアクセスするステップとが、電子デバイスに組み込まれたプロセッサで遂行されることを特徴とする請求項12に記載の方法。
  22. 階層メモリシステムの第1のレベルに対応する第1の磁気抵抗ランダムアクセスメモリ(MRAM)デバイスにおける第1の記憶場所にアクセスするための第1のステップであって、前記第1のMRAMデバイスが第1のアクセス待ち時間を有するとともに、第1の物理的構成を有する第1の磁気トンネル接合(MTJ)デバイスを含む、第1のステップと、
    前記階層メモリシステムの第2のレベルに対応する第2のMRAMデバイスにおける第2の記憶場所にアクセスするための第2のステップであって、前記第2のMRAMデバイスが第2のアクセス待ち時間を有するとともに、第2の物理的構成を有する第2のMTJデバイスを含み、前記第1のアクセス待ち時間が前記第2のアクセス待ち時間よりも短い、第2のステップと
    を含むことを特徴とする方法。
  23. 前記第1のステップおよび前記第2のステップが、電子デバイスに組み込まれているプロセッサによって開始されることを特徴とする請求項22に記載の方法。
  24. 第1の値を格納するための手段であって、前記第1の値を格納するための前記手段は第1の磁気抵抗ランダムアクセスメモリ(MRAM)デバイスを含み、前記第1のMRAMデバイスは、階層メモリシステムの第1のレベルに対応し、第1のアクセス待ち時間を有し、第1の磁気トンネル接合(MTJ)デバイスを含み、前記第1のMTJデバイスは第1の物理的構成を有する、手段と、
    第2の値を格納するための手段であって、前記第2の値を格納するための前記手段は第2のMRAMデバイスを含み、前記第2のMRAMデバイスは、前記階層メモリシステムの第2のレベルに対応し、第2のアクセス待ち時間を有し、第2のMTJデバイスを含み、前記第2のMTJデバイスは第2の物理的構成を有する、手段とを備え、
    前記第1のアクセス待ち時間が前記第2のアクセス待ち時間よりも短いことを特徴とする装置。
  25. 前記第1の物理的構成が前記第1のMTJデバイスの第1の物理的サイズに対応し、前記第2の物理的構成が前記第2のMTJデバイスの第2の物理的サイズに対応し、前記第1の物理的サイズが前記第2の物理的サイズよりも小さいことを特徴とする請求項24に記載の装置。
  26. 前記第1の物理的構成が前記第1のMTJデバイスの第1のフィルム層を含み、前記第2の物理的構成が前記第2のMTJデバイスの第2のフィルム層を含み、前記第1のフィルム層が前記第2のフィルム層よりも薄いことを特徴とする請求項24に記載の装置。
  27. 前記第1の値を格納するための前記手段がプロセッサの第1のキャッシュメモリデバイスであり、前記第1のキャッシュメモリデバイスが前記第1のレベルに対応し、前記第2の値を格納するための手段が前記プロセッサの第2のキャッシュメモリデバイスであり、前記第2のキャッシュメモリデバイスが前記第2のレベルに対応することを特徴とする請求項24に記載の装置。
  28. 前記装置が複数のプロセッサコアを有するプロセッサであり、前記第1のMRAMデバイスが、第1のプロセッサコアにとってアクセス可能であり、前記第1のプロセッサコアとは異なる第2のプロセッサコアにとってアクセス不可能であることを特徴とする請求項24に記載の装置。
  29. 前記第1の値を格納するための前記手段、前記第2の値を格納するための前記手段、またはその両方が、少なくとも1つの半導体ダイに組み込まれていることを特徴とする請求項24に記載の装置。
  30. 前記第1の値を格納するための前記手段および前記第2の値を格納するための前記手段が組み込まれている、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、携帯型位置データユニット、携帯電話、セル式電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、モニタ、コンピュータのモニタ、テレビ、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、音楽プレーヤ、デジタル音楽プレーヤ、携帯音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、携帯用デジタルビデオプレーヤまたはそれらの組合せから選択されたデバイスをさらに備えることを特徴とする請求項24に記載の装置。
  31. プロセッサによって、
    階層メモリシステムにおける第1のレベルに対応する第1の磁気抵抗ランダムアクセスメモリ(MRAM)デバイスにおける第1の記憶場所にアクセスし、
    前記階層メモリシステムにおける第2のレベルに対応する第2のMRAMデバイスにおける第2の記憶場所にアクセスするように実行可能な命令を格納し、
    前記第1のMRAMデバイスは、第1のアクセス待ち時間を有するとともに、第1の物理的構成を有し、
    前記第2のMRAMデバイスは、第2のアクセス待ち時間を有するとともに、第2の物理的構成を有する第2のMTJデバイスを含み、前記第1のアクセス待ち時間が前記第2のアクセス待ち時間よりも短いことを特徴とするコンピュータ可読記憶デバイス。
  32. 前記第1の物理的構成が前記第1のMTJデバイスの第1の物理的サイズに対応し、前記第2の物理的構成が前記第2のMTJデバイスの第2の物理的サイズに対応し、前記第1の物理的サイズが前記第2の物理的サイズよりも小さいことを特徴とする請求項31に記載のコンピュータ可読記憶デバイス。
  33. 前記第1の物理的構成が前記第1のMTJデバイスの第1のフィルム層を含み、前記第2の物理的構成が前記第2のMTJデバイスの第2のフィルム層を含み、前記第1のフィルム層が前記第2のフィルム層よりも薄いことを特徴とする請求項31に記載のコンピュータ可読記憶デバイス。
  34. 前記第1のMRAMデバイスがプロセッサの第1のキャッシュメモリデバイスに含まれており、前記第1のキャッシュメモリデバイスが前記第1のレベルに対応し、前記第2のMRAMデバイスが前記プロセッサの第2のキャッシュメモリデバイスに含まれており、前記第2のキャッシュメモリデバイスが前記第2のレベルに対応することを特徴とする請求項31に記載のコンピュータ可読記憶デバイス。
  35. 前記第1のMRAMデバイスおよび前記第2のMRAMデバイスが、複数のプロセッサコアを有するプロセッサに含まれており、前記第1のMRAMデバイスが、第1のプロセッサコアにとってアクセス可能であり、前記第1のプロセッサコアとは異なる第2のプロセッサコアにとってアクセス不可能であることを特徴とする請求項31に記載のコンピュータ可読記憶デバイス。
  36. 前記命令が、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、携帯型位置データユニット、携帯電話、セル式電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、モニタ、コンピュータのモニタ、テレビ、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、携帯音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、携帯用デジタルビデオプレーヤまたはそれらの組合せに組み込まれたプロセッサによって実行可能であることを特徴とする請求項31に記載のコンピュータ可読記憶デバイス。
  37. 半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
    前記設計情報に従って前記半導体デバイスを製作するステップであって、前記半導体デバイスが、
    階層メモリシステムの第1のレベルに対応する第1の磁気抵抗ランダムアクセスメモリ(MRAM)デバイスと、
    前記階層メモリシステムの第2のレベルに対応する第2のMRAMデバイスとを備え、
    前記第1のMRAMデバイスが第1のアクセス待ち時間を有するとともに、第1の物理的構成を有する第1の磁気トンネル接合(MTJ)デバイスを含み、
    前記第2のMRAMデバイスが第2のアクセス待ち時間を有するとともに、第2の物理的構成を有する第2のMTJデバイスを含み、
    前記第1のアクセス待ち時間が前記第2のアクセス待ち時間よりも短い、ステップとを含むことを特徴とする方法。
  38. 前記データファイルがGDSIIフォーマットを有することを特徴とする請求項37に記載の方法。
  39. 前記データファイルがGERBERフォーマットを有することを特徴とする請求項37に記載の方法。
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