KR101251363B1 - 자기 터널 접합 디바이스 및 제조 - Google Patents

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Abstract

자기 터널링 접합 디바이스 및 제조 방법이 개시된다. 특정 실시예에서, 상기 방법은 캡핑 층을 형성하기 위하여 자기 터널링 접합 구조의 자유 층상에 캡핑 재료를 증착하는 단계, 및 산화된 재료의 층을 형성하기 위하여 캡핑 재료의 일부분을 산화시키는 단계를 포함한다.

Description

자기 터널 접합 디바이스 및 제조{MAGNETIC TUNNEL JUNCTION DEVICE AND FABRICATION}
본 개시내용은 일반적으로 자기 터널링 접합(MTJ) 디바이스들, 특히 캡핑 층을 통합하는 MTJ 구조에 관한 것이다.
MTJ 엘리먼트들은 자기 랜덤 액세스 메모리(MRAM: magnetic random access memory)을 만들기 위하여 사용될 수 있다. MTJ 엘리먼트는 통상적으로 핀형 층(pinned layer), 자기 터널 배리어(barrier) 및 자유(free) 층을 포함하며, 여기서 비트 값은 자유층의 자기 모멘트(magnetic moment)에 의하여 표현된다. MTJ 엘리먼트에 의하여 저장된 비트 값은 핀형 층에 의하여 반송되는(carried) 고정 자기 모멘트의 방향에 대한 자유 층의 자기 모멘트의 방향에 의하여 결정된다. 핀형 층의 자화는 고정된 반면에, 자유 층의 자화는 바뀔 수 있다.
전류가 MTJ 엘리먼트를 통해 흐를때, 자유 층의 자화 방향은 전류가 임계값, 즉 임계 스위칭 전류(Ic)를 초과할때 변화될 수 있다. J. Sloneczewski의 스핀-토크-전달 모델(spin-torque-transfer model)에 따르면, Ic는 자유 층의 두께(tfree), 포화 자화(Ms) 및 유효 댐핑 상수(damping constant)(α)에 비례한다. 즉 Ic∼αMs tfree 이다. 임계 스위칭 전류를 감소시키면 STT-MRAM 기술들의 낮은 전력 소비 및 더 작은 칩 영역이 가능한데, 이는 α, Ms 및 tfree를 감소시킴으로써 달성될 수 있다. 특히, α를 감소시키는 것은 MTJ의 내열성(thermal stability)(EB)를 저하시킬 수 없는 반면에, EB는 EB∼Mstfree 때문에 Ms 및 tfree를 감소시키면서 악화될 가능성이 있다. 일반적으로, 자유 층과 같은 얇은 강자성 금속막의 유효 댐핑 상수는 주변 층들의 구성 및 막의 두께에 의하여 주로 영향을 받을 수 있다. 특히, 자유층에 인접한 비-자기 금속들은 스핀 펌핑 효과(spin pumping effect)를 통해 유효 댐핑 상수를 현저하게 증가시킬 수 있다. 종래의 MTJ 막 구조는 MTJ 막 증착 후에 후속 제조 프로세스 단계들로부터 MTJ 막을 보호하기 위하여 자유 층 위에서 캡핑 층을 포함할 수 있다. Si CMOS 프로세스들과 호환가능한 비-자기 금속(예컨대, Ta 또는 TaN)은 캡핑 층으로서 사용되었다.
자유 층의 유효 댐핑 상수는 통상적으로 자유 층에 대응하는 벌크 재료(bulk material)의 진성(intrinsic) 댐핑 상수보다 더 큰데, 왜냐하면 그것이 자유 층을 떠날 수 있는 자유 전자들과의 교환 결합(exchange coupling)으로 인한, 자유 층의 자화로부터의 각 운동량(angular momentum)의 손실을 나타내는 댐핑 컴포넌트를 포함하기 때문이다. 이러한 "스핀 펌핑" 효과는 자유 층의 자기 모멘트의 방향을 변화시키는데 필요한 큰 전류량을 발생시킨다. 스핀 펌핑 효과의 억제는 MTJ 디바이스의 임계 스위칭 전류 밀도를 감소시킬 수 있다.
캠핑 층으로부터 스핀 펌핑 효과를 억제하고 α를 감소시키기 위하여, 캡핑 층의 다양한 재료들 및 방식들이 연구되었다. 예로서, "듀얼(dual) MgO" MTJ 구조가 제안되었다. 듀얼 MgO MTJ 구조는 자유 층의 위에 RF-스퍼터링된(sputtered) MgO를 통합시킴으로써 낮은 임계 스위칭 전류(∼0.52 MA/cm2)를 제공하는데, 이는 스핀 펌핑 효과를 감소시키는데 기여한다. 그러나, 추가 MgO 층은 저항-영역 프로덕트(RA)를 증가시키고 자기저항(MR)을 저하시키는데, 이는 일반적으로 STT-MRAM 비트셀들에 대한 동작 마진(margin)들을 보호하는데 바람직하지 않다. 그러므로, RA 및 MR을 희생시키지 않고 스핀 펌핑 효과를 억제하기 위한 더 실제적인 방법은 STT-MRAM 디바이스들의 충분한 기록 및 판독 성능들을 보장하는데 도움을 주기 위하여 바람직할 것이다.
MTJ 디바이스의 자유층에 인접한 캡핑 층은 금속층 및 금속 산화물 층으로 형성될 수 있다. 금속 산화물을 포함하는 캡핑 층은 스위칭 전류 밀도를 감소시킬 수 있는 반면에, 금속층은 자기 어닐링 단계 동안 산화물층으로부터 산소의 확산을 방지할 수 있어서 결국 MR 감소를 방지할 수 있다. 더욱이, 고품질 금속/금속-산화물 캡핑 층은 이중 배리어(double barrier)를 통해 스핀-편극된 전자들의 코히어런트(coherent) 터널링을 가능하게 함으로써 RA를 증가시키지 않을 수 있다.
특정 실시예에서는 MTJ 디바이스를 포함하는 장치가 개시된다. MTJ 디바이스는 배리어(barrier) 층, 자유(free) 층, 및 캡핑(capping) 층을 포함한다. 자유 층은 배리어 층 및 캡핑 층 사이에 배치된다. 캡핑 층은 제 1 금속 부분 및 산화된 금속 부분을 포함한다.
다른 특정 실시에에서는 MTJ 디바이스를 포함하는 장치가 개시된다. MTJ 디바이스는 자유 층, 자유 층에 인접한 배리어 층, 및 자유 층에 인접한 캡핑 층을 포함한다. 캡핑 층은 제 1 재료의 제 1 층, 제 2 재료의 제 2층 및 버퍼 층을 포함한다. 제 2 재료는 제 1 재료의 산화물을 포함한다.
또 다른 특정 실시예에서는 임계(threshold) 스위칭 전류 밀도를 초과하는 스핀 편극된(spin polarized) 전류에 의하여 프로그램가능한 자기 모멘트(magnetic moment)의 방위(orientation)로서 데이터 값을 저장하기 위한 수단을 포함하는 장치가 개시된다. 상기 장치는 또한 배리어를 통해 전도 전자들의 양자 역학 터널링(quantum mechanical tunneling)에 의하여 저장하기 위한 수단에 충분한 전도 전자들을 제공하기에 충분히 얇은 터널링 배리어 수단을 포함한다. 또한, 상기 장치는 스핀 펌핑 효과(spin pumping effect)를 감소시키기 위한 캡핑 수단을 포함한다. 캡핑 수단은 제 1 금속 부분 및 산화된 금속 부분을 포함한다. 저장 수단은 터널링 배리어 수단 및 캡핑 수단 사이에 배치된다.
또 다른 특정 실시예에서는 캡핑 층을 형성하기 위하여 MTJ 구조의 자유 층상에 캡핑 재료를 증착하는 단계를 포함하는 방법이 개시된다. 상기 방법은 또한 산화된 재료의 층을 형성하기 위하여 캡핑 재료의 일부분을 산화시키는 단계를 포함한다.
또 다른 실시예에서, 방법은 배리어 층을 형성하는 단계, 자유 층을 형성하는 단계 및 캡핑 층을 형성하는 단계를 포함한다. 배리어 층은 자유 층에 인접하며, 캡핑 층은 자유 층에 인접한다. 캡핑 층은 실질적으로 비-자기 재료의 제 1 층 및 실질적으로 비-자기 재료의 산화물의 제 2 층을 포함한다.
개시된 실시예들 중 적어도 하나의 실시예에 의하여 제공되는 하나의 특정 장점은, 산화물 전용 캡핑 층을 사용하는 MTJ 디바이스들과 비교하여 자기저항(MR)을 증가시키는 것과 동시에 MTJ의 저항-영역(RA) 프로덕트를 감소시키면서, 산화물 캡핑 층을 포함하지 않는 MTJ 디바이스들과 비교하여 유효 댐핑 상수들을 감소시킴으로써 스위칭 전류 밀도를 감소시키는 것이다. 본 개시내용의 다른 양상들, 장점들 및 특징들은 이하의 단락들, 즉 도면의 간단한 설명, 상세한 설명 및 청구범위를 포함하는 전체 명세서를 검토할 때 명백하게 될 것이다.
도 1은 금속/금속-산화물 캡핑 층을 가진 자기 터널링 접합(MTJ) 디바이스를 포함하는 스핀-토크-전달 자기 랜덤 액세스 메모리(STT-MRAM)의 엘리먼트에 대한 예시적인 실시예이다.
도 2는 얇은 금속 버퍼/금속/금속-산화물 캡핑 층을 가진 자기 터널링 접합(MTJ) 구조를 포함하는 메모리 어레이에 대한 예시적인 실시예이다.
도 3은 자기 터널링 접합(MTJ) 디바이스를 형성하는 방법에 대한 제 1 예시적인 실시예의 흐름도이다.
도 4는 자기 터널링 접합(MTJ) 디바이스를 형성하는 방법의 제 2 예시적인 실시예에 대한 흐름도이다.
도 5는 자기 터널링 접합(MTJ) 디바이스들에 사용하기 위한 제조 프로세스를 예시한 데이터 흐름도이다.
도 1을 참조하면, 스핀-토크-전달 자기 랜덤 액세스 메모리(STT-MRAM)의 엘리먼트에 대한 제 1 예시적인 실시예가 도시되며 일반적으로 도면부호 100으로 지정된다. STT-MRAM(100)의 엘리먼트는 기판(126)상에서 액세스 트랜지스터(116) 및 자기 터널링 접합(MTJ) 디바이스(101)를 가진 메모리 셀을 포함한다. MTJ 디바이스(101)는 액세스 트랜지스터 전극(114), 시드(seed) 층(103), 반강자성(AFM) 피닝(pinning) 층(104), 핀형 층(106), 터널 배리어 층(108), 자유 층(110), 캡핑 층(112), 및 비트 라인(118)에 연결된 비트 라인 액세스 전극(102)을 포함한다. 액세스 트랜지스터 전극(114)은 액세스 트랜지스터(116)의 드레인 영역(130)에 연결된다. 액세스 트랜지스터(116)는 워드 라인(119)에 의하여 게이팅되며(gated) 소스 콘택(120)에 연결된 소스 영역(132)을 가진다.
시드 층(103)은 액세스 트랜지스터 전극(114)과 접촉된다. 시드 층(103)은 MTJ 필름 증착을 위한 표면을 제공하며, 여러 상이한 층들로 구성될 수 있다. AFM 피닝 층(104)은 시드 층(103)과 접촉된다. AFM 피닝 층(104)은 핀형 층(106)의 자기 모멘트(125)의 방위가 특정 방향으로 피닝되도록 한다. 핀형 층(106)은 AFM 피닝 층(104)과 접촉하며 강자성 재료로 구성될 수 있다.
터널 배리어 층(108)은 핀형 층(106)과 접촉하며, 터널 배리어 층(108)을 가로지르는 전자 터널링을 통해 전류를 흐르게 하면서 자유 층(110)으로부터 핀형 층(106)을 물리적으로 격리(isolate)한다. 터널 배리어 층(108)은 비-자기 재료로 구성될 수 있다. 예시적인 실시예에서, 터널 배리어 층(108)은 산화 마그네슘(MgO)을 포함한다.
자유 층(110)은 터널 배리어 층(108)과 접촉하며, 기판(126)으로부터 거리 d1(140)에 배치된다. 자유 층(110)은 핀형 층(106)의 자기 모멘트(125)와 평행 또는 역평행으로 정렬될 수 있는 자기 모멘트(124)를 가진다. 핀형 층(106)은 기판(126)으로부터 거리 d2(142)에 배치될 수 있으며, 여기서 거리 d2(142)은 거리 d1(140)보다 짧다. 자유 층(110)의 자기 모멘트(124)는 임계 스위칭 전류를 초과하는 전류에 의하여 기록될 수 있으며, 임계 스위칭 전류보다 작은 전류를 사용하여 판독될 수 있다. 예컨대, 판독 전류는 판독 장애(read disturbance)들을 방지하기 위하여 임계 스위칭 전류보다 훨씬 작을 수 있다. 예시적인 실시예에서, 자유 층(110)은 단일 강자성 층일 수 있다. 다른 예시적인 실시예에서, 자유 층(110)은 합성 강자성 층일 수 있다.
캡핑 층(112)은 자유 층(110)과 접촉한다. 캡핑 층(112)은 스핀 펌핑 효과를 감소시킴으로써 자유 층(110)의 유효 댐핑 상수를 감소시키고, 따라서 MTJ 디바이스(101)를 통해 실질적인 직렬 저항을 도입하지 않고 임계 스위칭 전류를 감소시키도록 구성된다. 캡핑 층(112)은 금속부(190) 및 산화된 금속부(192)를 포함한다. 예컨대, 금속부(190)는 대부분 마그네슘(Mg)(예컨대, 우연한 또는 의도적인 불순물들을 가진 Mg)일 수 있으며, 산화된 금속부(192)는 대부분 산화 마그네슘(MgO)(예컨대, 우연한 또는 의도적인 불순물들을 가진 MgO)일 수 있다. 터널 배리어 층(108)은 또한 마그네슘(Mg) 및 산화 마그네슘(MgO)을 포함할 수 있으며, 이는 다수의 층들에 대하여 동일한 재료를 사용가능하게 하며 STT-MRAM(100)의 엘리먼트의 제조 동안 사용되는 재료들의 수를 감소시킨다.
예시적인 실시예에서, 캡핑 층(112)은 전체 두께(t)를 가진 금속층을 형성하기 위하여 마그네슘을 증착시킨후 산화된 금속부(192)를 형성하기 위하여 산화 프로세스를 수행함으로써 형성되는 등급 MgxMgO1 -x 층을 포함한다. 산화 프로세스는 다른 증착 기술들 보다 더 신뢰성있게 결과적인 MgO 층의 두께 및 변형을 제어하도록 세팅될 수 있다. 예컨대, 캡핑 층(112)의 전체 두께는 1 나노미터 보다 작을 수 있으며, 산화된 금속부(192)의 두께는 예컨대 5 옹스트롬(0.5 nm), 4 옹스트롬, 3 옹스트롬 또는 임의의 다른 두께일 수 있다.
특정 실시예에서, 산화된 금속부(192)의 재료는 스핀 펌핑 효과를 감소시켜서 자유 층(110)의 유효 댐핑 상수를 감소시키는 물리적 특성들을 가질 수 있다. 그러나, 산화된 금속부(192)의 재료는 추가 산화 절연체에 의하여 추가된 직렬 저항으로 인하여 MTJ 디바이스(101)에 높은 저항을 도입할 수 있다. 금속부(190)의 부분 산화를 통해 금속-산화물 층을 형성함으로써, MTJ 디바이스(101)의 저항은 이중 MgO 배리어들을 가로지르는 스핀-편극된 전자들의 코히어런트 터널링을 통해 현저하게 증가될 수 없는 반면에, 산화된 금속부(192)로 인한 자유 층(110)의 감소된 유효 댐핑 상수의 유리한 효과들이 또한 획득될 수 있다. 예컨대, 캡핑 층(112)은 30 퍼센트 이상 정도 임계 스위칭 전류 밀도를 감소시키면서 200 오옴 또는 이 이하 정도 MTJ 디바이스(101)의 직렬 저항을 증가시킬 수 있다. 임계 스위칭 전류 밀도가 작을수록, 디바이스들을 더 작게 할 수 있거나, 고밀도 메모리 어레이들을 가능하게 하거나, 더 낮은 전력 동작을 가능하게 하거나, 더 높은 클록 주파수를 가능하게 하거나 또는 이들의 임의의 조합을 가능하게 할 수 있다.
금속부(190)는 다양한 재료들로 형성될 수 있다. 예컨대, 특정 실시예에서, 금속부(190)는 하프늄(Hf), 지르코늄(Zr) 또는 이들의 임의의 조합을 포함한다. 예컨대, Hf, Zr 및 Mg와 같은, 낮은 전기음성도(electronegativity)를 가진 엘리먼트들은 자기 어닐링 동안 자유 층(110)에서 산소들을 더 얻어서 MR을 강화할 수 있다. 예시를 위하여, Mg는 탄탈럼(Ta)보다 낮은 전기음성도를 가지며, Mg 캡핑층을 가진 MTJ는 Ta 캡핑층을 가진 유사한 MTJ보다 높은 MR을 제공할 수 있다. 그러므로, 캡핑층(112)의 금속부(190)의 Mg와 같은 낮은 전기음성도 엘리먼트는 MR을 유지하거나 또는 심지어 강화하는데 도움을 줄 수 있다. 그러나, 다른 실시예들에서, 캡핑 층은 Hf, Zr, Mg, 또는 Hf, Zr, 또는 Mg의 임의의 조합을 포함할 수 없으며, 대신에 다른 재료들을 포함할 수 있다.
기록 엘리먼트가 MTJ 디바이스(101)를 통과되는 방향은 자유 층(110)의 자기 모멘트(124)가 핀형 층(106)의 자기 모멘트(125)에 평행 또는 역평행으로 정렬되는지의 여부를 결정한다. 예시적인 실시예에서, 데이터 "1" 값은 자기 모멘트(125)에 대하여 자기 모멘트(124)를 역평행으로 정렬시키기 위하여 비트 라인 액세스 전극(102)으로부터 액세스 트랜지스터 전극(114)으로 제 1 기록 전류를 패스(pass)함으로써 저장될 수 있다. 데이터 "0" 값은 자기 모멘트(125)에 대하여 자기 모멘트(124)를 평행하게 정렬시키기 위하여 액세스 트랜지스터 전극(114)으로부터 비트 라인 액세스 전극(102)으로 제 2 기록 전류를 패스함으로써 저장될 수 있다.
판독 동작(122)이 STT-MRAM(100)에서 수행될때, 판독 전류는 비트 라인 액세스 전극(102)으로부터 소스(120)로 흐를 수 있거나 또는 판독 전류는 소스(120)로부터 비트 라인 액세스 전극(102)으로 흐를 수 있다. 특정 실시예에서, 판독 전류의 방향은 어느 방향이 가장 큰 판독 신호를 제공하는지에 기초하여 결정될 수 있다. 특정 실시예에서, 판독 동작(122)이 STT-MRAM(100)의 엘리먼트에 대하여 수행될때, 판독 전류는 비트라인 액세스 전극(102)으로부터 액세스 트랜지스터 전극(114)으로의 방향으로 비트 라인(BL)(118)을 통해 흐른다. MTJ 디바이스(101)를 통과하는 판독 전류는 자기 모멘트(125) 및 자기 모멘트(124)의 상대 방위에 대응하는 저항을 경험한다. 핀형 층(106)의 자기 모멘트(125)가 자유 층(100)의 자기 모멘트(124)에 대하여 평행 방위를 가질때, 판독 전류는 핀형 층(106)의 자기 모멘트(125)가 자유 층(110)의 자기 모멘트(124)에 대하여 반-평행 방위를 가질때와 상이한 저항을 경험한다.
따라서, 비트셀은 STT-MRAM과 같은 메모리 디바이스의 엘리먼트로서 사용될 수 있다. 캡핑 층(112)을 사용함으로써 자유 층(110)의 유효 댐핑 상수가 실질적으로 감소할 수 있으며, 결국 산화물-전용 캡핑 재료를 사용할때 만큼 저항-영역(RA) 프로덕트를 증가시키지 않고 그리고 자기저항을 감소시키지 않고 임계 스위칭 전류 밀도(JC)를 감소시킨다. 전력 동작이 낮고 열 생성이 낮을수록, MR을 실질적으로 감소시키지 않고 그리고 RA를 실질적으로 증가시키지 않고 JC를 감소시킬 수 있으며, 보다 짧은 기록 펄스 길이들 및 보다 높은 클록 주파수를 사용하는 동작이 또한 가능하게 될 수 있다.
도 2를 참조하면, 메모리 시스템의 다른 예시적인 실시예가 도시되며 일반적으로 도면부호 200으로 지정된다. 메모리 시스템(200)은 논리적 하이(high) 값 및 논리적 로우(low) 값을 저장하는 기준 셀들의 대표 쌍 및 대표 메모리 셀(282)을 포함하는 다수의 메모리 셀들을 포함하는 STT-MRAM 메모리 어레이와 같은 메모리 어레이(280)를 포함한다. 센스(sense) 증폭기(284)는 기준 셀들로부터의 출력들을 수신하는 것 외에 선택된 메모리 셀들로부터의 출력을 수신하도록 연결된다. 센스 증폭기(284)는 선택된 메모리 셀에 저장된 값을 표시하는 증폭기 출력(286)을 생성하도록 구성된다.
메모리 셀(282)은 액세스 트랜지스터(228)에 연결된 MTJ 구조(201)를 포함한다. MTJ 구조(201)는 상부 콘택(202), 캡핑 층(212), 자기 모멘트(224)를 가진 자유 층(210), 터널 배리어 층(208), 핀형 자기 모멘트(225)를 가진 핀형 층(206), 반-강자성(AFM) 피닝 층(204), 시드 층(203) 및 하부 콘택(218)을 포함한다. 액세스 트랜지스터(228)는 하부 콘택(218)에 연결되며, 워드 라인(230) 및 소스 라인(232)에 연결된다.
상부 콘택(202)은 비트 라인(222)에 제 1 전기 콘택을 제공한다. AFM 피닝 층(204)은 핀형 층(206)의 자기 모멘트(225)의 방위를 고정한다. 핀형 층(206)은 다수의 층들(도시안됨)을 포함하는 합성 핀형 층일 수 있다. 터널 배리어 층(208)은 자유 전자 액세스를 제한하지 않으나, 자유 층(210)으로 전류를 터널링하는 것을 가능하게 한다. 자유층(208)은 임계 스위칭 전류를 초과하는 스핀 편극된 전류의 적용에 의하여 프로그램가능한 자기 모멘트(224)의 방위로서 데이터 값을 저장할 수 있다. 자유 층(210)은 터널 배리어 층(208)이 자유 층(210)의 제 1 측면에 인접하고 캡핑 층(212)이 자유 층(210)의 제 2 층에 인접하도록 터널 배리어 층(208) 및 캡핑 층(212) 사이에 배치되며, 여기서 제 2 측면은 제 1 측면의 맞은편에 있다.
캡핑 층(212)은 자유 층(210)의 유효 댐핑 상수를 감소시키기 위하여 스핀 펌핑 효과를 감소시킨다. 캡핑 층(212)은 제 1 재료의 제 1 층(290) 및 제 2 재료의 제 2층(292)를 포함한다. 특정 실시예에서, 제 1 재료는 금속이며, 제 2 재료는 제 1 재료의 산화물이다. 예컨대, 제 1층(290)은 금속층일 수 있으며, 제 2 층(292)은 산화된 금속층일 수 있다. 캡핑 층(212)은 또한 얇은 금속 버퍼 층일 수 있는 제 3 층(294)을 포함할 수 있다. 특정 실시예에서, 제 3 층(294)은 비-자기 재료의 층이다. 제 3 층(294)은 고품질 산화물 성장에 적절한 표면을 제공하도록 선택될 수 있다. 예시적인 실시예에서, 제 1 층(290)의 제 1 재료는 대부분 마그네슘(Mg)이며, 제 2 층(292)의 제 2 재료는 대부분 마그네슘 산화물(MgO)이다.
제 1 층(290)은 두께 t1을 가질 수 있으며, 자유 층(210)으로부터 제 1 거리 d1에 배치될 수 있다. 제 2 층(292)은 두께 t2를 가질 수 있으며, 자유 층(210)으로부터 제 2 거리 d2에 배치될 수 있다. 특정 실시예에서, 제 2 거리 d2는 제 1 거리 d1보다 크다. 캡핑 층(212)은 제 3 층(294)을 포함할 수 있다. 다른 실시예들에서, 캡핑 층(212)은 제 3 층(294)을 포함하지 않을 수 있거나 또는 하나 이상의 추가 층(도시안됨)을 포함할 수 있다.
특정 실시예에서, 제 1 층(290) 및 제 2 층(292)은 전체 두께 t까지 재료(예컨대, Mg)의 단일 층을 증착한 후 제 1 층(290) 위에 제 2 층(292)을 형성하기 위하여 상기 재료를 산화시킴으로써 형성될 수 있다. 제 2층(292)은 두께 t2를 가질 수 있으며, 제 1층(290)은 두께 t1를 가질 수 있으며, 여기서 t1 및 t2의 합은 대략 전체 두께 t와 동일하다. 대안적으로, 다른 실시예들에서, 캡핑 층(212)의 층들 중 하나 이상의 층은 무선 주파수(RF) 스퍼터링 또는 다른 타입의 제조 프로세스에 의하여 형성될 수 있다.
캡핑 층(212)은 도 1의 캡핑 층(112)의 동작과 실질적으로 유사한 방식으로 자유 층(210)의 유효 댐핑 상수를 감소시킬 수 있다. 또한, 제 1 재료는 제 1 층(290)을 포함하지 않는 MTJ 구조와 비교하여 자유 층(210) 및 제 2 층(292) 사이의 직렬 저항을 감소시키도록 선택 및 구성될 수 있다. 유사하게, 제 3 층(294)의 재료는 제 1층(290)을 증착하는데 적절한 표면을 제공하거나, 스핀-플립 스캐터링(spin-flip scattering)을 감소시키거나, 다른 물리적 특성들을 제공하거나 또는 이들의 임의의 조합을 제공하도록 선택될 수 있다.
도 2에 도시된 메모리 어레이(280)는 대표 메모리 셀(282)과 실질적으로 유사한 다수의 셀들을 포함할 수 있다. 메모리 어레이(280), 또는 도 1의 MTJ 디바이스(101) 또는 도 2의 MTJ 구조(201)를 사용한 셀들의 임의의 다른 어레이는 예시적인 예로서 레벨 2(L2) 캐시 또는 다른 타입의 내장형 메모리와 같은 내장형 메모리에서 구현될 수 있다. 이러한 MTJ 셀들의 어레이는 예컨대 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM) 또는 플래시 메모리 기술들을 사용하는 메모리 어레이들을 대체하기 위하여 STT-MRAM 메모리로서 구현될 수 있다.
도 3은 자기 터널링 접합(MTJ) 디바이스를 형성하기 위한 방법의 제 1 예시적인 실시예에 대한 흐름도이다. 예시적인 실시예에서, MTJ 디바이스는 도 1의 MTJ 디바이스(101) 또는 도 2의 MTJ 구조(201)일 수 있다. 특정 실시예에서, 방법은, 단계(302)에서 시드 층을 형성하기 위하여 시드 층 재료들을 증착하고, 단계(304)에서 반-강자성(AFM) 층을 형성하기 위하여 시드 층상에 AFM 재료를 증착하고, 단계(306)에서 AFM 층상에 핀형 층을 형성하며, 단계(308)에서 배리어 층을 형성하기 위하여 핀형 층상에 배리어 재료를 증착하며, 단계(310)에서 배리어 층상에 MTJ의 자유 층을 형성함으로써, 자기 터널링 접합을 형성하는 단계를 포함한다.
단계(312)로 계속하면, 캡핑 재료는 캡핑 층을 형성하기 위하여 자기 터널 접합 구조의 자유 층상에 증착된다. 캡핑 층은 1 나노미터 보다 작은 두께를 가질 수 있다. 특정 실시예에서, 캡핑 재료는 마그네슘을 포함한다.
단계(314)로 진행하면, 산화된 재료(예컨대, MgO)의 층을 형성하기 위하여 캡핑 재료의 일부분이 산화된다. 특정 실시예에서, 캡핑 재료를 산화시키면, 캡핑 층 없이 MTJ가 가지는 임계 전류 밀도와 비교하여 MTJ의 임계 전류 밀도가 감소한다.
증착 및 산화는 제조 기구를 제어하도록 구성된 컴퓨터와 같은 전자 디바이스에 집적되는 프로세서에 의하여 제어될 수 있다. 캡핑 재료를 산화시킴으로써, 산화된 재료의 층의 두께는 RF 스퍼터링과 같이 재료를 적용하는(applying) 다른 기술들에 의한 것보다 정확하게 제어될 수 있다. 예컨대, 산화된 재료의 층은 강화된 균일성(uniformity)과 함께 4 옹스트롬 보다 작은 두께를 가지도록 제어될 수 있다.
도 4는 자기 터널링 접합(MTJ) 디바이스를 형성하는 방법의 제 2 예시적인 실시예에 대한 흐름도이다. 예시적인 실시예에서, MTJ 디바이스는 도 1의 MTJ 디바이스(101) 및 도 2의 MTJ 구조(201)일 수 있다. 단계(402)에서는 핀형 층이 형성될 수 있다. 단계(404)로 이동하면, 배리어 층이 형성되며 단계(406)에서는 자유 층이 형성된다.
단계(408)로 계속하면, 캡핑 층이 형성되며, 여기서 배리어 층은 자유 층에 인접하며 캡핑 층은 자유 층에 인접한다. 캡핑 층은 실질적으로 비-자기 재료의 제 1 층 및 실질적으로 비-자기 재료의 산화물의 제 2 층을 포함한다. 특정 실시예에서, 실질적으로 비-자기 재료는 마그네슘(Mg)을 포함하며, 산화물은 산화 마그네슘(MgO)을 포함한다.
예컨대, 배리어 층은 자유 층의 한 측면에 인접할 수 있으며, 캡핑 층은 자유 층의 제 2 측면에 인접할 수 있으며, 여기서 제 2 측면은 제 1 측면에 대향한다. 제 1 층은 제 1 층 및 자유 층 간의 제 1 거리가 제 2 층 및 자유 층 간의 제 2 거리 보다 짧도록 제 2 층 보다 자유 층에 더 근접하게 배치될 수 있다.
다른 실시예들에서, 도 4의 방법은 도시된 것과 상이한 순서로 수행될 수 있다. 예컨대, 캡핑 층은 자유층의 형성 전에 형성될 수 있다. 대안 실시예에서, 형성되는 MTJ 디바이스는 도 1에 도시된 구조와 역구조를 가질 수 있으며, 여기서 캡핑 층은 자유 층보다 기판에 더 근접하며 자유층은 캡핑 층보다 기판에 근접하다.
전술한 개시된 디바이스들 및 기능들(도 1 또는 도 2의 디바이스들, 도 3 또는 도 4의 방법들, 또는 이들의 임의의 조합과 같은)은 컴퓨터 판독가능 매체상에 저장된 컴퓨터 파일들(예컨대, RTL, GDSII, GERBER 등)으로 설계 및 구성될 수 있다. 이러한 파일들의 모두 또는 일부는 이러한 파일들에 기초하여 디바이스들을 제조하는 제조 핸들러(handler)들에 제공될 수 있다. 결과적인 제품들은 반도체 다이로 절단되고 반도체 칩으로 패키징되는(packaged) 반도체 웨이퍼들을 포함한다. 다음으로, 반도체 칩들은 전자 디바이스들에서 사용된다. 도 5는 전자 디바이스 제조 프로세스(500)의 특정 예시적인 실시예를 도시한다.
물리적인 디바이스 정보(502)는 예컨대 리서치 컴퓨터(research computer)(506)에서의 제조 프로세스(500)에서 수신된다. 물리적 디바이스 정보(502)는 도 1의 MTJ 디바이스(101), 도 2의 메모리 어레이(280), 도 2의 메모리 셀(282), 도 2의 MTJ 구조(201) 또는 이들의 임의의 조합과 같은, 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예컨대, 물리적 디바이스 정보(502)는 물리적 파라미터들, 재료 특성들, 및 리서치 컴퓨터(506)에 연결된 사용자 인터페이스(504)를 통해 입력되는 구조 정보를 포함할 수 있다. 리서치 컴퓨터(506)는 메모리(510)와 같은 컴퓨터 판독가능 매체에 연결되는 하나 이상의 처리 코어들과 같은 프로세서(508)를 포함한다. 메모리(510)는 프로세서(508)로 하여금 파일 포맷에 따르도록 물리적 디바이스 정보(502)를 변환하고 라이브러리 파일(library file)(512)을 생성하도록 실행가능한 컴퓨터 판독가능 명령들을 저장할 수 있다.
특정 실시예에서, 라이브러리 파일(512)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예컨대, 라이브러리 파일(512)은 도 1의 MTJ 디바이스(101), 도 2의 메모리 어레이(280), 도 2의 메모리 셀(282), 도 2의 MTJ 구조(201) 또는 이들의 임의의 조합을 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있으며, 이들은 전자 설계 자동화(EDA: electronic design automation) 도구(520)에 사용하기 위하여 제공된다.
라이브러리 파일(512)은 메모리(518)에 연결된 하나 이상의 처리 코어들과 같은 프로세서(516)를 포함하는 설계 컴퓨터(514)에서 EDA 도구(520)와 관련하여 사용될 수 있다. EDA 도구(520)는 설계 컴퓨터(514)의 사용자로 하여금 라이브러리 파일(512)의, 도 1의 MTJ 디바이스(101), 도 2의 메모리 어레이(280), 도 2의 메모리 셀(282), 도 2의 MTJ 구조(201) 또는 이들의 임의의 조합을 사용하여 회로를 설계하도록 메모리(518)에 프로세서 실행가능 명령들로서 저장될 수 있다. 예컨대, 설계 컴퓨터(514)의 사용자는 설계 컴퓨터(514)에 연결된 사용자 인터페이스(524)를 통해 회로 설계 정보(522)를 입력할 수 있다. 회로 설계 정보(522)는 도 1의 MTJ 디바이스(101), 도 2의 메모리 어레이(280), 도 2의 메모리 셀(282), 도 2의 MTJ 구조(201) 또는 이들의 임의의 조합과 같은, 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시를 위하여, 회로 설계 특성은 설계 회로에서 다른 엘리먼트들과의 관계들 및 특정 회로들의 식별자, 위치결정(positioning) 정보, 피처(feature) 크기 정보, 상호 연결 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보를 포함할 수 있다.
설계 컴퓨터(514)는 파일 포맷에 따르도록 회로 설계 정보(522)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시를 위하여, 파일 정보는 평면 기하학적 형상들, 텍스트 라벨들, 및 그래픽 데이터 시스템(GDSII) 파일 포맷과 같은 계층적 포맷에서 회로 레이아웃에 대한 다른 정보를 나타내는 데이터베이스 2진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(514)는, 다른 회로들 또는 정보 외에, 도 1의 MTJ 디바이스(101), 도 2의 메모리 어레이(280), 도 2의 메모리 셀(282), 도 2의 MTJ 구조(201) 또는 이들의 임의의 조합을 기술하는 정보를 포함하는 GDSII 파일(526)과 같은, 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시를 위하여, 데이터 파일은 도 2의 메모리 어레이(280)를 포함하며, SOC 내의 추가 전자 회로들 및 컴포넌트들을 포함하는 시스템-온-칩(SOC)에 대응하는 정보를 포함할 수 있다.
GDSII 파일(526)은 GDSII 파일(526)의 변환된 정보에 따라 도 1의 MTJ 디바이스(101), 도 2의 메모리 어레이(280), 도 2의 메모리 셀(282), 도 2의 MTJ 구조(201), 또는 이들의 임의의 조합을 제조하기 위한 제조 프로세스(528)에서 수신될 수 있다. 예컨대, 디바이스 제조 프로세스는 대표 마스크(532)로서 기술된, 포토리소그라피 처리를 위하여 사용될 마스크들과 같은 하나 이상의 마스크들을 생성하기 위하여 마스크 제조업자(530)에 GDSII 파일(526)을 제공하는 단계를 포함할 수 있다. 마스크(532)는 대표 다이(536)와 같은 다이들로 분리되고 테스트될 수 있는 하나 이상의 웨이퍼들(534)을 생성하기 위한 제조 프로세스 동안 사용될 수 있다. 다이(536)는 도 1의 MTJ 디바이스(101), 도 2의 메모리 어레이(280), 도 2의 메모리 셀(282), 도 2의 MTJ 구조(201) 또는 이들의 임의의 조합을 포함하는 회로를 포함한다.
다이(536)는 패키징 프로세스(538)에 제공될 수 있으며, 여기서 다이(536)는 대표 패키지(540)에 통합된다. 예컨대, 패키지(540)는 SiP(system-in-package) 어레인지먼트와 같이, 단일 다이(536) 또는 다수의 다이들을 포함할 수 있다. 패키지(540)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 이상의 표준들 또는 규격들에 따르도록 구성될 수 있다.
패키지(450)에 관한 정보는 예컨대 컴퓨터(546)에 저장되는 컴포넌트 라이브러리를 통해 다양한 제품 설계자들에 분배될 수 있다. 컴퓨터(546)는 메모리(550)에 연결된 하나 이상의 처리 코어들과 같은 프로세서(548)를 포함할 수 있다. 인쇄 회로 보드(PCB) 도구는 사용자 인터페이스(544)를 통해 컴퓨터(546)의 사용자로부터 수신되는 PCB 설계 정보(542)를 처리하도록 메모리(550)에서 프로세서 실행가능 명령들로서 저장될 수 있다. PCB 설계 정보(542)는 회로 보드상에서 패키징된 반도체 디바이스의 물리적 위치결정 정보를 포함할 수 있으며, 패키징된 반도체 디바이스는 도 1의 MTJ 디바이스(101), 도 2의 메모리 어레이(280), 도 2의 메모리 셀(282), 도 2의 MTJ 구조(201) 또는 이들의 임의의 조합을 포함하는 패키지(540)에 대응한다.
컴퓨터(546)는 트레이스(trace)들 및 비아(via)들과 같은 전기 연결부들의 레이아웃 뿐만아니라 회로 보도상에서의 패키징된 반도체 디바이스의 물리적 위치결정 정보를 포함하는 데이터를 가진 GERBER 파일(552)과 같은 데이터 파일을 생성하기 위하여 PCB 설계 정보(542)를 변환하도록 구성될 수 있으며, 여기서 패키징된 반도체 디바이스는 도 1의 MTJ 디바이스(101), 도 2의 메모리 어레이(280), 도 2의 메모리 셀(282), 도 2의 MTJ 구조(201) 또는 이들의 임의의 조합을 포함하는 패키지(540)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의하여 생성되는 데이터 파일은 GERBER 포맷과 다른 포맷을 가질 수 있다.
GERBER 파일(552)은 보드 어셈블리 프로세스(554)에서 수신될 수 있으며, GERBER 파일(552) 내에 저장된 설계 정보에 따라 제조되는, 대표 PCB(556)과 같은 PCB들을 생성하기 위하여 사용될 수 있다. 예컨대, GERBER 파일(552)은 PCB 제조 프로세스의 다양한 단계들을 수행하기 위한 하나 이상의 머신들에 업로드될 수 있다. PCB(556)는 대표 인쇄 회로 어셈블리(PCA)(558)를 형성하기 위하여 패키지(540)를 포함하는 전자 컴포넌트들과 함께 파퓰레이트(populate)될 수 있다.
PCA(558)는 제품 제조 프로세스(560)에서 수신될 수 있으며, 제 1 대표 전자 디바이스(562) 및 제 2 대표 전자 디바이스(564)와 같은 하나 이상의 전자 디바이스들로 집적될 수 있다. 예시적인 비-제한 예로서, 제 1 대표 전자 디바이스(562), 제 2 대표 전자 디바이스(564) 또는 이들 모두는 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인휴대단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택될 수 있다. 다른 예시적인 비-제한 예로서, 전자 디바이스들(562, 564) 중 하나 이상은 모바일 폰들과 같은 원격 유닛들, 핸드헬드 개인 통신 시스템(PCS) 유닛들, 개인 휴대 단말들과 같은 휴대용 데이터 유닛들, GPS(global positioning system) 인에이블 디바이스들, 네비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 검색하는 임의의 다른 디바이스 또는 이들의 임의의 조합일 수 있다. 비록 도 5가 본 개시내용의 교시들에 따라 원격 유닛들을 예시할지라도, 본 개시내용은 이들 예시적으로 기술된 유닛들에 제한되지 않는다. 본 개시내용의 실시예들은 테스트 및 특징화(characterization)를 위하여 메모리 및 온-칩 회로를 포함하는 능동 집적회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
따라서, 도 1의 MTJ 디바이스(101), 도 2의 메모리 어레이(280), 도 2의 메모리 셀(282), 도 2의 MTJ 구조(201), 또는 이들의 임의의 조합은 예시적인 프로세스(500)에서 기술된 바와같이 전자 디바이스로 제조되고, 처리되며 집적될 수 있다. 도 1-4와 관련하여 개시된 실시예들의 하나 이상의 양상들은 예컨대 라이브러리 파일(512), GDSII 파일(526), 및 GERBER 파일(552) 내의 다양한 처리 스테이지들에서 포함될 수 있으며, 리서치 컴퓨터(506)의 메모리(510), 설계 컴퓨터(514)의 메모리(518), 컴퓨터(546)의 메모리(550), 다양한 스테이지들에서, 예컨대 보드 어셈블리 프로세스(554)에서 사용되는 하나 이상의 다른 컴퓨터들 또는 프로세서들(도시안됨)의 메모리에 저장될 수 있으며, 마스크(532), 다이(536), 패키지(540), PCA(558), 프로토타입 회로들 또는 디바이스들(도시안됨)과 같은 다른 제품들 또는 이들의 임의의 조합과 같은 하나 이상의 다른 물리적 실시예들에 통합될 수 있다. 예컨대, GDSII 파일(526) 또는 제조 프로세스(528)는 컴퓨터에 의하여 실행가능한 명령들을 저장하는 컴퓨터 판독가능 탠저블(tangible) 매체를 포함할 수 있으며, 상기 실행가능 명령들은 캡핑 층을 형성하기 위하여 자기 터널링 접합 구조의 자유 층상에의 캡핑 재료의 증착을 개시하도록 컴퓨터에 의하여 실행가능한 명령들 및 산화된 재료의 층을 형성하기 위하여 캡핑 재료의 일부분에 대한 산화를 개시하도록 컴퓨터에 의하여 실행가능한 명령들을 포함한다. 캡핑 재료는 마그네슘을 포함할 수 있으며, 산화 마그네슘을 형성하기 위하여 캡핑 재료를 산화시키면 자유 층의 스핀 펌핑 효과가 감소할 수 있다. 비록 물리적 디바이스 설계로부터 최종 제품까지 다양한 대표적인 제조 스테이지들이 도시되었을지라도, 다른 실시예들에서는 더 적은 스테이지들이 사용될 수 있거나 또는 추가 스테이지들이 포함될 수 있다. 유사하게, 프로세스(500)는 단일 엔티티에 의하여 수행될 수 있거나, 또는 프로세스(500)의 다양한 스테이지들을 수행하는 하나 이상의 엔티티들에 의하여 수행될 수 있다.
당업자는 여기에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 논리블록들, 구성들, 모듈들, 회로들, 및 방법 단계들이 전자 하드웨어, 처리 유닛에 의하여 실행되는 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 실행 소프트웨어의 상호 호환성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들이 일반적으로 그들의 기능적 관점에서 앞서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 실행가능 처리 명령들로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 기술된 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들이 본 개시내용의 범위를 벗어나는 것으로 해석되어서는 안 된다.
여기에 개시된 실시예들과 관련하여 기술된 알고리즘 또는 방법의 단계들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 자기저항 랜덤 액세스 메모리(MRAM), 플래시 메모리; 판독 전용 메모리(ROM); 프로그램가능 판독-전용 메모리(PROM), 소거할 수 있는 프로그램가능 판독-전용 메모리(EPROM), 전기적 소거가능한 프로그램가능 판독-전용 메모리(EEPROM); 레지스터들; 하드디스크; 휴대용 디스크; 콤팩트 디스크 판독-전용 메모리(CD-ROM); 또는 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 주문형 집적회로(ASIC) 에 위치할 수 있다. ASIC 는 컴퓨팅 디바이스 또는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 이산 컴포넌트로서 존재할 수 있다.
제시된 실시예들에 대한 이전 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 이하의 청구범위에 의하여 한정된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (43)

  1. 자기 터널링 접합 디바이스를 포함하는 장치로서,
    상기 자기 터널링 접합 디바이스는,
    배리어(barrier) 층;
    자유(free) 층; 및
    캡핑(capping) 층을 포함하며, 상기 자유 층은 상기 배리어 층 및 상기 캡핑 층 사이에 배치되며, 상기 캡핑 층은 제 1 금속 부분 및 산화된 금속 부분을 포함하는,
    장치.
  2. 제 1항에 있어서, 상기 금속 부분은 마그네슘을 포함하며, 상기 산화된 금속 부분은 산화 마그네슘을 포함하는, 장치.
  3. 제 1항에 있어서, 상기 제 1 금속 부분의 제 1 측면은 상기 자유 층과 접촉하며, 상기 제 1 금속 부분의 제 2 측면은 상기 산화된 금속 부분과 접촉하는, 장치.
  4. 제 1항에 있어서, 핀형(pinned) 층을 더 포함하는, 장치.
  5. 제 1항에 있어서, 적어도 하나의 반도체 다이(die)로 집적되는, 장치.
  6. 제 1항에 있어서, 상기 자기 터널링 접합 디바이스를 포함하는 메모리 어레이를 더 포함하는, 장치.
  7. 제 6항에 있어서, 셋톱 박스, 뮤직 플레이어(music player), 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인휴대단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 디바이스를 더 포함하며, 선택된 디바이스에는 상기 메모리 어레이가 집적되는, 장치.
  8. 자기 터널링 접합 디바이스를 포함하는 장치로서,
    상기 자기 터널링 접합 디바이스는,
    자유 층:
    상기 자유 층에 인접한 배리어 층; 및
    상기 자유 층에 인접한 캡핑 층을 포함하며, 상기 캡핑 층은 제 1 재료의 제 1 층, 제 2 재료의 제 2층 및 버퍼 층을 포함하며, 상기 제 2 재료는 상기 제 1 재료의 산화물을 포함하는,
    장치.
  9. 제 8항에 있어서, 상기 제 2 재료는 상기 제 1 재료의 일부분을 산화시킴으로써 형성되는, 장치.
  10. 제 9항에 있어서, 상기 제 1 재료는 대부분 마그네슘이며, 상기 제 2 재료는 대부분 산화 마그네슘인, 장치.
  11. 제 8항에 있어서, 상기 제 1 층은 상기 자유 층으로부터 제 1 거리에 배치되며, 상기 제 2 층은 상기 자유 층으로부터 제 2 거리에 배치되며, 상기 제 2 거리는 상기 제 1 거리보다 긴, 장치.
  12. 제 8항에 있어서, 상기 버퍼 층은 실질적으로 비-자기(non-magnetic) 금속 재료의 층을 포함하는, 장치.
  13. 제 8항에 있어서, 상기 배리어 층은 상기 자유 층의 제 1 측면에 인접하며, 상기 캡핑 층은 상기 제 1 측면에 대향하는, 상기 자유 층의 제 2 측면에 인접하는, 장치.
  14. 제 8항에 있어서, 적어도 하나의 반도체 다이로 집적되는, 장치.
  15. 제 8항에 있어서, 상기 자기 터널링 접합 디바이스를 포함하는 메모리 어레이를 더 포함하는, 장치.
  16. 제 15항에 있어서, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인휴대단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 디바이스를 더 포함하며, 선택된 디바이스에는 상기 메모리 어레이가 집적되는, 장치.
  17. 임계(threshold) 전류 밀도를 초과하는 스핀 편극된(spin polarized) 전류에 의하여 프로그램가능한 자기 모멘트(magnetic moment)의 방위(orientation)로서 데이터 값을 저장하기 위한 수단;
    배리어를 통해 전도 전자들의 양자 역학 터널링(quantum mechanical tunneling)에 의하여 상기 저장 수단에 상기 전도 전자들을 제공하기 위한 터널링 배리어 수단; 및
    스핀 펌핑 효과(spin pumping effect)를 감소시키기 위한 캡핑 수단을 포함하며, 상기 캡핑 수단은 제 1 금속 부분 및 산화된 금속 부분을 포함하며, 상기 저장 수단은 상기 터널링 배리어 수단 및 상기 캡핑 수단 사이에 배치되는,
    장치.
  18. 제 17항에 있어서, 적어도 하나의 반도체 다이로 집적되는, 장치.
  19. 제 17항에 있어서, 상기 저장 수단, 상기 터널링 배리어 수단 및 상기 캡핑 수단을 포함하는 메모리 어레이를 더 포함하는, 장치.
  20. 제 19항에 있어서, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인휴대단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 디바이스를 더 포함하며, 선택된 디바이스에는 상기 메모리 어레이가 집적되는, 장치.
  21. 캡핑 층을 형성하기 위하여 자기 터널링 접합 구조의 자유 층상에 캡핑 재료를 증착하는 단계; 및
    산화된 재료의 층을 형성하기 위하여 상기 캡핑 재료의 일부분을 산화시키는 단계를 포함하는,
    방법.
  22. 제 21항에 있어서, 상기 캡핑 재료는 마그네슘을 포함하는, 방법.
  23. 제 21항에 있어서, 상기 캡핑 재료를 산화시키는 단계는 상기 자유 층의 스핀 펌핑 효과를 감소시키는, 방법.
  24. 제 21항에 있어서, 상기 증착 및 상기 산화는 전자 디바이스에 집적된 프로세서에 의하여 제어되는, 방법.
  25. 캡핑 층을 형성하기 위하여 자기 터널링 접합 구조의 자유 층상에 캡핑 재료를 증착시키기 위한 제 1 단계; 및
    산화된 재료의 층을 형성하기 위하여 상기 캡핑 재료의 일부분을 산화시키기 위한 제 2 단계를 포함하는,
    방법.
  26. 제 25항에 있어서, 상기 제 1 단계 및 상기 제 2 단계는 전자 디바이스에 집적된 프로세서에 의하여 제어되는, 방법.
  27. 컴퓨터에 의하여 실행가능한 명령들을 저장한 컴퓨터 판독가능 탠저블(tangible) 매체로서,
    상기 명령은,
    캡핑 층을 형성하기 위하여 자기 터널링 접합 구조의 자유 층상에 캡핑 재료의 증착을 개시하도록 상기 컴퓨터에 의하여 실행가능한 명령들; 및
    산화된 재료의 층을 형성하기 위하여 상기 캡핑 재료의 일부분의 산화를 개시하도록 상기 컴퓨터에 의하여 실행가능한 명령들을 포함하는,
    컴퓨터 판독가능 탠저블 매체.
  28. 제 27항에 있어서, 상기 캡핑 재료는 마그네슘을 포함하는, 컴퓨터 판독가능 탠저블 매체.
  29. 제 27항에 있어서, 상기 캡핑 재료를 산화시키는 것은 상기 자유 층의 스핀 펌핑 효과를 감소시키는, 컴퓨터 판독가능 탠저블 매체.
  30. 배리어 층을 형성하는 단계;
    자유 층을 형성하는 단계; 및
    캡핑 층을 형성하는 단계를 포함하며, 상기 배리어 층은 상기 자유 층에 인접하며, 상기 캡핑 층은 상기 자유 층에 인접하며, 상기 캡핑 층은 실질적으로 비-자기 재료의 제 1 층 및 상기 실질적으로 비-자기 재료의 산화물의 제 2 층을 포함하는,
    방법.
  31. 제 30항에 있어서, 상기 실질적으로 비-자기 재료는 마그네슘을 포함하는, 방법.
  32. 제 30항에 있어서, 상기 제 1 층 및 상기 자유 층 간의 제 1 거리는 상기 제 2 층 및 상기 자유 층 간의 제 2 거리보다 짧은, 방법.
  33. 제 30항에 있어서, 상기 배리어 층은 상기 자유 층의 한 측면상에 인접하며, 상기 캡핑 층은 상기 자유 층의 제 2 측면상에 인접하며, 상기 제 2 측면은 상기 제 2 측면에 대향하는, 방법.
  34. 제 30항에 있어서, 상기 배리어 층에 인접하게 핀형 층을 형성하는 단계를 더 포함하는, 방법.
  35. 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 수신하는 단계 ― 상기 반도체 디바이스는 배리어 층, 자유 층 및 캡핑 층을 포함하며, 상기 자유 층은 상기 배리어 층 및 상기 캡핑 층 사이에 배치되며, 상기 캡핑 층은 마그네슘 부분 및 산화 마그네슘 부분을 포함함 ―;
    파일 포맷을 따르도록 상기 설계 정보를 변환하는 단계; 및
    변환된 설계 정보를 포함하는 데이터 파일을 생성하는 단계를 포함하는,
    방법.
  36. 제 35항에 있어서, 상기 데이터 파일은 GDSII 포맷을 가지는, 방법.
  37. 반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계를 포함하며,
    상기 반도체 디바이스는,
    배리어 층;
    자유 층; 및
    캡핑 층을 포함하며, 상기 자유 층은 상기 배리어 층 및 상기 캡핑 층 사이에 배치되며, 상기 캡핑 층은 마그네슘 부분 및 산화 마그네슘 부분을 포함하는,
    방법.
  38. 제 37항에 있어서, 상기 데이터 파일은 GDSII 포맷을 가지는, 방법.
  39. 회로 보드상의 패키징된(packaged) 반도체 디바이스의 물리적 위치결정(positioning) 정보를 포함하는 설계 정보를 수신하는 단계 ― 상기 패키징된 반도체 디바이스는 반도체 구조를 포함하며, 상기 반도체 구조는 배리어 층, 자유 층 및 캡핑 층을 포함하며, 상기 자유 층은 상기 배리어 층 및 상기 캡핑 층 사이에 배치되며, 상기 캡핑 층은 마그네슘 부분 및 산화 마그네슘 부분을 포함함 ―; 및
    데이터 파일을 생성하기 위하여 상기 설계 정보를 변환하는 단계를 포함하는,
    방법.
  40. 제 39항에 있어서, 상기 데이터 파일은 GERBER 포맷을 가지는, 방법.
  41. 회로 보드상의 패키징된 반도체 디바이스의 물리적 위치결정 정보를 가지는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 패키징된 반도체 디바이스를 수용하도록 구성된 상기 회로 보드를 제조하는 단계를 포함하며, 상기 패키징된 반도체 디바이스는 적어도 하나의 메모리 셀을 포함하는 반도체 메모리 어레이를 포함하며, 상기 적어도 하나의 메모리 셀은 배리어 층, 자유 층 및 캡핑 층을 포함하며, 상기 자유 층은 상기 배리어 층 및 상기 캡핑 층 사이에 배치되며, 상기 캡핑 층은 마그네슘 부분 및 산화 마그네슘 부분을 포함하는,
    방법.
  42. 제 41항에 있어서, 상기 데이터 파일은 GERBER 포맷을 가지는, 방법.
  43. 제 41항에 있어서, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인휴대단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 디바이스에 상기 회로 보드를 집적시키는 단계를 더 포함하는, 방법.
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