KR20110134447A - 스핀 토크 전달 자기저항 랜덤 액세스 메모리(ｓｔｔ­ｍｒａｍ)에서의 소스 로딩 효과 감소 - Google Patents

스핀 토크 전달 자기저항 랜덤 액세스 메모리(ｓｔｔ­ｍｒａｍ)에서의 소스 로딩 효과 감소 Download PDF

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Abstract

STT-MRAM에서 소스 로딩 효과들을 감소시키기 위한 시스템들 및 방법들이 기재된다. 특정 실시예에서, 방법은 메모리 셀의 안정적인 동작을 가능하게 하는 자기 터널 접합(MTJ) 구조의 스위칭 전류 비를 결정하는 단계를 포함한다. 메모리 셀은 액세스 트랜지스터에 직렬로 연결된 MTJ 구조를 포함한다. 상기 방법은 또한 MTJ 구조의 자유층에 입사하는 오프셋 자계를 변경하는 단계를 포함한다. 변경된 오프셋 자계는 MTJ 구조로 하여금 스위칭 전류 비를 나타내게 한다.

Description

스핀 토크 전달 자기저항 랜덤 액세스 메모리(ＳＴＴ­ＭＲＡＭ)에서의 소스 로딩 효과 감소{REDUCING SOURCE LOADING EFFECT IN SPIN TORQUE TRANSFER MAGNETORESITIVE RANDOM ACCESS MEMORY (STT-MRAM)}
본 개시는 일반적으로 스핀 토크 전달 자기저항 랜덤 액세스 메모리(STT-MRAM)를 감소시키는 것에 관한 것이다.
비-휘발성 메모리 기술의 진보들은 자기저항 랜덤 액세스 메모리(MRAM)와 같은 저항-기반 메모리 기술들을 포함한다. MRAM 기술은 기본 메모리 엘리먼트들로서 강자성(ferromagnetic)-기반의 자기 터널 접합(MTJ)들을 사용하는 신흥 비-휘발성 메모리 기술이다. MRAM들에 공통적으로 사용되는 어레이 아키텍쳐는 1-트랜지스터 1-MTJ(1T1MTJ) 아키텍쳐이다. 이름이 나타내는 바와 같이, 이러한 아키텍쳐 내의 각각의 비트 셀은 n-채널 금속-산화막-반도체(NMOS)와 직렬로 접속되는 MTJ로 구성된다. NMOS 기술들을 스케일 다운(scale down)하는 것과 연관된 밀도 증가 및 영역 감소를 레버리지화(leverage)하기 위해서, MRAM 비트 셀에 대하여 더 작은 트랜지스터들 및 더 낮은 동작 전압들을 사용하는 것이 바람직할 수 있다. 그러나, 딥 서브마이크론 체제(deep submicron regime)로 NMOS 기술을 스케일 다운하는 것은 영역 및 밀도의 이익들을 산출하는 반면, 특히 소스 로딩 효과에 대하여, 안정적인 동작으로 1T1MTJ 아키텍쳐를 설계하는데 어려움들이 발생할 수 있다.
특정 실시예에서, 메모리 셀의 안정적인 동작을 가능하게 하는 자기 터널 접합(MTJ) 구조의 스위칭 전류 비를 결정하는 단계를 포함하는 방법이 기재된다. 상기 메모리 셀은 액세스 트랜지스터에 연결된 MTJ 구조를 포함한다. 또한, 상기 방법은 상기 MTJ 구조의 자유층에 입사하는(incident) 오프셋 자계를 변경하는 단계를 포함한다. 상기 변경된 오프셋 자계는 상기 MTJ 구조로 하여금 상기 스위칭 전류 비를 나타내게 한다. 상기 오프셋 자계는 MTJ 구조에서 자유층과 그 인접하는 층들 간의 자기저항 연결들로부터 발생할 수 있다.
오프셋 필드의 극성은 접속 타입에 의존할 수 있다. 특정 실시예에서, 메모리 셀은 메모리 셀에서 소스 로딩 효과를 감소시키기 위해서 액세스 트랜지스터가 MTJ 구조의 고정층에 전기적으로 연결된 제 1 구성으로부터 액세스 트랜지스터가 MTJ 구조의 자유층에 전기적으로 연결된 제 2 구성으로부터 조절될 수 있다. 일 실시예에서, MTJ 구조의 조절된 두께의 고정층을 갖는 메모리 셀이 기재된다. 다른 실시예에서, 기재된 방법에 따라 설계되는 메모리 셀을 포함하는, 스핀 토크 전달 자기저항 랜덤 액세스 메모리(STT-MRAM)를 포함하는 장치가 기재된다.
다른 실시예에서, 자기 터널 접합(MTJ) 구조를 포함하는 메모리 셀을 포함하는 장치가 기재된다. 상기 MTJ 구조는 비트 라인에 연결된 자유층을 포함하고 그리고 또한 고정층을 포함한다. 상기 자유층의 자기 모멘트는 제 1 상태에서 상기 고정층의 자기 모멘트에 실질적으로 평행하고, 제 2 상태에서 상기 고정층의 자기 모멘트에 실질적으로 역평행하다. 상기 고정층은 제 1 전압이 상기 비트 라인으로부터 액세스 트랜지스터에 연결된 소스 라인으로 인가될 때 상기 제 1 상태와 상기 제 2 상태 간의 스위칭을 가능하게 하기 위한 상기 MTJ 구조의 제 1 스위칭 전류 및 상기 제 1 전압이 상기 소스 라인으로부터 상기 비트 라인으로 인가될 때 상기 제 2 상태와 상기 제 1 상태 간의 스위칭을 가능하게 하기 위한 제 2 스위칭 전류에 대응하는 오프셋 자계를 생성하기 위한 물리적 차원(dimension)을 갖는다.
다른 실시예에서, 자기 터널 접합(MTJ) 구조를 포함하는 메모리 셀이 기재된다. 상기 MTJ 구조는 자유층을 포함하고 그리고 또한 비트 라인에 접속된 고정층을 포함한다. 상기 자유층의 자기 모멘트는 제 1 상태에서 상기 고정층의 자기 모멘트에 실질적으로 평행하고, 제 2 상태에서 상기 고정층의 자기 모멘트에 실질적으로 역평행하다. 상기 메모리 셀은 또한 소스 라인에 연결된 소스 단자를 갖고 도전 경로를 통해 MTJ 구조의 자유층에 연결된 드레인 단자를 갖는 액세스 트랜지스터를 포함한다. 상기 액세스 트랜지스터의 자유층과 드레인 단자 간의 제 1 거리는 고정층과 드레인 단자 간의 제 2 거리보다 더 크다.
다른 실시예에서, 복수의 메모리 셀들을 포함하는 메모리 디바이스를 포함하는 장치가 기재된다. 복수의 메모리 셀들 중 적어도 하나의 메모리 셀은 자기 터널 접합(MTJ) 구조를 포함한다. 상기 MTJ 구조의 자유층의 자기 모멘트는 제 1 상태에서 상기 MTJ 구조의 고정층의 자기 모멘트에 실질적으로 평행하고, 제 2 상태에서 상기 고정층의 자기 모멘트에 실질적으로 역평행하다. 상기 메모리 셀은 또한 상기 MTJ 구조에 연결된 액세스 트랜지스터를 포함한다. 상기 제 1 상태로부터 상기 제 2 상태로 상기 MTJ 구조를 스위칭하기 위한 제 1 스위칭 전류의 크기 비는 상기 제 2 상태로부터 상기 제 1 상태로 상기 MTJ 구조를 스위칭하기 위한 제 2 스위칭 전류의 절반보다 더 적다.
기재되는 실시예들에 의해 제공되는 하나의 특정한 이점은 상이한 비트 셀 타입들이 특정 트랜지스터 전류-전압 특성 내에서 동작하도록 디바이스 파라미터들을 조절함으로써 STT-MRAM 스위칭을 달성하는 설계 방법이다.
본 개시의 다른 양상들, 이점들 및 특징들은 다음의 섹션들: 도면들의 간단한 설명, 상세한 설명 및 특허청구범위를 포함하는 전체 명세서의 리뷰 이후에 명백해 질 것이다.
도 1은 프로그래밍된 오프셋 자계를 갖는 메모리 셀을 포함하는 메모리 디바이스의 특정 예시적인 실시예에 대한 블록 다이어그램이다.
도 2는 프로그래밍된 오프셋 자계를 갖는 메모리 셀의 특정 예시적인 실시예에 대한 다이어그램이다.
도 3은 프로그래밍된 오프셋 자계를 갖는 자기 터널 접합(MTJ) 구조의 제 1 예시적인 실시예에 대한 다이어그램이다.
도 4는 프로그래밍된 오프셋 자계를 갖는 자기 터널 접합(MTJ) 구조의 제 2 예시적인 실시예에 대한 다이어그램이다.
도 5는 메모리 셀의 동작 특성들의 제 1 실시예에 대한 다이어그램이다.
도 6은 메모리 셀의 동작 특성들의 제 2 실시예에 대한 다이어그램이다.
도 7은 프로그래밍된 오프셋 자계를 결정하는데 사용될 수 있는 스위칭 전류 비와 자계 비 간의 관계의 모델을 예시하는 다이어그램이다.
도 8은 스핀 토크 전달 자기저항 랜덤 액세스 메모리(STT-MRAM)의 소스 로딩 효과를 감소시키는 방법에 대한 흐름 다이어그램이다.
도 9는 프로그래밍된 오프셋 자계를 갖는 메모리를 갖는 저항 기반 메모리를 포함하는 무선 통신 디바이스의 특정 예시적인 실시예에 대한 블록 다이어그램이다.
도 10은 프로그래밍된 오프셋 자계를 갖는 메모리 셀을 포함하는 제조 전자 디바이스들로의 제조 공정의 특정 예시적인 실시예에 대한 데이터 흐름 다이어그램이다.
도 1을 참조하면, 프로그래밍된 오프셋 자계를 갖는 메모리 셀을 포함하는 메모리 디바이스의 특정 예시적인 실시예에 대한 다이어그램이 도시되고 일반적으로 지정된다(100). 메모리 디바이스(100)는 스핀 토크 전달 자기저항 랜덤 액세스 메모리(STT-MRAM) 메모리 어레이와 같은 메모리 어레이(102)를 포함할 수 있다. 메모리 어레이(102)는 프로그래밍된 오프셋 자계를 갖는 메모리 셀(116)을 포함한다. 메모리 어레이(102)는 비트 라인들(104)에 의해 비트 라인 로직 회로(106)에 연결(couple)될 수 있다. 메모리 어레이(102)는 워드(word) 라인들(108)에 의해 워드 라인 로직 회로(110)에 연결될 수 있다. 메모리 어레이(102)는 또한 증폭기(112)에 연결될 수도 있다.
특정 실시예에서, 프로그래밍된 오프셋 자계를 갖는 메모리 셀(116)은 1T1MTJ 구성에서 액세스 트랜지스터에 연결된 자기 터널 접합(MTJ) 구조를 포함한다. 도 2-8에 대하여 논의될 바와 같이, 메모리 셀(116)은 MTJ 구조의 오프셋 자계를 프로그래밍하기 위해서 선택되는 하나 이상의 물리적 차원(dimension)들을 가질 수 있다. 오프셋 자계는 액세스 트랜지스터가 소스 로딩 동작 상태에 있을 때 메모리 셀(116)에 데이터 값들을 기록 가능하게 하기 위해서 MTJ의 크리티컬(critical) 스위칭 지점들을 시프트(shift)하도록 프로그래밍된다.
도 2는 프로그래밍된 오프셋 자계를 갖는 메모리 셀의 특정 예시적인 실시예에 대한 다이어그램이다. 메모리 셀(200)은 하나 이상의 금속 또는 폴리실리콘 와이어들, 콘택들, 바이어스와 같은 도전 경로(208)를 통해 MTJ 구조(206)에 연결된 액세스 트랜지스터(204)를 갖는 기판(202)을 포함한다. 특정 실시예에서, 메모리 셀(200)은 도 1의 메모리 셀(116)이다.
액세스 트랜지스터(204)는 소스 라인에 연결된 소스 콘택(212)에 연결된 소스(210) 및 도전 경로(208)를 통해 MTJ 구조(206)에 연결된 드레인(216)을 갖는다. 워드 라인(214)에 인가된 전압은 소스(210)와 드레인(216) 간의 채널을 변조한다.
MTJ 구조(206)는 도전 경로(208)에 접속된 액세스 트랜지스터 전극(218)을 포함한다. MTJ 구조(206)는 액세스 트랜지스터 전극(218) 상의 반강자성(AF: antiferromagnetic)층(220), 고정층(222), 터널 장벽(224) 및 자유층(226)을 포함한다. 비트 라인 액세스 전극(228)은 비트 라인(BL)(230)에 연결된다. 자유층(226)은 드레인(216)으로부터 제 1 거리(292)만큼 떨어져 있고, 고정층(222)은 드레인(216)으로부터 제 2 거리(294)만큼 떨어져 있다. 제 2 거리(294)는 제 1 거리(292)보다 더 짧다.
고정층(222)은 AF층(220)에 의해 고정된 방향을 갖는 고정 자기 모멘트(234)를 포함한다. 자유층(226)은 고정 자기 모멘트(234)에 대한 평행 배향 또는 역평행 배향을 가질 수 있는 자기 모멘트(236)를 포함한다. 제 1 상태에서, 자유층(226)의 자계 모멘트(236)는 고정층(222)의 고정 자기 모멘트(234)에 실질적으로 평행하다("P" 상태). 제 2 상태에서, 자유층(226)의 자기 모멘트(236)는 고정층(222)의 고정 자기 모멘트(234)에 실질적으로 역평행하다("AP" 상태). "크리티컬" 전류 밀도 JC (P→ AP )로 지칭되는 제 1 전류 밀도는 MTJ 구조(206)로 하여금 제 1 상태로부터 제 2 상태("P→AP")로 스위칭하게 하는 최저 전류 밀도를 나타낸다. 제 2 "크리티컬" 전류 밀도 JC ( AP →P)는 MTJ 구조(206)로 하여금 제 2 상태로부터 제 1 상태("AP→P")로 스위칭하게 하는 최저 전류 밀도를 나타낸다. 일반적으로, P→AP 스위칭은 AP→P 스위칭보다 더 큰 전류를 요구하는데 즉, JC ( AP →P) < JC (P→ AP )이다. 또한, 크리티컬 전류 밀도들의 비대칭성은 터널링 자기저항(TMR)이 증가함에 따라 증가하는 경향이 있다.
특정 실시예에서, 고정층(222)은 도 3-8에 대하여 논의될 바와 같이, 자유층(226)의 오프셋 자계를 프로그래밍하도록 선택되는 두께와 같은 물리적 차원(232)을 갖는다. 오프셋 자계는 2개의 상태들 간의 스위칭 전류들이 메모리 셀(200)의 안정적인 동작을 보장하도록 셋팅될 수 있도록 제 1 및 제 2 크리티컬 전류 밀도들에 영향을 준다.
고정층(222)이 단일층으로서 예시되지만, 고정층(222)은 다수의 층들을 갖는 합성층을 포함할 수 있다. 또한, 다른 실시예들에서, MTJ 구조(206)는 도 2에 도시되지 않은 추가적인 층들을 포함한다.
도 3은 프로그래밍된 오프셋 자계를 갖는 자기 터널 접합(MTJ) 구조의 제 1 예시적인 실시예에 대한 다이어그램이다. MTJ 구조(300)는 장벽층(306)을 통해 고정층(304)에 연결된 자유층(302)을 포함한다. 특정 실시예에서, 자유층(302), 장벽층(306) 및 고정층(304)은 각각 도 2의 자유층(226), 터널 장벽층(224) 및 고정층(222)이다.
자유층(302)은 닐(Neel) 연결 컴포넌트 HN(308) 및 정자기(magnetostatic) 연결 HM(310)을 포함하는 오프셋 필드를 통해 고정층(304)에 자기적으로 연결된다. 닐 연결 컴포넌트 HN(308)은 계면 거칠기(interface roughness)로 인한 것이며, 필드 라인(314)에 의해 예시된다. 정자기 연결 HM(310)은 구조의 에지(edge)들에 근접한 보상되지 않은 극(pole)들로 인한 것이며, 필드 라인(312)에 의해 예시된다. 결과적인 오프셋 필드 HOFF는 다음과 같이 근사화될 수 있다.
Figure pct00001
Figure pct00002
, 그리고
Figure pct00003

여기서, B는 고정층(304)의 두께 tP(322)에 비례하는 자속이고, L은 필드 방향에서의 고정층(304)의 길이이다.
닐 연결 필드는 무시해도 될 정도이며, 터널링 절연체 증착 공정의 품질에 의해 사전결정될 수 있다. 따라서, 이러한 특정 구조에서, 오프셋 필드는 고정층(304)의 두께 tP(322)를 조절함으로써 제어될 수 있다.
도 4는 프로그래밍된 오프셋 자계를 갖는 자기 터널 접합(MTJ) 구조의 제 2 예시적인 실시예(400)에 대한 다이어그램이다. MTJ 구조(402)는 하부 전극(420) 상에 상부 전극(404), 자유층(406), 장벽층(408), 고정층(410) 및 반강자성층(418)을 포함한다. 고정층(410)은 자유층(406)에 근접하는 제 1 자기층(412), 비-자기층(414) 및 제 2 자기층(416)을 포함하는 합성층이다. 제 1 자기층(412)은 제 1 자기 모멘트를 갖고, 제 2 자기층(416)은 제 1 자기층(412)의 제 1 자기 모멘트에 역평행하는 제 2 자기 모멘트를 갖는다.
자유층(406)에서의 오프셋 필드 HOFF의 모델(422)은 제 2 자기층(416)의 두께의 함수(function)로 예시된다. 모델(422)은 일반적으로 선형(linear)으로 예시되며, 실험적으로 생성되고, 이론적으로 생성되며, 또는 이들의 임의의 결합으로 생성될 수 있다. 예시되는 바와 같이, 제 2 자기층(416)의 두께가 감소하는 것은 오프셋 자계에 네거티브 시프트(negative shift)를 적용시키는 반면, 제 2 자기층(416)의 두께를 증가시키는 것은 오프셋 자계에 포지티브 시프트(positive shift)를 적용시킨다. 또한, 오프셋 자계는 제 2 자기층(416)의 두께를 증가시킴에 따라 네거티브 오프셋 필드 값들로부터 포지티브 오프셋 필드 값들로의 트랜지션(transition)으로서 표시되는 방향을 변경할 수 있다.
예를 들어, 제 2 자기층(416)이 충분히 얇을 때, 제 1 자기층(412)은 오프셋 필드의 더 큰 컴포넌트를 자유층(406)으로 생성할 수 있다. 제 2 자기층(416)의 두께가 제 1 자기층과 비례하여 증가될 때, 제 2 자기층(416)은 제 1 자기층(412)의 것과 반대 방향으로 오프셋 필드의 증가 부분에 기여(contribute)하고, 결국 오프셋 필드의 더 큰 컴포넌트에 기여하여, 오프셋 필드의 방향을 변경하게 한다. 이러한 동작은 두께를 증가시킴에 따라 크기를 0으로 감소시키며, 이후 부호(sign)들을 변경하고, 크기를 증가시키는 오프셋 필드로 예시된다.
MTJ 구조(402) 및 대응하는 모델(422)이 2개의 자기층들(412 및 416)을 갖는 단일 고정층(410)에 기초하지만, 다른 실시예들에서, MTJ 구조(402)는 임의의 개수의 층들을 가질 수 있으며, 이들 중 임의의 층의 두께는 오프셋 필드를 세팅하도록 조절될 수 있다. 오프셋 필드 크기 및 방향을 특정하게 선택하거나 시프트하도록 다양한 두께로의 이러한 조절들을 가능하게 하는 모델들은 이론적으로 또는 실험적으로 생성되거나, 또는 이들의 임의의 결합으로 생성될 수 있다.
도 5는 메모리 셀(502)의 동작 특성들(500)의 제 1 실시예에 대한 다이어그램이다. 메모리 셀(502)은 MTJ 디바이스(504)가 고정층 상에서 증착되는 자유층을 갖는 구성을 갖고, 고정층은 트랜지스터(506)의 드레인 단자에 전기적으로 연결된다("정상" 접속). 특정 실시예에서, 메모리 셀(502)은 도 1의 메모리 셀(116) 또는 도 2의 메모리 셀(200)이고, 도 3의 MTJ 구조(300) 또는 도 4의 MTJ 구조(400)를 포함하며, 또는 이들의 임의의 결합을 수행한다.
MTJ 디바이스(504)는 "밸런싱(balance)된" 즉, 0이 중심인 저항-자계 루프(R-H 루프)(514)로 예시되는, 자계(H)의 함수로써 자기 이력 현상(hysteresis)을 나타내는 저항(R)을 갖는다. 예를 들어, 제 1 방향으로 MTJ에 통하는 큰 전류에 의해 야기되는 큰 음의 값으로 시작하면, 저항은 낮은 값을 갖는다. 저항은 H가 0을 지날 때(즉, 방향을 변경할 때) 낮게 유지된다. P-AP 스위칭에 대한 열 장벽에 대응하는 특정 필드 강도에서, 저항은 높은 값으로 증가하며, 이는 자유층의 자기 모멘트의 변경 및 메모리 셀(502)에 대한 데이터 비트의 기록을 나타낸다. 필드가 0을 지나 감소됨에 따라, 저항은 자유층의 자기 모멘트가 자신의 원래의 배향으로 리턴할 때 즉, 반대 값의 데이터 비트가 메모리 셀(502)에 기록될 때, 저항이 자신의 낮은 값으로 리턴할 때까지 높게 유지한다.
네거티브 시프트(516)가 인접한 층들 내의 하나 이상의 층들의 또는 고정층의 두께와 같은 인접한 층들의 물리적 차원을 조절함으로써 오프셋 자계를 변경함으로써 밸런싱된 R-H 루프(514)에 적용된다. 결과적인 밸런싱되지 않은 R-H 루프(512)는 저 저항 상태(즉, AP 상태)로부터 고 저항 상태(즉, P 상태)로의 트랜지션이 HC +에서 발생하고, 고 저항 상태로부터 저 저항 상태(즉, AP 상태)로의 트랜지션이 HC -에서 발생한다는 것을 예시한다. 네거티브 시프트(516)는 HC -의 크기가 HC +의 크기보다 더 크도록 네거티브 방향으로 HC - 및 HC + 모두를 시프트한다.
밸런싱되지 않은 R-H 루프(512)를 갖도록 구성되는 메모리 셀(502)의 동작에 대응하는 로드 라인 특성은 제 1 바이어스 조건(530) 및 제 2 바이어스 조건(550)에서 도시된다. 제 1 바이어스 조건(530)에서, 접지된 소스 라인(SL) 및 포지티브 전압(VBL)으로 바이어싱된 비트 라인(BL)을 갖는, MTJ 디바이스(504)를 통하는 전압의 함수로써의 MTJ 디바이스(504)의 특징은 MTJ 전류-전압(I-V) 곡선(534)에 의해 예시된다. 포지티브 게이트 전압 VG를 갖는 트랜지스터(506)의 특성은 MTJ 디바이스(504)를 통하는 전압의 함수로써 트랜지스터 I-V 곡선(532)에 의해 예시된다. MTJ I-V 곡선(534) 및 트랜지스터 I-V 곡선(532)의 교차점은 메모리 셀의 동작 지점을 표시하고, 동작 지점에서의 전압 값은 안정적인 기록 동작들에 대한 스위칭 전압보다 더 높아야 한다.
MTJ I-V 곡선(534)은 MTJ 디바이스(504)를 통하는 전압이 0에서부터 증가함에 따라 MTJ 디바이스(504)를 통하는 전류가 증가한다는 것을 예시한다. MTJ 디바이스(504)의 더 높은-저항 상태(즉, AP 상태)를 나타내는 더 낮은 라인을 따라, 전류는 트랜지션(536)이 더 낮은-저항 상태(즉, P 상태)로의 스위칭을 표시할 때까지 전압과 함께 증가한다. 트랜지션(536)은 MTJ 디바이스(504)를 통하는 전류 밀도가 크리티컬 전류 밀도(JC ( AP →P))와 동일할 때 크리티컬 전류 IC +(538)에서 발생한다. MTJ 디바이스(504)를 통하는 전류는 더 낮은 저항 상태에 대응하는 레이트로 전압을 증가시킴에 따라 계속 증가한다. MTJ 디바이스(504)를 통하는 전압이 감소함에 따라, MTJ 디바이스(504)를 통하는 전류는 더 낮은 저항 상태에서 실질적으로 선형적으로 감소한다.
제 2 바이어스 조건(550)에서, VBL으로 바이어싱되는 소스 라인(SL) 및 접지된 비트 라인(BL)을 갖는 MTJ 디바이스(504)를 통하는 전압의 함수로써 MTJ 디바이스(504)의 특성은 MTJ 전류-전압(I-V) 곡선(556)에 의해 예시된다. 네거티브 게이트 전압 -VG를 갖는 트랜지스터(506)의 특성은 MTJ 디바이스(504)를 통하는 전압의 함수로써 트랜지스터 I-V 곡선(552)에 의해 예시된다. MTJ I-V 곡선(554) 및 트랜지스터 I-V 곡선(552)의 교차점은 메모리 셀(502)의 안정적인 동작 지점을 표시한다.
트랜지스터 I-V 곡선(552)은 소스 로딩 효과의 결과로서 트랜지스터 I-V 곡선(532)에 비해 감소된 전류를 증명한다. 특히, 트랜지스터(506)가 n-채널 금속-산화막-반도체(NMOS)-타입 전계 효과 트랜지스터일 때, 제 1 바이어스 조건(530)에서 게이트-소스 전압 차(VGS)는 상수 VG -이다. 이에 반해, 제 2 바이어스 조건(550) 하에서, 게이트-소스 전압 차는 MTJ 디바이스(504)를 통하는 전압(VMTJ)과 다르다.
MTJ I-V 곡선(544)은 MTJ 디바이스(504)를 통하는 전압이 0에서부터 크기가 증가함(즉, 더 네거티브하게 됨)에 따라, MTJ 디바이스(504)를 통하는 전류는 동작 상태(530)에서와 반대 방향으로 크기가 증가한다(즉, 증가된 전류 흐름). MTJ 디바이스(504)의 P 상태를 나타내는 더 낮은 라인을 따라, MTJ 디바이스(504)를 통하는 전류는 트랜지션(556)이 AP 상태로의 스위칭을 표시할 때까지 전압과 함께 크기가 증가한다. 트랜지션(556)은 MTJ 디바이스(504)를 통하는 전류 밀도가 크리티컬 전류 밀도 JC (P→ AP )와 동일할 때 크리티컬 전류 IC -(558)에서 발생한다. 감소된 전류로의 트랜지션 이후, MTJ 디바이스(504)를 통하는 전류는 더 높은 저항 상태에 대응하는 레이트로 전압과 함께 크기가 계속 증가한다. MTJ 디바이스(504)를 통하는 전압이 네거티브 값으로부터 0으로 리턴됨에 따라, MTJ 디바이스(504)를 통하는 전류의 크기는 더 높은 저항 상태에서 실질적으로 선형적으로 감소한다.
메모리 셀(502)의 로드라인 분석은 트랜지스터(506)가 MTJ 디바이스로 하여금 제 1 바이어스 조건(530)에서 AP 상태로부터 P 상태로 스위칭 가능하게 하기 위한 그리고 또한 제 2 바이어스 조건(550)에서 P 상태로부터 AP 상태로 스위칭 가능하게 하기 위한 충분한 전류를 제공한다는 것을 표시한다. 그러나, 밸런싱된 R-H 루프(514)에 대응하는 MTJ I-V 커브를 나타내는 점선들에 의해 예시됨으로써 표시되는 바와 같이, 밸런싱된 R-H 루프(514)의 네거티브 시프트(516)를 야기하기 위한 오프셋 전계를 생성하지 않고, P→AP 트랜지션(562)은 제 2 바이어스 조건(550)에서 트랜지스터 디바이스(506)에 의해 제공될 수 있는 전류보다 더 큰 전류를 요구한다. 그 결과, 메모리 셀(502)은 밸런싱된 R-H 루프(514)로는 불안정하고, 데이터는 MTJ I-V 커브들에서 시프트(560)를 생성하는 네거티브 시프트(516)를 적용시키지 않고 메모리 셀(502)에 신뢰성있게 기록될 수 없다.
시프트(560)는 더 작은 크기의 전류 밀도 JC (P→ AP )에서 발생하는 트랜지션(556)으로 P→AP 트랜지션(562)을 시프트하며, 더 큰 전류 밀도 JC ( AP →P)에서 발생하는 트랜지션(536)으로 AP→P 트랜지션(540)을 시프트한다. 따라서, 예를 들어, MTJ 디바이스(504)의 고정층의 두께를 조절함으로써, 네거티브 시프트(516)를 야기하기 위한 오프셋 자계를 생성하는 것은 MTJ I-V 응답에서 시프트(560)를 야기하고, | JC(P→ AP )|/ JC ( AP →P)의 비를 감소되게 하며, 이는 메모리 셀(502)의 안정적인 동작 및 정확한 스위칭을 가능하게 한다.
도 6은 메모리 셀(602)의 동작 특성들의 제 2 실시예의 다이어그램이다. 메모리 셀(602)은 MTJ 디바이스가 고정층 상에서 증착되는 자유층을 갖는 제 1 구성(604)을 갖고, 자유층이 도전 경로를 통해 트랜지스터의 드레인 단자에 전기적으로 연결되도록 "역방향 접속(reverse connect)"된다. 예를 들어, 도전 경로는 MTJ 디바이스의 상부 전극에 드레인 단자를 전기적으로 접속시키는 와이어들, 바이어스들 및 콘택들을 포함할 수 있다. 메모리 셀(602)은 MTJ 디바이스가 고정층이 자유층 상에서 증착되고 자유층이 트랜지스터의 드레인 단자에 전기적으로 연결되는 "반전된 층(reversed layer)" 구조를 갖는 제 2 구성(606)을 대안적으로 가질 수 있다. 특정 실시예에서, 메모리 셀(602)은 도 1의 메모리 셀(116)이다.
구성(604 또는 606)에서, MTJ 디바이스(602)는 "밸런싱된" 즉, 0이 중심인 저항-자계 루프(R-H 루프)(614)를 가질 수 있다. 포지티브 시프트(616)는 고정층의 두께 또는 고정층 내의 하나 이상의 층들과 같은 인접한 층들의 물리적 차원을 조절함으로써 오프셋 자계를 변경함으로써 밸런싱된 R-H 루프(614)에 적용된다. 결과적인 밸런싱되지 않은 R-H 루프(612)는 저 저항 상태(즉, P 상태)로부터 고 저항 상태(즉, AP 상태)로의 트랜지션이 HC +에서 발생하고, 고 저항 상태로부터 고 저항 상태(즉, AP 상태)로의 트랜지션이 HC -에서 발생한다는 것을 예시한다. 포지티브 시프트(616)는 HC +의 크기가 HC -의 크기보다 더 크도록 포지티브 방향으로 HC - 및 HC+ 모두를 시프트한다.
밸런싱되지 않은 R-H 루프(612)를 갖도록 구성되는 메모리 셀(602)의 동작에 대응하는 로드 라인 특성은 제 1 바이어스 조건(630) 및 제 2 바이어스 조건(650)에 도시된다. 제 1 바이어스 조건(630)에서, 접지되는 소스 라인(SL) 및 포지티브 전압(VBL)으로 바이어싱되는 비트 라인(BL)을 갖는 MTJ 디바이스를 통하는 전압의 함수로써의 MTJ 디바이스의 특성은 MTJ 전류-전압(I-V) 커브(634)에 의해 예시된다. 포지티브 게이트 전압 VG를 갖는 트랜지스터의 특성은 MTJ 디바이스를 통하는 전압의 함수로써 트랜지스터 I-V 커브(632)에 의해 예시된다. MTJ I-V 커브(634) 및 트랜지스터 I-V 커브(632)의 교차점은 메모리 셀의 안정적인 동작 지점을 표시한다.
트랜지스터 I-V 곡선(632)은 (역 바이어스 조건들을 갖는) 도 5에 설명되는 소스 로드 효과와 유사한 소스 로드 효과를 나타낸다. 전술된 바와 같이, MTJ 스위칭 비대칭성은 P→AP 스위칭에 대해서보다 P→AP 스위칭에 대해서 더 큰 전류를 요구하는 경향이 있는데 즉, JC ( AP →P) < JC (P→ AP )이다. MTJ 디바이스의 접속 또는 층 증착을 반전시킴으로써, 소스 로딩 효과로 인한 감소된 트랜지스터 전류는 제 1 바이어스 조건(630)에서 요구되는 더 작은 스위칭 전류로 인하여 더 적은 영향을 가질 수 있다. 그러나, 점선들에 의해 표시되는 바와 같이, 밸런싱된 R-H 루프(614) 조건들 하에서 동작하는 것은 AP→P 트랜지션(640)에서 소스 로딩 효과로 인하여 트랜지스터에 의해 제공될 수 있는 것보다 더 큰 전류를 요구한다.
제 2 바이어스 조건(650) 하에서, VBL로 바이어싱된 소스 라인(SL) 및 접지되는 비트 라인(BL)을 갖는 MTJ 디바이스를 통하는 함수로써의 MTJ 디바이스의 특성은 MTJ 전류-전압(I-V) 커브(654)에 의해 예시된다. 네거티브 게이트 전압 -VG를 갖는 트랜지스터의 특성은 MTJ 디바이스를 통하는 전압의 함수로써 트랜지스터 I-V 커브(652)에 의해 예시된다. MTJ I-V 커브(654) 및 트랜지스터 I-V 커브(652)의 교차점은 메모리 셀(602)의 안정적인 동작 지점을 표시한다.
메모리 셀(602)의 로드라인 분석은 밸런싱되지 않은 R-H 커브(612)를 생성하도록 포지티브 시프트(616)가 적용될 때 트랜지스터가 MTJ 디바이스로 하여금 제 1 바이어스 조건(630)에서 AP 상태로부터 P 상태로 스위칭 가능하게 하기 위한 그리고 또한 제 2 영역에서 P 상태로부터 AP 상태로 스위칭 가능하게 하기 위한 충분한 전류를 제공한다는 것을 표시하며, 이는 트랜지션들(636 및 656) 각각으로의 MTJ 트랜지션들(640 및 662)의 시프트(660)를 초래한다. 시프트(660)는 제 1 바이어스 조건(630)에서 크리티컬 전류의 크기를 감소시키고, 제 2 바이어스 조건(650)에서 크리티컬 전류의 크기를 증가시키는 네거티브 시프트이며, 이로써 메모리 셀(602)의 트랜지스터는 MTJ 디바이스의 안정적인 동작 및 적절한 스위칭을 가능하게 하기 위한 충분한 전류를 제공할 수 있다.
시프트(660)는 더 큰 크기의 전류 밀도 JC (P→ AP )에서 발생하는 트랜지션(656)으로 P→AP 트랜지션(662)을 시프트하고, 더 작은 크기의 전류 밀도 JC ( AP →P)에서 발생하는 트랜지션(636)으로 AP→P 트랜지션(640)을 시프트한다. 따라서, 예를 들어, MTJ 디바이스의 고정층의 두께를 조절함으로써, 포지티브 시프트(616)를 야기하기 위한 오프셋 자계를 생성하는 것은 MTJ I-V 응답에서 시프트(660)를 야기하고, | JC (P→ AP )|/ JC ( AP →P)의 비를 증가되게 하며, 이는 메모리 셀(602)의 안정적인 동작 및 정확한 스위칭을 가능하게 한다.
도 5 및 도 6이 충분한 오프셋 필드를 인가함으로써 밸런싱된 R-H 루프 조건으로부터의 시프트가 메모리 셀이 안정적이 되도록 하는 실시예들을 예시하지만, 밸런싱된 R-H 루프들을 갖는 불안정적인 동작 및 밸런싱되지 않은 R-H 루프들을 갖는 안정적인 동작을 증명하는 이들 실시예들은 제한이 아닌 설명의 용이함을 위해서 사용된다. 일반적으로, 메모리 셀의 적절한 동작은 R-H 루프가 밸런싱되는지의 여부에 관계없을 수 있다. 대신에, 적절한 동작을 달성하도록 메모리 셀을 조절하는 것은 동작 바이어스 조건들 하에서 트랜지스터에 의해 달성가능한 레벨들로 스위칭 전류 레벨들을 조절하도록 R-H 루프를 시프트할 방향 및 크기를 결정하는 것(즉, 도 5-6에 예시되는 로드라인들에서 트랜지스터 I-V 커브들 내에서 발생하도록 트랜지션 지점들을 시프트하는 것)에 기초할 수 있다. 따라서, 안정적인 동작을 초래하기 위한 스위칭 전류 레벨들의 조절은 R-H 루프를 시프트할 양을 표시할 수 있고, 이는 R-H 루프의 시프트에 영향을 주는 오프셋 필드의 조절을 표시할 수 있으며, 이는 오프셋 필드를 조절하기 위해서 고정층의 하나 이상의 물리적 차원들(예를 들어, 층 두께)의 변화를 표시할 수 있다.
도 7은 프로그래밍된 오프셋 자계를 결정하는데 사용될 수 있는 스위칭 전류 비와 자계 비 간의 관계의 모델(700)을 예시하는 다이어그램이다. 모델(700)은 곡선들(702, 704 및 706)로 도시되는 열 안정성 EB의 3개의 상이한 값들에 대한, β로 지칭되는 자계 비 Hoff/Hc의 함수로써 스위칭 전류 비 |JC -|/ JC +(예를 들어, 도 5-6에 대하여 논의된 바와 같은 |JC (P→ AP )|/ JC ( AP →P))를 예시한다.
특정 실시예에서, 모델(700)은 다음의 수식에 기초하는 이론적 모델이다.
Figure pct00004

여기서,
Figure pct00005
는 크리티컬 전류 밀도이고, kB는 볼츠만 상수이며, T는 온도이고, τ/τ0은 기록 전류 듀레이션 τ 대 상수 파라미터τ0의 비를 나타낸다.
Figure pct00006
는 다음과 같이 주어지는 열 안정성이다.
Figure pct00007

여기서, MS는 포화 자기화이고, V는 MTJ의 볼륨이며, β는 Hoff/Hc이다.
스위칭 전류 비 | JC -|/ JC +는 다음과 같이 주어진다.
Figure pct00008

여기서,
Figure pct00009
이다.
모델(700)은 기본적인 STT 스위칭 이론에 기초할 수 있고, 또는 다른 실시예들에서, 모델(700)은 추가적인 물리적 시뮬레이션 또는 모델링, 또는 실험적 모델, 또는 이들의 임의의 결합에 의해 조절될 수 있다.
모델(700)은 스위칭 전류 비 β, 오프셋 자계 Hoff 및 스위칭 필드 강도 Hc 간의 관계를 제공한다. 예를 들어, 스위칭 전류 비는 메모리 셀의 안정적 동작을 가능하게 하는 것으로 결정될 수 있고, 모델(700)은 스위칭 전류 비를 갖도록 메모리 셀의 MTJ 디바이스의 동작을 조절하기 위해서 오프셋 자계를 변경할 양을 결정하도록 액세스될 수 있다.
도 8은 스핀 토크 전달 자기저항 랜덤 액세스 메모리(STT-MRAM)의 소스 로딩 효과를 감소시키는 방법(800)의 특정 실시예에 대한 흐름 다이어그램이다.
802에서, RA, MR 및 Hc에 대한 초기 타겟들은 타겟 애플리케이션에 대한 사양들을 충족하도록 세팅될 수 있다. 전형적으로, 판독 회로는 MR에 대한 임계치를 세팅하고, RA는 타겟 MTJ 구조의 STT 스위칭 특성들 및 터널링 절연체의 파괴(breakdown) 특성들을 고려하여 결정된다. 또한, 타겟 Hc 값은 요구되는 최소한의 열 안정성(EB)에 의해 제한될 수 있으며, MTJ의 종횡 비(aspect ratio)를 조절함으로써 제어될 수 있다.
804로 진행하면, 액세스 트랜지스터에 직렬로 연결된 MTJ 구조를 포함하는 메모리와 같은, 상이한 트랜지스터 폭들을 갖는 다양한 비트셀들이 제조될 수 있다. 예를 들어, 도 1의 메모리 셀(116), 도 2의 메모리 셀(200), 도 5의 메모리 셀(502), 또는 도 6의 메모리 셀(602)일 수 있다. 메모리 셀은 도 5의 메모리 셀의 구성과 같은 제 1 구성("타입 I"), 도 6의 메모리 셀(602)의 구성(604)과 같은 제 2 구성("타입 II"), 또는 도 6의 메모리 셀(602)의 구성(606)과 같은 제 3 구성("타입 III")을 가질 수 있다.
806으로 진행하면, 메모리 셀의 스위칭 특성이 결정될 수 있다. 예를 들어, 메모리 셀의 스핀 토크 전달(STT) 스위칭 특성이 측정될 수 있다. 초기 크리티컬 전류 밀도 Jc 비대칭성은 잘 알려져 있을 수 있다.
808로 진행하면, 트랜지스터 로드라인 분석은 메모리 셀의 안정적인 동작을 가능하게 하는 스위칭 전류 비를 결정하도록 수행될 수 있다. 트랜지스터 폭 및 워드 라인 전압들을 변경함으로써 로드라인들이 달라질 수 있다는 점에 유의하여야 한다. 트랜지스터 폭, 워드 라인 전압 및 가능한 오프셋 필드의 최적의 결합이 추정될 수 있다. 자기 터널 접합(MTJ) 구조의 스위칭 전류 비는 메모리 셀의 안정적인 동작을 가능하게 하는 것으로 결정된다. 스위칭 전류 비는 도 5-6에 대하여 설명되는 바와 같이 비 |JC (P→ AP )|/ JC ( AP →P) 또는 도 7에 대하여 설명되는 바와 같이 |JC -|/ JC +와 같이, 제 1 상태로부터 제 2 상태로 스위칭하기 위한 제 1 크리티컬 전류 밀도를 제 2 상태로부터 제 1 상태로 스위칭하기 위한 제 2 크리티컬 전류 밀도로 나눈 것에 기초할 수 있다.
810으로 진행하면, 오프셋 자계(Hoff)를 변경할 양은 스위칭 전류 비 |JC -|/ JC+의 크기에 기초하여 결정될 수 있다. 예를 들어, 오프셋 자계 Hoff를 변경할 양은 스위칭 전류 비 |JC -|/ JC +, 오프셋 자계 Hoff 및 스위칭 필드 강도(Hc) 간의 관계의 수학적 모델을 사용하여 결정될 수 있다. 구체적으로, Hoff/Hc의 값은 예를 들어, 도 7에 대하여 논의되는 바와 같이 |JC -|/ JC + 및 Hoff/Hc 간의 관계로부터 결정될 수 있다. 다른 예로서, 오프셋 자계 Hoff를 변경할 양은 스위칭 전류 비 |JC -|/ JC+, 오프셋 자계 Hoff 및 스위칭 필드 강도 Hc 간의 관계의 실험적 모델을 사용하여 결정될 수 있다.
오프셋 자계 Hoff는 도 4에 대하여 논의되는 바와 같이, 예를 들어, 고정층에서 하나 이상의 층 두께를 변경함으로써, MTJ 구조의 물리적 차원을 변경함으로써 달성가능할 수 있다. 그러나, 이러한 변경된 메모리 셀은 동작을 위한 충분한 열 안정성을 갖지 않을 수 있다.
812로 진행하면, 외부 자계(Hext)는 조절된 두께의 고정층을 갖는 MTJ 구조의 동작을 시뮬레이션하는데 적용될 수 있다. 외부 자계가 존재할 때의 메모리 셀의 열 안정성(EB)은 오프셋 자계 Hoff를 달성하기 위한 조절 이후 메모리 셀의 열 안정성을 예측하도록 테스트될 수 있다.
결정(814)으로 진행하면, 메모리 셀이 타겟 열 안정성을 충족하는지의 여부에 대한 결정이 이루어질 수 있다. 타겟 열 안정성이 충족되지 않은 경우, 816에서 MTJ 스택은 열 안정성을 증가시키도록 재설계될 수 있다. 예를 들어, MTJ 구조는 예측된 열 안정성이 사전 결정된 임계치를 만족시키지 않을 때 재결정될 수 있다. MTJ 구조를 재결정하는 일례는 도 5-6에 대하여 논의되는 바와 같이, 소스 로딩 효과를 초래하는 바이어스 조건들 하에서 스위칭 전류 요건을 완화하기 위해서, 도 6의 메모리 셀(602)의 구성(604 또는 606)과 같은 "반전된" 메모리 셀 구성으로 설계를 변경하는 것이다.
타겟 열 안정성이 충족되는 경우, 818에서 외부 필드가 실질적으로 0인지의 여부에 대한 결정이 이루어질 수 있다. 외부 필드가 실질적으로 0인 것으로 결정되는 경우, 열적으로 안정적인 설계에서 달성되었으므로 적절한 스위칭 동작이 822에서 방법이 종료될 수 있다.
이와 달리, 외부 필드가 실질적으로 0이 아닌 경우, 820에서 Hoff에 대한 고정층 두께가 조절될 수 있다. 조절되는 두께는 합성 고정층 중 하나 이상의 특정 층들의 두께일 수 있으며, 도 4의 모델(422)과 같은 모델을 사용하여 결정될 수 있다. MTJ 구조의 고정층의 두께는 MTJ 구조의 자유층에 연결된 오프셋 자계 Hoff를 변경하도록 조정된다. 변경된 오프셋 자계는 MTJ 구조로 하여금 메모리 셀에서 안정적인 동작을 가능하게 하도록 결정되는 스위칭 전류 비 |JC -|/ JC +를 나타내게 한다. 예를 들어, 오프셋 자계는 스위칭 전류 비를 감소시키는 포지티브 필드 컴포넌트를 추가함으로써 변경될 수 있다. 특정 실시예에서, 고정층의 두께가 오프셋 자계를 증가시키도록 조절될 때, 스위칭 전류 비는 감소된다.
고정층 두께를 조절한 이후, 802에서, 또는 MTJ 구조를 재설계한 이후, 816에서, 프로세싱이 804로 리턴할 수 있으며, 여기서 비트 셀이 조절된 또는 재설계된 속성들을 사용하여 제조될 수 있다. 따라서, 방법(800)에 의해 결정되는 바와 같은 MTJ 구조의 고정층의 조절된 두께를 갖는 메모리 셀이 804에서 제조될 수 있으며, 메모리 셀이 814 및 818에서의 결정들을 만족하는 경우, 메모리 셀의 설계는 설계 라이브러리 또는 다른 전자 설계 툴에 저장되고, 다른 디바이스들의 컴포넌트로서 사용될 수 있다. 예를 들어, STT-MRAM 메모리는 방법(800)에 따라 설계될 수 있다. 방법(800)에 따라 또는 여기에서 설명되는 다른 실시예들에 따라 설계되는 메모리 셀들은 모바일 폰, 셋-탑 박스 디바이스, 컴퓨터, 개인용 디지털 보조기(PDA), 음악 플레이어, 비디오 플레이어, 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스 또는 이들의 임의의 결합과 같은 다양한 디바이스들에 포함될 수 있다.
다른 실시예에서, 방법(800)은 제조 비트 셀들을 포함하지 않을 수 있고, 대신에 자동화된 설계 공정 또는 설계 툴의 일부로서 비트셀 설계들의 동작을 예측하도록 물리적 시스템 시뮬레이션들을 수행할 수 있다. 예를 들어, 특정 실시예에서, 방법(800)의 전부 또는 일부는 메모리 셀 설계를 사용하여 메모리를 제조하기 전에 STT-MRAM 메모리 셀 설계를 반복적으로 개선시키도록, 전용 회로, 필드 프로그램가능한 게이트 어레이들, 컴퓨터 메모리에 저장되는 소프트웨어를 실행하는 프로세서와 같은 컴퓨터 판독가능 매체에서 명백하게 구현되는 컴퓨터 판독가능 명령들을 실행하는 프로세서, 방법(800)의 전부 또는 일부를 구현하도록 구성되는 다른 유형의 물리적 디바이스들 또는 이들의 임의의 결합에 의해 수행될 수 있다.
도 9를 참조하면, 프로그래밍된 오프셋 자계들을 갖는 메모리 셀들을 포함하는 저항 기반 메모리를 포함하는 휴대용 전자 디바이스의 특정 예시적인 실시예에 대한 블록 다이어그램이 도시되고 일반적으로 지정된다(900). 디바이스(900)는 메모리(932)에 연결된 그리고 또한 프로그래밍된 오프셋 자계들을 갖는 메모리 셀들을 포함하는 저항 기반 메모리(964)에 연결된 디지털 신호 프로세서(DSP)(910)와 같은 프로세서를 포함한다. 예시적인 예에서, 저항 기반 메모리(964)는 도 1에 도시되는 메모리 디바이스(100)를 포함하고, 또는 도 2, 5 및 6 각각에 도시되는 메모리 셀들(200, 502, 602 또는 606) 중 하나 이상을 포함하며, 도 8의 방법(800)에 따라 형성되고, 이들의 임의의 결합으로 이루어진다. 특정 실시예에서, 저항 기반 메모리(964)는 스핀 토크 전달 자기저항 랜덤 액세스 메모리(STT-MRAM)이다.
도 9는 또한 디지털 신호 프로세서(910) 및 디스플레이(928)에 연결된 디스플레이 제어기(926)를 도시한다. 코더/디코더(코덱(CODEC))(934)는 또한 디지털 신호 프로세서(910)에 연결될 수도 있다. 스피커(936) 및 마이크로폰(938)은 코덱(934)에 연결될 수 있다. 도 9는 또한 무선 트랜시버(940)가 디지털 신호 프로세서(910) 및 무선 안테나(942)에 연결될 수 있다는 것을 표시한다.
프로세서(910)는 저항 기반 메모리(964)의 메모리 셀들의 개별 메모리 셀들 또는 그룹들에서 메모리 동작들을 수행하도록 구성된다. 예를 들어, 프로세서(910)는 무선 통신 네트워크를 통해 수신되는 오디오 데이터 또는 비디오 데이터와 같은 안테나(942) 및 무선 트랜시버(940)를 통해 수신되는 저항 기반 메모리(964)에서 데이터를 저장하도록 구성될 수 있다. 프로세서(910)는 예를 들어, 디스플레이 디바이스(928)에서 디스플레이하기 위해서, 스피커(936)에서 생성하기 위해서, 또는 이들의 임의의 결합을 수행하기 위해서, 데이터 표시를 개시하도록 저항 기반 메모리(964)에서 저장되는 데이터를 검색하도록 구성될 수 있다.
특정 실시예에서, DSP(910), 디스플레이 제어기(926), 메모리(932), 코덱(934), 무선 트랜시버(940) 및 저항-기반-메모리(964)는 시스템-패키지 또는 시스템-온-칩 디바이스(922)에 포함된다. 특정 실시예에서, 입력 디바이스(930) 및 파워 서플라이(944)는 시스템-온-칩 디바이스(922)에 연결된다. 또한, 특정 실시예에서, 도 9에 도시되는 바와 같이, 디스플레이(928), 입력 디바이스(930), 스피커(936), 마이크로폰(938), 무선 안테나(942) 및 파워 서플라이(944)는 시스템-온-칩 디바이스(922)의 외부에 있다. 그러나, 디스플레이(928), 입력 디바이스(930), 스피커(936), 마이크로폰(938), 무선 안테나(942) 및 파워 서플라이(944) 각각은 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(922)의 컴포넌트에 연결될 수 있다.
상기 기재되는 디바이스들 및 기능들은 컴퓨터 판독가능 매체 상에 저장되는 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER 등)로 설계 및 구성될 수 있다. 이러한 일부 또는 모든 파일들은 이러한 파일들에 기초하여 디바이스들을 제조하는 제조자들에게 제공될 수 있다. 이후 반도체 다이로 커팅(cut)되고 반도체 칩으로 패키징되는 반도체 웨이퍼들을 포함한다. 이후, 칩들은 전술된 디바이스들에서 사용된다. 도 10은 전자 디바이스 제조 공정(1000)의 특정 예시적인 실시예를 도시한다.
물리적 디바이스 정보(1002)는 조사 컴퓨터(1006)에서와 같은 제조 공정(1000)에서 수신된다. 물리적 디바이스 정보(1002)는 도 1의 메모리 디바이스(100), 도 2의 메모리 셀(200), 도 5의 메모리 셀(502), 도 6의 구성(604 또는 606)을 갖는 메모리 셀(602), 또는 이들의 임의의 결합과 같은 반도체 디바이스의 적어도 하나의 물리적 속성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(1002)는 조사 컴퓨터(1006)에 연결된 사용자 인터페이스(1004)를 통해 입력되는 물리적 파라미터들, 물질 특성들, 구조 정보를 포함할 수 있다. 조사 컴퓨터(1006)는 메모리(1010)와 같이 컴퓨터 판독가능 매체에 연결된 하나 이상의 프로세싱 코어들과 같은 프로세서(1008)를 포함한다. 메모리(1010)는 프로세서(1008)로 하여금 파일 포맷을 따르도록 그리고 라이브러리 파일(1012)을 생성하도록 물리적 디바이스 정보(1002)를 변환하게 하도록 실행가능한 컴퓨터 판독가능 명령들을 저장할 수 있다.
특정 실시예에서, 라이브러리 파일(1012)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(1012)은 전자 설계 자동화(EDA) 툴(1020)로 사용하기 위해서 제공되는, 도 1의 메모리 디바이스(100), 도 2의 메모리 셀(200), 도 5의 메모리 셀(502), 도 6의 구성(604 또는 606)을 갖는 메모리 셀(602), 또는 이들의 임의의 결합을 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
라이브러리 파일(1012)은 메모리(1018)에 연결된, 하나 이상의 프로세싱 코어들과 같은 프로세서(1016)를 포함하는 설계 컴퓨터(1014)에서 EDA 툴(1020)과 함께 사용될 수 있다. EDA 툴(1020)은 설계 컴퓨터(1014)의 사용자로 하여금 라이브러리 파일(1012)의, 도 1의 메모리 디바이스(100), 도 2의 메모리 셀(200), 도 5의 메모리 셀(502), 도 6의 구성(604 또는 606)을 갖는 메모리 셀(602), 또는 이들의 임의의 결합을 사용하는 회로를 설계 가능하게 하기 위한 메모리(1018)에서 프로세서 실행가능한 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(1014)의 사용자는 설계 컴퓨터(1014)에 연결된 사용자 인터페이스(1024)를 통해 회로 설계 정보(1022)를 입력할 수 있다. 회로 설계 정보(1022)는 도 1의 메모리 디바이스(100), 도 2의 메모리 셀(200), 도 5의 메모리 셀(502), 도 6의 구성(604 또는 606)을 갖는 메모리 셀(602), 또는 이들의 임의의 결합과 같은 반도체 디바이스의 적어도 하나의 물리적 속성을 표시하는 설계 정보를 포함할 수 있다. 예시하기 위해서, 회로 설계 속성은 특정 회로들의 식별 및 회로 설계에서 다른 엘리먼트들의 관계들, 위치 정보, 피쳐(feature) 사이즈 정보, 상호접속 정보 또는 반도체 디바이스의 물리적 속성을 나타내는 다른 정보를 포함할 수 있다.
설계 컴퓨터(1014)는 파일 포맷에 따르도록 회로 설계 정보(1022)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시하기 위해서, 파일 형성은 평면 기하학적 형상들, 텍스트 라벨들 및 그래픽 데이터 시스템(GDSII) 파일 포맷과 같은 계층적 포맷에서의 회로 레이아웃에 대한 다른 정보를 나타내는 데이터베이스 바이너리 파일 포맷을 포함할 수 있다. 설계 컴퓨터(1014)는 다른 회로들 또는 정보에 추가로, 도 1의 메모리 디바이스(100), 도 2의 메모리 셀(200), 도 5의 메모리 셀(502), 도 6의 구성(604 또는 606)을 갖는 메모리 셀(602), 또는 이들의 임의의 결합을 설명하는 정보를 포함하는 GDSII 파일(1026)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시하기 위해서, 데이터 파일은 도 1의 메모리 디바이스를 포함하고 또한 SOC 내의 추가적인 전자 회로들 및 컴포넌트들을 포함하는 시스템-온-칩(SoC)에 대응하는 정보를 포함할 수 있다.
GDSII 파일(1026)은 GDSII 파일(1026)에서 변환된 정보에 따라, 도 1의 메모리 디바이스(100), 도 2의 메모리 셀(200), 도 5의 메모리 셀(502), 도 6의 구성(604 또는 606)을 갖는 메모리 셀(602), 또는 이들의 임의의 결합을 제조하기 위한 제조 공정(1028)에서 수신될 수 있다. 예를 들어, 디바이스 제조 공정은 대표적 마스크(1032)로 예시되는 포토리소그래피 공정에 사용될 마스크들과 같은 하나 이상의 마스크들을 생성하도록 마스크 제조자(1030)에게 GDSII 파일(1026)을 제공하는 단계를 포함한다. 마스크(1032)는 제조 공정 동안 대표적 다이(1036)와 같은 다이들로 분리 및 테스트될 수 있는 하나 이상의 웨이퍼들(1034)을 생성하는데 사용될 수 있다. 다이(1036)는 도 1의 메모리 디바이스(100), 도 2의 메모리 셀(200), 도 5의 메모리 셀(502), 도 6의 구성(604 또는 606)을 갖는 메모리 셀(602), 또는 이들의 임의의 결합을 포함하는 회로를 포함한다.
다이(1036)가 대표적 패키지(1040)로 포함되는 경우, 다이(1036)는 패키징 공정(1038)에 제공될 수 있다. 예를 들어, 패키지(1040)는 시스템-패키지(SiP) 배열과 같은 단일 다이(1036) 또는 다수의 다이들을 포함할 수 있다. 패키지(1040)는 합동 전자 디바이스 엔지니어링 협의회(JEDEC: Joint Electron Device Engineering Council) 표준들과 같은 하나 이상의 표준들 또는 규격들에 따르도록 구성될 수 있다.
패키지(1040)와 관련된 정보는 예를 들어, 컴퓨터(1046)에 저장된 컴포넌트 라이브러리를 통해 다양한 제품 디자이너들에게 분배될 수 있다. 컴퓨터(1046)는 메모리(1050)에 연결된, 하나 이상의 프로세싱 코어들과 같은 프로세서(1048)를 포함할 수 있다. 인쇄 회로 기판(PCB) 툴은 사용자 인터페이스(1044)를 통해 컴퓨터(1046)의 사용자로부터 수신된 PCB 설계 정보(1042)를 프로세싱하기 위한 프로세서 실행가능한 명령들로서 메모리(1050)에 저장될 수 있다. PCB 설계 정보(1042)는 회로 보드 상의 패키징된 반도체 디바이스의 물리적 위치 정보를 포함할 수 있는데, 패키징된 반도체 디바이스는 도 1의 메모리 디바이스(100), 도 2의 메모리 셀(200), 도 5의 메모리 셀(502), 도 6의 구성(604 또는 606)을 갖는 메모리 셀(602), 또는 이들의 임의의 결합을 포함하는 패키지(1040)에 대응한다.
컴퓨터(1046)는 회로 보드 상에서 패키징된 반도체 디바이스의 물리적 위치 정보 뿐만 아니라 트레이스(trace)들 및 바이어스와 같은 전기적 접속들의 레이아웃을 포함하는 데이터를 갖는 GERBER 파일(1052)과 같은 데이터 파일을 생성하도록 PCB 설계 정보(1042)를 변환하도록 구성될 수 있는데, 여기서 패키징된 반도체 디바이스는 도 1의 메모리 디바이스(100), 도 2의 메모리 셀(200), 도 5의 메모리 셀(502), 도 6의 구성(604 또는 606)을 갖는 메모리 셀(602), 또는 이들의 임의의 결합에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성되는 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수 있다.
GERBER 파일(1052)은 보드 어셈블리 공정(1054)에서 수신되고, GERBER 파일(1052) 내에 저장된 설계 정보에 따라 제조되는, 대표적인 PCB(1056)와 같은 PCB들을 생성하는데 사용될 수 있다. 예를 들어, GERBER 파일(1052)은 PCB 생성 공정의 다양한 단계들을 수행하기 위한 하나 이상의 기계들에 업데이트될 수 있다. PCB(1056)는 대표되는 인쇄 회로 어셈블리(PCA)(1058)를 형성하기 위한 패키지(1040)를 포함하는 전자 컴포넌트들로 채워질(populate) 수 있다.
PCA(1058)는 제품 제조 공정(1060)에서 수신되고, 제 1 대표적 전자 디바이스(1062) 및 제 2 대표적 전자 디바이스(1064)와 같은 하나 이상의 전자 디바이스들에 집적될 수 있다. 예시적인 비-제한적 예로서, 제 1 대표적 전자 디바이스(1062), 제 2 대표적 전자 디바이스(1064) 또는 이 둘 모두는 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기(PDA), 고정 위치 데이터 유닛 및 컴퓨터의 그룹에서 선택될 수 있다. 다른 예시적인 비-제한적 예로서, 전자 디바이스들(1062 및 1064) 중 하나 이상은 모바일 폰들과 같은 원격 유닛들, 핸드헬드 개인용 통신 시스템(PCS) 유닛들, 개인용 디지털 보조기들과 같은 휴대용 데이터 유닛들, 글로벌 위치추적 시스템(GPS) 가능한 디바이스들, 네비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스일 수 있다. 도 1-9 중 하나 이상은 본 개시의 교시내용들에 따른 원격 유닛들을 예시할 수 있지만, 본 개시는 이러한 예시적인 유닛들에 제한되지 않는다. 본 개시의 실시예들은 테스트 및 특성화를 위한 메모리 및 온-칩 회로를 포함하는 활성적인 집적 회로를 포함하는 임의의 디바이스에서 적합하게 사용될 수 있다.
따라서, 도 1의 메모리 디바이스(100), 도 2의 메모리 셀(200), 도 5의 메모리 셀(502), 도 6의 구성(604 또는 606)을 갖는 메모리 셀(602), 또는 이들의 임의의 결합은 예시적인 공정(1000)에서 설명되는 바와 같이, 제조, 공정 및 전자 디바이스에 포함될 수 있다. 도 1-9에 대하여 기재된 실시예들의 하나 이상의 양상들은 다양한 공정 단계들에서 예를 들어, 라이브러리 파일(1012), GDSII 파일(1026) 및 GERBER 파일(1052) 내에 포함되고, 뿐만 아니라 보드 조사 컴퓨터(1006)의 메모리(1010), 설계 컴퓨터(1014)의 메모리(1018), 컴퓨터(1046)의 메모리(1050), 다양한 단계들, 예를 들어 보드 어셈블리 공정(1054)에서 사용되는 하나 이상의 다른 컴퓨터 또는 프로세서들(미도시)의 메모리에 저장되며, 그리고 또한 마스크(1032), 다이(1036), 패키지(1040), PCA(1058), 프로토타입 회로들 또는 디바이스들(미도시)과 같은 다른 제품들 또는 이들의 임의의 결합과 같은 하나 이상의 다른 물리적 실시예들에 포함될 수 있다. 물리적 디바이스 설계에서부터 최종 제품까지의 다양한 대표적인 제조 단계들이 도시되지만, 다른 예들에서는, 더 적은 단계들이 사용될 수도 있거나, 또는 추가적인 단계들이 포함될 수도 있다. 유사하게, 공정(1000)은 단일 엔티티에 의해 또는 공정(1000)의 다양한 단계들을 수행하는 하나 이상의 엔티티들에 의해 수행될 수 있다.
당업자들은 여기에서 기재된 실시예들과 함께 설명된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 이들의 결합들로서 구현될 수 있다는 것을 잘 이해할 것이다. 당업자들은 각각의 특정 애플리케이션들에 대한 다양한 방식들로 설명된 기능을 구현할 수 있지만, 이러한 구현의 결정들은 본 개시의 범위를 벗어나지 않도록 해석되어야 할 것이다.
설명된 알고리즘 또는 방법의 단계들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 결합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM), 플래쉬 메모리, 판독-전용 메모리(ROM), 프로그램가능한 판독-전용 메모리(PROM), 삭제가능한 프로그램가능한 판독-전용 메모리(EPROM), 전기적 삭제가능한 프로그램가능한 판독-전용 메모리(EEPROM), 레지스터들, 하드디스크, 휴대용 디스크, 콤팩트 디스크 판독-전용 메모리(CD-ROM) 또는 당해 기술에 알려져 있는 저장 매체의 임의의 다른 형태로 상주할 수 있다. 예시적인 저장 매체는 프로세서와 연결되고, 이로써 프로세서는 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 이산 컴포넌트로서 상주할 수 있다.
기재된 실시예들에 대한 상기 설명은 당업자가 기재된 실시예들을 이용하거나 또는 제작할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 당업자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 개시의 범위를 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본 개시는 여기에 제시된 실시예들로 제한되는 것이 아니라, 다음의 청구항들에 의해 정의되는 바와 같이 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (45)

  1. 방법으로서,
    액세스 트랜지스터에 연결된 자기 터널 접합(MTJ) 구조를 포함하는 메모리 셀의 안정적인 동작을 가능하게 하는 상기 MTJ 구조의 스위칭 전류 비를 결정하는 단계; 및
    상기 MTJ 구조의 자유층에 입사하는 오프셋 자계를 변경하는 단계를 포함하고,
    상기 변경된 오프셋 자계는 상기 MTJ 구조로 하여금 상기 스위칭 전류 비를 나타내게 하는,
    방법.
  2. 제 1 항에 있어서,
    상기 메모리 셀에서의 소스 로딩 효과를 감소시키기 위해서 상기 액세스 트랜지스터가 상기 MTJ 구조의 고정층(pinned layer)에 전기적으로 연결된 제 1 구성으로부터 상기 액세스 트랜지스터가 상기 MTJ 구조의 자유층에 전기적으로 연결된 제 2 구성으로 상기 메모리 셀을 조절하는 단계를 더 포함하는,
    방법.
  3. 제 2 항에 있어서,
    상기 제 1 구성으로부터 상기 제 2 구성으로 상기 메모리 셀을 조절하는 단계는 상기 자유층 및 상기 고정층을 증착하는 순서를 변경하는 단계를 포함하는,
    방법.
  4. 제 2 항에 있어서,
    상기 제 1 구성으로부터 상기 제 2 구성으로 상기 메모리 셀을 조절하는 단계는 상기 액세스 트랜지스터와 상기 MTJ 구조 간의 도전 경로의 루트를 변경하는 단계를 포함하는,
    방법.
  5. 제 1 항에 있어서,
    상기 스위칭 전류 비는, 고-저항 상태로부터 저-저항 상태로 상기 MTJ 구조를 스위칭하기 위한 제 1 스위칭 전류 대 상기 저-저항 상태로부터 상기 고-저항 상태로 상기 MTJ 구조를 스위칭하기 위한 제 2 스위칭 전류 비인,
    방법.
  6. 제 1 항에 있어서,
    상기 메모리 셀의 스위칭 특성을 결정하는 단계; 및
    상기 스위칭 전류 비를 결정하기 위해서 트랜지스터 로드라인 분석을 수행하는 단계를 더 포함하는,
    방법.
  7. 제 1 항에 있어서,
    상기 스위칭 전류 비의 크기에 기초하여 상기 오프셋 자계를 변경할 양을 결정하는 단계를 더 포함하는,
    방법.
  8. 제 7 항에 있어서,
    상기 오프셋 자계를 변경할 양은 상기 스위칭 전류 비, 상기 오프셋 자계, 및 스위칭 필드 강도 간의 관계의 수학적 모델 및 실험적(empirical) 모델 중 적어도 하나를 사용하여 결정되는,
    방법.
  9. 제 1 항에 있어서,
    상기 오프셋 자계를 변경하는 단계는 상기 MTJ 구조의 고정층의 두께를 조절하는 단계를 포함하는,
    방법.
  10. 제 9 항에 있어서,
    상기 고정층의 두께를 조절하기 전에, 상기 MTJ 구조에 외부 자계를 인가함으로써 상기 변경된 오프셋 자계가 존재할 때 상기 MTJ 구조의 예측된 열 안정성(thermal stability)을 결정하는 단계를 더 포함하는,
    방법.
  11. 제 9 항에 있어서,
    상기 메모리 셀을 제조하는 단계;
    상기 메모리 셀의 스핀 토크 전달(STT) 스위칭 특성을 측정하는 단계;
    상기 스위칭 전류 비를 결정하기 위해서 트랜지스터 로드라인 분석을 수행하는 단계;
    상기 고정층의 조절된 두께를 갖는 상기 MTJ 구조의 동작을 시뮬레이션하기 위해서 외부 자계를 인가하는 단계; 및
    상기 외부 자계가 존재할 때 상기 메모리 셀의 열 안정성을 테스트하는 단계를 더 포함하는,
    방법.
  12. 제 9 항에 있어서,
    상기 스위칭 전류 비는 상기 MTJ 구조의 조절되지 않은 스위칭 전류 비보다 더 적으며, 상기 고정층은 합성층이고, 상기 합성층은,
    상기 자유층에 인접하는 제 1 자기층; 및
    상기 제 1 자기 층의 자기 모멘트에 역평행(antiparallel)하는 자기 모멘트를 갖는 제 2 자기층을 포함하고,
    상기 고정층의 두께를 조절하는 단계는 상기 오프셋 자계에 네거티브 시프트를 적용시키기 위해서 상기 제 2 자기층의 두께를 감소시키는 단계를 포함하는,
    방법.
  13. 제 12 항에 있어서,
    상기 스위칭 전류 비는 상기 액세스 트랜지스터가 소스 로딩 상태에 있는 경우 상기 메모리 셀의 스위칭을 가능하게 하는,
    방법.
  14. 제 1 항에 있어서,
    상기 자유층의 자기 모멘트는 실질적으로, 제 1 상태에서 상기 MTJ 구조의 고정층의 자기 모멘트에 평행하고, 제 2 상태에서 상기 고정층의 자기 모멘트에 역평행하며, 상기 스위칭 전류 비는 상기 제 1 상태로부터 상기 제 2 상태로 스위칭하기 위한 제 1 크리티컬 전류 밀도를 상기 제 2 상태로부터 상기 제 1 상태로 스위칭하기 위한 제 2 크리티컬 전류 밀도로 나눈 것에 기초하는,
    방법.
  15. 제 1 항에 있어서,
    상기 메모리 셀은 휴대용 전자 디바이스의 메모리에 포함되는,
    방법.
  16. 제 1 항에 있어서,
    상기 스위칭 전류 비를 결정하는 단계 및 상기 오프셋 자계를 변경하는 단계는 전자 디바이스에 집적되는 프로세서에서 수행되는,
    방법.
  17. 제 1 항의 방법에 따라 설계되는 메모리 셀을 포함하는 스핀 토크 전달 자기저항 랜덤 액세스 메모리(STT-MRAM)를 포함하는,
    장치.
  18. 제 17 항에 있어서,
    상기 STT-MRAM에 연결되며, 상기 STT-MRAM의 상기 메모리 셀에서 메모리 동작들을 수행하도록 구성되는 프로세서;
    상기 프로세서에 연결된 디스플레이 디바이스; 및
    상기 프로세서에 연결된 스피커를 더 포함하고,
    상기 프로세서는 상기 디스플레이 디바이스 및 상기 스피커를 통한 데이터 표시를 개시하도록 추가적으로 구성되는,
    장치.
  19. 제 17 항에 있어서,
    적어도 하나의 반도체 다이(die)에 집적되는,
    장치.
  20. 제 17 항에 있어서,
    셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 구성되는 그룹에서 선택되는 디바이스를 더 포함하고,
    상기 STT-MRAM은 상기 디바이스에 집적되는,
    장치.
  21. 방법으로서,
    액세스 트랜지스터에 연결된 자기 터널 접합(MTJ) 구조를 포함하는 메모리 셀의 안정적인 동작을 가능하게 하는 상기 MTJ 구조의 스위칭 전류 비를 결정하기 위한 제 1 단계; 및
    상기 MTJ 구조의 자유층에 입사하는 오프셋 자계를 변경하기 위한 제 2 단계를 포함하고,
    상기 변경된 오프셋 자계는 상기 MTJ 구조로 하여금 상기 스위칭 전류 비를 나타내게 하는,
    방법.
  22. 제 21 항에 있어서,
    상기 제 1 단계 및 상기 제 2 단계는 전자 디바이스에 집적되는 프로세서에서 수행되는,
    방법.
  23. 장치로서,
    자기 터널 접합(MTJ) 구조를 포함하는 메모리 셀을 포함하고, 상기 MTJ 구조는,
    비트 라인에 연결된 자유층; 및
    고정층을 포함하며,
    상기 자유층의 자기 모멘트는 제 1 상태에서 상기 고정층의 자기 모멘트에 실질적으로 평행하고, 제 2 상태에서 상기 고정층의 자기 모멘트에 실질적으로 역평행하며,
    상기 고정층은 제 1 전압이 상기 비트 라인으로부터 액세스 트랜지스터에 연결된 소스 라인으로 인가될 때 상기 제 1 상태와 상기 제 2 상태 간의 스위칭을 가능하게 하기 위한 상기 MTJ 구조의 제 1 스위칭 전류 및 상기 제 1 전압이 상기 소스 라인으로부터 상기 비트 라인으로 인가될 때 상기 제 2 상태와 상기 제 1 상태 간의 스위칭을 가능하게 하기 위한 제 2 스위칭 전류에 대응하는 오프셋 자계를 생성하기 위한 물리적 차원(dimension)을 갖는,
    장치.
  24. 제 23 항에 있어서,
    상기 제 1 스위칭 전류는 상기 액세스 트랜지스터의 동작 전류 특성과 연관된 제 1 임계치보다 더 적고,
    상기 액세스 트랜지스터의 상기 동작 전류 특성은 상기 액세스 트랜지스터의 게이트 단자와 상기 액세스 트랜지스터의 드레인 단자 간의 사전결정된 전압에서 상기 액세스 트랜지스터의 상기 드레인 단자로부터 상기 액세스 트랜지스터의 소스 단자로의 전류를 포함하는,
    장치.
  25. 제 23 항에 있어서,
    상기 자유층은 상기 드레인 단자로부터 제 1 거리 떨어져 위치하고, 상기 고정층은 상기 드레인 단자로부터 제 2 거리 떨어져 위치하며,
    상기 제 1 거리는 상기 제 2 거리보다 더 크고,
    도전 경로는 상기 드레인 단자를 상기 자유층에 전기적으로 접속시키는,
    장치.
  26. 제 23 항에 있어서,
    상기 자유층은 드레인 단자로부터 제 1 거리 떨어져 위치하고, 상기 고정층은 상기 드레인 단자로부터 제 2 거리 떨어져 위치하며,
    상기 제 2 거리는 상기 제 1 거리보다 더 크고,
    도전 경로는 상기 드레인 단자를 상기 자유층에 전기적으로 접속시키는,
    장치.
  27. 제 23 항에 있어서,
    적어도 하나의 반도체 다이에 집적되는,
    장치.
  28. 제 23 항에 있어서,
    셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 구성되는 그룹에서 선택되는 디바이스를 더 포함하고,
    상기 메모리 셀은 상기 디바이스에 집적되는,
    장치.
  29. 장치로서,
    비트 라인에 연결되며, 임계 전류 밀도를 초과하는 스핀 분극 전류에 의해 프로그래밍가능한 자기 모멘트의 배향(orientation)으로서 데이터 값을 저장하기 위한 수단; 및
    고정된 배향을 갖는 고정 자기 모멘트를 저장하기 위한 수단을 포함하고,
    상기 프로그래밍가능한 자기 모멘트는 제 1 상태에서 상기 고정 자기 모멘트에 실질적으로 평행하고, 제 2 상태에서 상기 고정 자기 모멘트에 실질적으로 역평행하며,
    상기 고정 자기 모멘트를 저장하기 위한 수단은 제 1 전압이 상기 비트 라인으로부터 액세스 트랜지스터에 연결된 소스 라인으로 인가될 때 상기 제 1 상태와 상기 제 2 상태 간의 스위칭을 가능하게 하기 위한 제 1 스위칭 전류 및 상기 제 1 전압이 상기 소스 라인으로부터 상기 비트 라인으로 인가될 때 상기 제 2 상태와 상기 제 1 상태 간의 스위칭을 가능하게 하기 위한 제 2 스위칭 전류에 대응하는 오프셋 자계를 생성하기 위한 물리적 차원(dimension)을 갖는,
    장치.
  30. 제 29 항에 있어서,
    적어도 하나의 반도체 다이에 집적되는,
    장치.
  31. 제 29 항에 있어서,
    셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 구성되는 그룹에서 선택되는 디바이스를 더 포함하고,
    상기 데이터 값을 저장하기 위한 수단 및 상기 고정 자기 모멘트를 저장하기 위한 수단은 상기 디바이스에 집적되는,
    장치.
  32. 장치로서,
    복수의 메모리 셀들을 포함하는 메모리 디바이스를 포함하고, 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀은,
    자기 터널 접합(MTJ) 구조 ― 상기 MTJ 구조의 자유층의 자기 모멘트는 제 1 상태에서 상기 MTJ 구조의 고정층의 자기 모멘트에 실질적으로 평행하고, 제 2 상태에서 상기 고정층의 자기 모멘트에 실질적으로 역평행함 ― , 및
    상기 MTJ 구조에 연결된 액세스 트랜지스터를 포함하고,
    상기 제 1 상태로부터 상기 제 2 상태로 상기 MTJ 구조를 스위칭하기 위한 제 1 스위칭 전류의 크기 비는 상기 제 2 상태로부터 상기 제 1 상태로 상기 MTJ 구조를 스위칭하기 위한 제 2 스위칭 전류의 절반보다 더 적은,
    장치.
  33. 제 32 항에 있어서,
    적어도 하나의 반도체 다이에 집적되는,
    장치.
  34. 제 32 항에 있어서,
    셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 구성되는 그룹에서 선택되는 디바이스를 더 포함하고,
    상기 메모리 디바이스는 상기 디바이스에 집적되는,
    장치.
  35. 컴퓨터에 의해 실행가능한 명령들을 저장하는 컴퓨터 판독가능한 유형의 매체로서, 상기 명령들은,
    액세스 트랜지스터에 연결된 자기 터널 접합(MTJ) 구조를 포함하는 메모리 셀의 안정적인 동작을 가능하게 하는 상기 MTJ 구조의 스위칭 전류 비를 결정하도록 상기 컴퓨터에 의해 실행가능한 명령들; 및
    상기 MTJ 구조의 자유층에 입사하는 오프셋 자계를 변경하도록 상기 컴퓨터에 의해 실행가능한 명령들을 포함하고,
    상기 변경된 오프셋 자계는 상기 MTJ 구조로 하여금 상기 스위칭 전류 비를 나타내게 하는,
    컴퓨터 판독가능한 유형의 매체.
  36. 제 35 항에 있어서,
    상기 명령들은 통신 디바이스, 개인용 디지털 보조기(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 구성되는 그룹에서 선택되는 디바이스에 집적되는 프로세서에 의해 실행가능한,
    컴퓨터 판독가능한 유형의 매체.
  37. 방법으로서,
    자기 터널 접합(MTJ) 구조를 포함하는 반도체 디바이스의 적어도 하나의 물리적 속성을 표현하는 설계 정보를 수신하는 단계 ― 상기 MTJ 구조는,
    비트 라인에 연결된 자유층; 및
    고정층을 포함하며,
    상기 자유층의 자기 모멘트는 제 1 상태에서 상기 고정층의 자기 모멘트에 실질적으로 평행하고, 제 2 상태에서 상기 고정층의 자기 모멘트에 실질적으로 역평행하며,
    상기 고정층은 제 1 전압이 상기 비트 라인으로부터 액세스 트랜지스터에 연결된 소스 라인으로 인가될 때 상기 제 1 상태와 상기 제 2 상태 간의 스위칭을 가능하게 하기 위한 상기 MTJ 구조의 제 1 스위칭 전류 및 상기 제 1 전압이 상기 소스 라인으로부터 상기 비트 라인으로 인가될 때 상기 제 2 상태와 상기 제 1 상태 간의 스위칭을 가능하게 하기 위한 제 2 스위칭 전류에 대응하는 오프셋 자계를 생성하기 위한 물리적 차원(dimension)을 가짐 ― ;
    파일 포맷을 따르도록 상기 설계 정보를 변환하는 단계; 및
    상기 변환된 설계 정보를 포함하는 데이터 파일을 생성하는 단계를 포함하는,
    방법.
  38. 제 37 항에 있어서,
    상기 데이터 파일은 GDSII 포맷을 포함하는,
    방법.
  39. 방법으로서,
    반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 자기 터널 접합(MTJ) 구조를 포함하는 상기 반도체 디바이스를 제조하는 단계를 포함하고, 상기 MTJ 구조는,
    비트 라인에 연결된 자유층; 및
    고정층을 포함하며,
    상기 자유층의 자기 모멘트는 제 1 상태에서 상기 고정층의 자기 모멘트에 실질적으로 평행하고, 제 2 상태에서 상기 고정층의 자기 모멘트에 실질적으로 역평행하며,
    상기 고정층은 제 1 전압이 상기 비트 라인으로부터 액세스 트랜지스터에 연결된 소스 라인으로 인가될 때 상기 제 1 상태와 상기 제 2 상태 간의 스위칭을 가능하게 하기 위한 상기 MTJ 구조의 제 1 스위칭 전류 및 상기 제 1 전압이 상기 소스 라인으로부터 상기 비트 라인으로 인가될 때 상기 제 2 상태와 상기 제 1 상태 간의 스위칭을 가능하게 하기 위한 제 2 스위칭 전류에 대응하는 오프셋 자계를 생성하기 위한 물리적 차원(dimension)을 갖는,
    방법.
  40. 제 39 항에 있어서,
    상기 데이터 파일은 GDSII 포맷을 갖는,
    방법.
  41. 방법으로서,
    회로 보드 상의 패키징된 반도체 디바이스의 물리적 위치 정보를 포함하는 설계 정보를 수신하는 단계 ― 상기 패키징된 반도체 디바이스는 자기 터널 접합(MTJ) 구조를 포함하는 반도체 구조를 포함하고, 상기 MTJ 구조는,
    비트 라인에 연결된 자유층; 및
    고정층을 포함하며,
    상기 자유층의 자기 모멘트는 제 1 상태에서 상기 고정층의 자기 모멘트에 실질적으로 평행하고, 제 2 상태에서 상기 고정층의 자기 모멘트에 실질적으로 역평행하며,
    상기 고정층은 제 1 전압이 상기 비트 라인으로부터 액세스 트랜지스터에 연결된 소스 라인으로 인가될 때 상기 제 1 상태와 상기 제 2 상태 간의 스위칭을 가능하게 하기 위한 상기 MTJ 구조의 제 1 스위칭 전류 및 상기 제 1 전압이 상기 소스 라인으로부터 상기 비트 라인으로 인가될 때 상기 제 2 상태와 상기 제 1 상태 간의 스위칭을 가능하게 하기 위한 제 2 스위칭 전류에 대응하는 오프셋 자계를 생성하기 위한 물리적 차원(dimension)을 가짐 ― ; 및
    데이터 파일을 생성하도록 상기 설계 정보를 변환하는 단계를 포함하는,
    방법.
  42. 제 41 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 갖는,
    방법.
  43. 방법으로서,
    회로 보드 상의 패키징된 반도체 디바이스의 물리적 위치 정보를 포함하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 자기 터널 접합(MTJ) 구조를 포함하는 상기 패키징된 반도체 디바이스를 수신하도록 구성되는 상기 회로 보드를 제조하는 단계를 포함하고, 상기 MTJ 구조는,
    비트 라인에 연결된 자유층; 및
    고정층을 포함하며,
    상기 자유층의 자기 모멘트는 제 1 상태에서 상기 고정층의 자기 모멘트에 실질적으로 평행하고, 제 2 상태에서 상기 고정층의 자기 모멘트에 실질적으로 역평행하며,
    상기 고정층은 제 1 전압이 상기 비트 라인으로부터 액세스 트랜지스터에 연결된 소스 라인으로 인가될 때 상기 제 1 상태와 상기 제 2 상태 간의 스위칭을 가능하게 하기 위한 상기 MTJ 구조의 제 1 스위칭 전류 및 상기 제 1 전압이 상기 소스 라인으로부터 상기 비트 라인으로 인가될 때 상기 제 2 상태와 상기 제 1 상태 간의 스위칭을 가능하게 하기 위한 제 2 스위칭 전류에 대응하는 오프셋 자계를 생성하기 위한 물리적 차원(dimension)을 갖는,
    방법.
  44. 제 43 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 갖는,
    방법.
  45. 제 43 항에 있어서,
    셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 구성되는 그룹에서 선택되는 디바이스에 상기 회로 보드를 집적하는 단계를 더 포함하는,
    방법.
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