CN113515913B - 一种stt-mram相关电路的磁性工艺设计方法 - Google Patents
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Abstract
本发明的一种STT‑MRAM相关电路的磁性工艺设计方法，用于STT‑MRAM相关电路的设计，包括通过计算机工具配置设计系统，所述设计系统包括STT‑MTJ单元库、标准单元库、工艺文件及物理验证规则文件，所述STT‑MTJ单元库包含以下文件：SPICE仿真模型veriloga，符号symbol，版图layout和auCdl；所述标准单元库中包含基于MTJ设计的1T1R基本存储单元、与非门、或非门、读写电路基本单元的电路图、符号和版图，可用于设计过程中直接调用。本发明的磁性工艺设计包囊括了STT‑MRAM相关电路设计所必需的各种文件，可辅助完成STT‑MRAM的全流程设计；本发明的设计规则可根据工艺厂商流片的数据灵活地进行配置，具有高可靠性和实用性；本发明的磁性工艺设计包具有很高的灵活性，可通过简单的修改与不同工艺节点的传统工艺设计包兼容。
Description
技术领域
本发明涉及集成电路设计和非易失存储电路技术领域，具体涉及一种STT-MRAM相关电路的磁性工艺设计方法。
背景技术
PDK(Process Design Kit)：PDK是用EDA厂商的设计语言定义一套反映工艺特点的文档资料，交由电路设计者使用，是设计公司用来做物理验证的基石，也是决定流片成败的关键性因素。PDK是电气设计和物理设计的必要工具，而制造厂商也是根据基于PDK所设计的版图来进行生产，最终测试的结果用于迭代优化PDK。总的来说，PDK将电路设计、EDA工具与工艺制程紧密结合，参与了集成电路设计与生产的各个步骤，是集成电路设计的必备工具。
随着自旋转移矩磁随机存储器(Spin transfer torque magnetic randomaccess memory,STT-MRAM)技术的快速发展，其大规模产业化将在未来几年出现爆发式的增长。作为产业化的要素之一，用于STT-MRAM电路设计的磁性工艺设计包(Magneticprocess design kit,MPDK)尚未出现统一的标准。因此，电路设计工作者很难评估自己所设计的电路是否符合设计规则要求，而学术界也经常用预估的大致形状来替代MTJ以完成文章的发表。然而，这种方式极不精确，严重影响了对于电路整体的性能评估的准确性。作为一个新的工艺，STT-MRAM即将进入大规模产业化阶段，相应的MPDK开发需求显得十分迫切。现阶段对于MPDK的研究和发明较少，因此本发明主要提出一种面向STT-MRAM电路设计的磁性工艺设计包MPDK，为STT-MRAM的发展提供必要的设计工具。STT-MRAM的基本单元是自旋转移矩磁隧道结(STT Magnetic tunnel junction，STT-MTJ)。所开发的MPDK包含以下内容：STT-MTJ的器件单元库、标准单元库、工艺文件和物理验证规则文件。所开发的MPDK可辅助完成STT-MRAM存储单元及相关外围电路设计、版图设计和版图验证。
现有技术并未包含STT-MRAM单元的相关内容，故只能用于传统CMOS电路，无法用于新型STT-MRAM电路设计。
发明内容
本发明提出的一种STT-MRAM相关电路的磁性工艺设计方法，可解决上述技术缺陷。
为实现上述目的，本发明采用了以下技术方案：
一种STT-MRAM相关电路的磁性工艺设计方法，用于STT-MRAM相关电路的设计，包括通过计算机工具配置设计系统，设计系统包括STT-MTJ单元库、标准单元库、工艺文件及物理验证规则文件，其中所述STT-MTJ单元库包含以下文件：SPICE仿真模型veriloga，符号symbol，版图layout和auCdl；
其中SPICE仿真模型veriloga：用VerilogA编程语言描述器件的电学行为特性；
符号Symbol：与SPICE仿真模型相互关联，根据模型的输入输出接口所创建，将VerilogA语言所描述的电学行为模型与符号symbol关联；
版图layout：即MTJ的版图，包括MBE、MTJ和MTE三层；其中，MTJ的版图形状为椭圆形或圆形，尺寸根据具体情况进行调节；由于MTJ是一个两端口器件，则通过添加MBE和MTE层作为MTJ器件的两个引脚；同时，通过Pcell实现MTJ版图的参数化，即改变MTJ版图的尺寸设置，其版图的呈现尺寸会随之改变；
auCdl：即MTJ的模拟和微波电路描述语言，包含MTJ的参数，用于在进行LVS验证时生成电路网表。
进一步的，所述标准单元库中包含基于MTJ设计的1T1 R基本存储单元、与非门、或非门、读写电路基本单元的电路图、符号和版图，可用于直接调用库中单元。
进一步的，所述工艺文件包括以下：
技术文件，包含MTJ和相对应的CMOS工艺库的所有变量；MTJ所包含的新的自定义层，在这个文件里面完成定义；对于MTJ所添加的自定义层，此文件里定义了层名(layernames)、层编号(layer numbers)、层性质(purposes)、层功能(functions)和层规则(rules)；
显示文件(display.drf)：定义MTJ和CMOS版图中各层的显示格式，为各层定义版图颜色和填充形状；
映射文件(layermap)：定义MTJ和CMOS各层的GDSII编号，版图中的每层金属或通孔都具有对应的GDSII编号，具有独立唯一性，在进行DRC、LVS规则检查时，相应的规则文件通过调用该GDSII编号来识别版图中所使用的对应层，达到提取版图信息、完成规则检查的目的。
进一步的，所述物理验证规则文件包括，
设计规则检查(DRC)文件：用于提供MTJ和CMOS版图的几何规则验证，定义各层之间的几何位置关系；
对于版图中不符合密度规则的金属层，可通过在DRC验证中运行DUMMY_INSERTION_MTJ_ADDED.cmd文件来添加dummy金属；
ANTENNA规则文件：提供电路版图的天线效应检验；通过检查版图中各层金属的面积与所连栅氧的面积之比率，判断该层金属是否符合规则要求；
版图与原理图一致性检查(LVS)文件:该文件提供电路版图(layout)与原理图(schematic)的一致性检验；
寄生参数提取(PEX)文件：用于提取电路版图中的MTJ与CMOS器件的寄生参数，文件定义寄生参数提取的规则，为后仿真提供必要的寄生参数信息，用来模拟芯片的实际工作情况。
进一步的，设计规则检查(DRC)文件用于提供MTJ和CMOS版图的几何规则验证，定义各层之间的几何位置关系，具体包括同层金属外边缘与外边缘之间的最小/最大距离，各层金属的最小/最大宽度，不同层之间的重叠关系或者包含关系，各层金属的密度和面积规则。具体数据一般由工艺厂商提供。
进一步的，所述版图与原理图一致性检查(LVS)文件包含运行设置、层次定义、层次运算、器件定义这些部分，定义了各层之间的连接关系，检查版图中的器件连接关系是否与电路原理图中的连接关系一致，LVS对电路版图与原理图不一致的部分进行报错和输出。
进一步的，寄生参数包含寄生电阻和寄生电容，这些寄生参数可简化为一个或多个集总或分散的RC，插入电路结构中的相应节点处；在该文件中，会根据工艺厂商制造过程中的工艺参数，定义各层次、各器件之间的寄生参数计算方式，进行PEX验证时，可自动提取寄生参数，生成Calibre文件，为后仿做准备。
进一步的，还包括STT-MRAM电路设计，其中核心存储器件MTJ集成在传统CMOS电路上部，通过金属互连线与其它CMOS功能模块实现交互通信，完成数据存取操作；
MTJ被嵌入在相邻两个金属层之间；其制造过程包括标准CMOS部分、MTJ部分和顶层金属部分。
进一步的，其中MTJ部分工艺同传统集成电路的后端互联工艺相互兼容，MTJ部分的制造工艺仅需要1层额外的掩膜。
进一步的，STT-MRAM电路的设计规则中会明确规定金属的最小线宽、金属线之间的最小间距、通孔的最小尺寸及通孔间的最小间距。
由上述技术方案可知，本发明的STT-MRAM相关电路的磁性工艺设计方法，用于STT-MRAM相关电路的设计，包括通过计算机设备设置设计系统，本发明的磁性工艺设计包囊括了STT-MRAM相关电路设计所必需的各种文件，可辅助完成STT-MRAM的全流程设计。本发明的磁性工艺设计包中的设计规则来自于工艺厂商流片的数据，具有高可靠性和实用性。本发明的磁性工艺设计包具有很高的灵活性，可通过简单的修改与不同工艺节点的传统工艺设计包兼容。
附图说明
图1是本发明的系统结构图；
图2是本发明实施例的基于STT-MRAM的电路设计各步骤需要用到的MPDK的内容示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
本实施例所述的STT-MRAM相关电路的磁性工艺设计方法，包括以下内容：
如图1所示，所开发的MPDK包含以下四种文件：
1)MTJ单元库
所开发的STT-MTJ单元库主要包含以下四个文件：SPICE仿真模型veriloga，符号symbol，版图layout和auCdl。
仿真模型：用VerilogA编程语言描述器件的电学行为特性，包含客观存在的固有偏差和随机等现象，所描述的模块符合实际情况，模型具有较高的可靠性。
Symbol：与SPICE仿真模型相互关联，以方便后续进行电路设计。Symbol是根据VerilogA模型的输入输出接口所创建，将VerilogA语言所描述的电学行为模型与symbol关联。
layout：MTJ的版图，由MBE、MTJ和MTE三层组成。其中，MTJ的版图严格按照工艺设计规则来完成，形状为椭圆形或圆形，尺寸可以根据具体情况进行调节。由于MTJ是一个两端口器件，需要通过添加MBE和MTE层作为MTJ器件的两个引脚。同时，通过Pcell实现MTJ版图的参数化，即改变MTJ版图的尺寸设置，其版图的呈现尺寸会随之改变。
auCdl：MTJ的模拟和微波电路描述语言(Analog and Microwave CircuitDescription Language)，主要包含MTJ的(Component Description Format,CDF)参数，用于在进行LVS验证时生成电路网表。
2)标准单元库
该库中包含基于MTJ设计的1T1 R基本存储单元、与非门、或非门、读写电路等基本单元的电路图、符号和版图等，方便电路设计人员直接调用库中单元以简化芯片设计过程。
3)工艺文件
技术文件(techfile.tf):核心技术文件，包含MTJ和相对应的CMOS工艺库的所有变量。MTJ所包含的新的自定义层，在这个文件里面完成定义。这里面对于MTJ所添加的自定义层，此文件里定义了层名(layer names)、层编号(layer numbers)、层性质(purposes)、层功能(functions)和层规则(rules)等；
显示文件(display.drf)：定义MTJ和CMOS版图中各层的显示格式，为各层定义版图颜色和填充形状等；
映射文件(layermap):定义MTJ和CMOS各层的GDSII编号，版图中的每层金属或通孔都具有特定的GDSII编号，具有独立唯一性。在进行DRC、LVS等规则检查时，相应的规则文件通过调用该GDSII编号来识别版图中所使用的对应层，达到提取版图信息、完成规则检查的目的。
4)物理验证规则文件
以下文件均用标准验证规则格式(Standard Verification Rule Format，SVRF)语言编写。
设计规则检查(DRC)文件:提供MTJ和CMOS版图的几何规则验证，主要定义各层之间的几何位置关系，比如同层金属外边缘与外边缘之间的最小/最大距离，各层金属的最小/最大宽度，不同层之间的重叠关系或者包含关系，各层金属的密度和面积规则等。另外，为防止芯片在制造过程中由于曝光过度或不足而导致的蚀刻失败，避免由于光刻过程中光的反射与衍射而影响到关键元器件物理图，还需要增加一些没有实际电学作用的金属。对于版图中不符合密度规则的金属层，还可通过在DRC验证中运行DUMMY_INSERTION_MTJ_ADDED.cmd文件来添加dummy金属，以避免制造过程中各层金属分布不均匀导致的其他问题。
ANTENNA规则文件：提供电路版图的天线效应检验。通过检查版图中各层金属的面积与所连栅氧的面积之比率，判断该层金属是否符合规则要求。
版图与原理图一致性检查(LVS)文件:该文件提供电路版图(layout)与原理图(schematic)的一致性检验。文件中包含运行设置、层次定义、层次运算、器件定义等几部分，主要定义了各层之间的连接关系，检查版图中的器件连接关系是否与电路原理图中的连接关系一致。LVS对电路版图与原理图不一致的部分进行报错和输出，为版图设计人员提供参考信息；
寄生参数提取(PEX)文件:用于提取电路版图中的MTJ与CMOS器件的寄生参数，文件定义寄生参数提取的规则，为后仿真提供必要的寄生参数信息，用来模拟芯片的实际工作情况。寄生参数主要包含寄生电阻和寄生电容。这些寄生参数一般简化为一个或多个集总或分散的RC，插入电路结构中的相应节点处，一般都是与电压无关的线性无源器件。在该文件中，会根据工艺厂商制造过程中的工艺参数，定义各层次、各器件之间的寄生参数计算方式。进行PEX验证时，可自动提取寄生参数，生成Calibre文件，为后仿做准备。
STT-MTJ的设计规则
STT-MRAM电路中，核心存储器件MTJ一般是集成在传统CMOS电路上部，通过金属互连线与其它CMOS功能模块实现交互通信，完成数据存取操作。MTJ通常被嵌入在相邻两个金属层(比如MTE和MBE)之间。其制造过程主要分为3个部分，分别是标准CMOS部分、MTJ部分和顶层金属部分。其中MTJ部分工艺同传统集成电路的后端互联工艺相互兼容，一般来说，MTJ部分的制造工艺仅需要1层额外的掩膜。
为了保证芯片的性能和提升产品良率，芯片的版图设计需要严格遵守工艺厂商所提供的设计规则。一般来说，设计规则中会明确规定金属的最小线宽、金属线之间的最小间距、通孔的最小尺寸及通孔间的最小间距等。在MPDK的设计过程中，所制定的设计规则按照工艺厂商的设计要求和大量的实验数据整合而来，具体的设计规则在5.5部分中详细列出。设计者在进行电路版图设计时，应该严格遵守相应的设计规则。
图2展示了基于STT-MRAM的电路设计各个步骤需要用到的相对应的MPDK的内容。
另外，所开发的MPDK需要基于相应的CMOS工艺节点文件才能正常使用，具体情况由电路设计目标所定。
综上所述，本发明的磁性工艺系统包囊括了STT-MRAM相关电路设计所必需的各种文件，可辅助完成STT-MRAM的全流程设计。本发明的磁性工艺系统包中的设计规则来自于工艺厂商流片的数据，具有高可靠性和实用性。本发明的磁性工艺系统包具有很高的灵活性，可通过简单的修改与不同工艺节点的传统工艺设计包兼容。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种STT-MRAM相关电路的磁性工艺设计方法，用于STT-MRAM相关电路的设计，包括通过计算机工具配置设计系统，所述设计系统包括STT-MTJ单元库、标准单元库、工艺文件及物理验证规则文件，其特征在于：
所述STT-MTJ单元库包含以下文件：SPICE仿真模型veriloga，符号symbol，版图layout和auCdl；
SPICE仿真模型veriloga：用VerilogA编程语言描述器件的电学行为特性；
符号Symbol：与SPICE仿真模型相互关联，根据模型的输入输出接口所创建，将VerilogA语言所描述的电学行为模型与符号symbol关联；
版图layout：即MTJ的版图，包括MBE、MTJ和MTE三层；其中，MTJ的版图形状为椭圆形或圆形，尺寸根据具体情况进行调节；由于MTJ是一个两端口器件，则通过添加MBE和MTE层作为MTJ器件的两个引脚；同时，通过Pcell实现MTJ版图的参数化，即改变MTJ版图的尺寸设置，其版图的呈现尺寸会随之改变；
auCdl：即MTJ的模拟和微波电路描述语言，包含MTJ的参数，用于在进行LVS验证时生成电路网表。
2.根据权利要求1所述的STT-MRAM相关电路的磁性工艺设计方法，其特征在于：所述标准单元库中包含基于MTJ设计的1T1R基本存储单元、与非门、或非门、读写电路基本单元的电路图、符号和版图，可用于电路与版图设计过程中直接调用。
3.根据权利要求1所述的STT-MRAM相关电路的磁性工艺设计方法，其特征在于：所述工艺文件包括以下三部分：
技术文件，包含MTJ和相对应的CMOS工艺库的所有变量；MTJ所包含的新的自定义层，在这个文件里面完成定义；对于MTJ所添加的自定义层，此文件里定义了层名layer names、层编号layer numbers、层性质purposes、层功能functions和层规则rules；
显示文件display.drf：定义MTJ和CMOS版图中各层的显示格式，为各层定义版图颜色和填充形状；
映射文件layermap：定义MTJ和CMOS各层的GDSII编号，版图中的每层金属或通孔都具有对应的GDSII编号，具有独立唯一性，在进行DRC、LVS规则检查时，相应的规则文件通过调用该GDSII编号来识别版图中所使用的对应层，达到提取版图信息、完成规则检查的目的。
4.根据权利要求1所述的STT-MRAM相关电路的磁性工艺设计方法，其特征在于：所述物理验证规则文件包括，
设计规则检查DRC文件：用于提供MTJ和CMOS版图的几何规则验证，定义各层之间的几何位置关系；
对于版图中不符合密度规则的金属层，可通过在DRC验证中运行DUMMY_INSERTION_MTJ_ADDED.cmd文件来添加dummy金属；
ANTENNA规则文件：提供电路版图的天线效应检验；通过检查版图中各层金属的面积与所连栅氧的面积之比率，判断该层金属是否符合规则要求；
版图与原理图一致性检查LVS文件: 该文件提供电路版图layout与原理图schematic的一致性检验；
寄生参数提取PEX文件：用于提取电路版图中的MTJ与CMOS器件的寄生参数，文件定义寄生参数提取的规则，为后仿真提供寄生参数信息，用来模拟芯片的实际工作情况。
5.根据权利要求4所述的STT-MRAM相关电路的磁性工艺设计方法，其特征在于：设计规则检查DRC文件用于提供MTJ和CMOS版图的几何规则验证，定义各层之间的几何位置关系，具体包括同层金属外边缘与外边缘之间的最小/最大距离，各层金属的最小/最大宽度，不同层之间的重叠关系或者包含关系，各层金属的密度和面积规则。
6.根据权利要求4所述的STT-MRAM相关电路的磁性工艺设计方法，其特征在于：所述版图与原理图一致性检查LVS文件包含运行设置、层次定义、层次运算、器件定义这些部分，定义了各层之间的连接关系，检查版图中的器件连接关系是否与电路原理图中的连接关系一致，LVS对电路版图与原理图不一致的部分进行报错和输出。
7.根据权利要求4所述的STT-MRAM相关电路的磁性工艺设计方法，其特征在于：寄生参数包含寄生电阻和寄生电容，这些寄生参数可简化为一个或多个集总或分散的RC，插入电路结构中的相应节点处；在该文件中，会根据工艺厂商制造过程中的工艺参数，定义各层次、各器件之间的寄生参数计算方式，进行PEX验证时，可自动提取寄生参数，生成Calibre文件，为后仿做准备。
8.根据权利要求1所述的STT-MRAM相关电路的磁性工艺设计方法，其特征在于：还包括STT-MRAM电路设计，其中核心存储器件MTJ集成在传统CMOS电路上部，通过金属互连线与其它CMOS功能模块实现交互通信，完成数据存取操作；
MTJ被嵌入在相邻两个金属层之间；其制造过程包括标准CMOS部分、MTJ部分和顶层金属部分。
9.根据权利要求8所述的STT-MRAM相关电路的磁性工艺设计方法，其特征在于：其中MTJ部分工艺同传统集成电路的后端互联工艺相互兼容， MTJ部分的制造工艺仅需要1层额外的掩膜。
10.根据权利要求8所述的STT-MRAM相关电路的磁性工艺设计方法，其特征在于：STT-MRAM电路的设计规则中会明确规定金属的最小线宽、金属线之间的最小间距、通孔的最小尺寸及通孔间的最小间距。
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Non-Patent Citations (1)
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|---|
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