CN116776813B - 集成电路制造刻蚀效应建模方法、装置、设备及存储介质 - Google Patents
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Abstract
本发明涉及一种集成电路制造刻蚀效应建模方法、装置、设备及存储介质，其中，方法包括：将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中；根据实际电路设计版图生成实际电路设计版图互连线的三维结构，基于三维结构查询工艺文件，得到相应模型中互连线的线宽修正量；根据线宽修正量生成基于刻蚀效应的相应模型的互连结构，根据互连结构对实际电路设计版图进行校正，得到最终建模结果。由此，解决了现有技术在进行寄生参数提取时并未考虑刻蚀效应以对互连线的几何结构进行修正，使得提取出的寄生参数准确度较低等问题。
Description
技术领域
本申请涉及VLSI ( Very Large Scale Integrated，超大规模集成电路 ) 物理设计与验证技术领域，特别涉及一种集成电路制造刻蚀效应建模方法、装置、设备及存储介质。
背景技术
在集成电路的设计流程中，首先需提出功能描述，进而经过逻辑设计、版图设计得到描述半导体工艺尺寸、结构的版图，此时需进行“版图验证”，即通过计算机软件模拟等来验证上述设计是否能达到当初设定的要求，如果满足要求，则可进行下一步的生产制造等；否则需返回逻辑设计等步骤以进行必要的修正；并重复上述迭代过程，直至版图验证表明设计确实能够满足要求为止。
在版图验证中，互连寄生参数提取步骤至为重要，互连寄生参数指的是芯片中各个电路之间的电容、电感、电阻等参数，该参数对芯片的性能和功耗有着重要影响；随着集成电路制造技术的发展，电路规模不断增大、特征尺寸不断缩小，当今很多芯片已含有几千万乃至上亿个器件，不过，集成电路中互连线的寄生效应造成互连线对电路延时的影响已超过了器件对延时的影响，从而需要对互连线的电容、电阻等参数进行准确的提取计算，以保证电路模拟与验证的正确有效性。
集成电路制造工艺是将电子元器件、电路和系统集成到单个芯片上的过程，其主要步骤包括晶圆制备、光刻、蚀刻、沉积、清洗和检验，以及封装和测试。其中，晶圆制备是将硅片进行清洗和抛光，其次在表面涂覆一层光刻胶，进而在光刻阶段使用掩模对光刻胶进行曝光，将图案转移到光刻胶上，形成芯片的结构。蚀刻工艺是使用化学蚀刻或物理蚀刻技术去除未被光刻胶保护的部分，形成芯片的凹槽和沟槽，通过沉积工艺在芯片表面沉积一层金属或其他材料，形成导线或连接器。上述过程重复多遍，得到芯片上的多层互连线，实现连接硅片上半导体器件形成整个电路的目的，最后对芯片进行清洗和检验，确保制造过程没有缺陷，从而将芯片封装并进行测试。
随着集成电路制造工艺的发展，特征尺寸不断缩小，刻蚀过程造成的误差日益显著，即刻蚀后得到的互连线形状尺寸相比版图设计得到的掩膜版图形的偏差日益显著。因此，在寄生参数提取中需要考虑这种刻蚀造成的几何偏差，以使提取的结果反映出实际的互连线形状特征。
在集成电路版图验证的寄生参数提取环节中，寄生参数提取工具通过读取描述集成电路XOY平面互连结构二维图形的版图文件和描述垂直截面上各层互连线的厚度等信息的工艺文件，即可建立集成电路互连线的三维结构，进而通过求解静电场或者利用模式匹配法得到几何结构的寄生参数。在垂直截面上互连线结构分为互连金属层和通孔连接层，不同互连金属层的互连线就是通过通孔层的通孔金属实现连接；各个层与层之间的制造工艺步骤相互独立，从而可以根据每层不同的工艺特点，生成出相应层的金属互连线结构，形成整个互连线几何结构，从而可进行寄生参数提取，如图1、图2所示，其中，图1为XOY平面上的某一层互连线版图示意图，图2为整个互连结构的垂直截面示意图，图2中互连层与通孔层交替出现。
然而，现有技术在进行寄生参数提取时并未考虑刻蚀效应以对互连线的几何结构进行修正，使得提取出的寄生参数准确度较低，亟待解决。
发明内容
本申请提供一种集成电路制造刻蚀效应建模方法、装置、设备及存储介质，以解决现有技术在进行寄生参数提取时并未考虑刻蚀效应以对互连线的几何结构进行修正，使得提取出的寄生参数准确度较低等问题。
本申请第一方面实施例提供一种集成电路制造刻蚀效应建模方法，包括以下步骤：将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中；根据实际电路设计版图生成所述实际电路设计版图互连线的三维结构，基于所述三维结构查询所述工艺文件，得到相应模型中所述互连线的线宽修正量，以及根据所述线宽修正量生成基于刻蚀效应的所述相应模型的互连结构，根据所述互连结构对所述实际电路设计版图进行校正，得到最终建模结果。
可选地，在本申请的一个实施例中，所述根据实际电路设计版图生成所述实际电路设计版图互连线的三维结构，基于所述三维结构查询所述工艺文件，得到相应模型中所述互连线的线宽修正量，包括：建立线宽变化量-原始线宽或线间距信息表；以每段互连线的线宽及相邻导体的线间距为索引，查找所述线宽变化量-原始线宽或线间距信息表，获取所述每段互连线的所述线宽变化量。
可选地，在本申请的一个实施例中，所述根据实际电路设计版图生成所述实际电路设计版图互连线的三维结构，基于所述三维结构查询所述工艺文件，得到相应模型中所述互连线的线宽修正量，还包括：确定梯形截面倾斜角度，计算梯形截面的上表面图形拓宽量和所述梯形截面的下表面图形收缩量；将所述梯形截面倾斜角度写入所述工艺文件中，结合所述实际电路设计版图的图形结构，对所述刻蚀效应中所述梯形截面进行建模。
可选地，在本申请的一个实施例中，所述根据实际电路设计版图生成所述实际电路设计版图互连线的三维结构，基于所述三维结构查询所述工艺文件，得到相应模型中所述互连线的线宽修正量，还包括：建立通孔层线宽变化量-通孔长度或宽度信息表；以通孔的长度和宽度为索引，查找所述通孔层线宽变化量-通孔长度或宽度信息表，获取所述通孔对应的所述线宽变化量。
本申请第二方面实施例提供一种集成电路制造刻蚀效应建模装置，包括：写入模块，用于将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中；生成模块，用于根据实际电路设计版图生成所述实际电路设计版图互连线的三维结构，基于所述三维结构查询所述工艺文件，得到相应模型中所述互连线的线宽修正量，以及校正模块，用于根据所述线宽修正量生成基于刻蚀效应的所述相应模型的互连结构，根据所述互连结构对所述实际电路设计版图进行校正，得到最终建模结果。
可选地，在本申请的一个实施例中，所述生成模块包括：第一建表单元，用于建立线宽变化量-原始线宽或线间距信息表；第一查询单元，用于以每段互连线的线宽及相邻导体的线间距为索引，查找所述线宽变化量-原始线宽或线间距信息表，获取所述每段互连线的所述线宽变化量。
可选地，在本申请的一个实施例中，所述生成模块还包括：计算单元，用于确定梯形截面倾斜角度，计算梯形截面的上表面图形拓宽量和所述梯形截面的下表面图形收缩量；建模单元，用于将所述梯形截面倾斜角度写入所述工艺文件中，结合所述实际电路设计版图的图形结构，对所述刻蚀效应中所述梯形截面进行建模。
可选地，在本申请的一个实施例中，所述生成模块还包括：第二建表单元，用于建立通孔层线宽变化量-通孔长度或宽度信息表；第二查询单元，用于以通孔的长度和宽度为索引，查找所述通孔层线宽变化量-通孔长度或宽度信息表，获取所述通孔对应的所述线宽变化量。
本申请第三方面实施例提供一种电子设备，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序，以实现如上述实施例所述的集成电路制造刻蚀效应建模方法。
本申请第四方面实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储计算机程序，该程序被处理器执行时实现如上的集成电路制造刻蚀效应建模方法。
由此，本申请的实施例具有以下有益效果：
本申请的实施例可通过将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中；根据实际电路设计版图生成实际电路设计版图互连线的三维结构，基于三维结构查询工艺文件，得到相应模型中互连线的线宽修正量；根据线宽修正量生成基于刻蚀效应的相应模型的互连结构，根据互连结构对实际电路设计版图进行校正，得到最终建模结果。本申请可以在提取寄生参数时融合刻蚀效应，以对互连线的几何结构进行修正，从而使提取出的寄生参数更为准确，保证了电路模拟与验证的有效性，实现对原始版图的校正。由此，解决了现有技术在进行寄生参数提取时并未考虑刻蚀效应以对互连线的几何结构进行修正，使得提取出的寄生参数准确度较低等问题。
本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为XOY平面上的某一层互连线版图示意图；
图2为整个互连结构的垂直截面示意图；
图3为根据本申请实施例提供的一种集成电路制造刻蚀效应建模方法的流程图；
图4为本申请的一个实施例提供的一种常数线宽变化量模型示意图；
图5为本申请的一个实施例提供的一种基于原始线宽/线间距的线宽变化量模型示意图；
图6为本申请的一个实施例提供的一种梯形截面效应示意图；
图7为根据本申请实施例的集成电路制造刻蚀效应建模装置的示例图；
图8为本申请实施例提供的电子设备的结构示意图。
其中，10-集成电路制造刻蚀效应建模装置、100-写入模块、200-生成模块、300-校正模块、801-存储器、802-处理器、803-通信接口。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。
下面参考附图描述本申请实施例的集成电路制造刻蚀效应建模方法、装置、设备及存储介质。针对上述背景技术中提到的问题，本申请提供了一种集成电路制造刻蚀效应建模方法，在该方法中，通过将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中；根据实际电路设计版图生成实际电路设计版图互连线的三维结构，基于三维结构查询工艺文件，得到相应模型中互连线的线宽修正量；根据线宽修正量生成基于刻蚀效应的相应模型的互连结构，根据互连结构对实际电路设计版图进行校正，得到最终建模结果。本申请可以在提取寄生参数时融合刻蚀效应，以对互连线的几何结构进行修正，从而使提取出的寄生参数更为准确，保证了电路模拟与验证的有效性，实现对原始版图的校正。由此，解决了现有技术在进行寄生参数提取时并未考虑刻蚀效应以对互连线的几何结构进行修正，使得提取出的寄生参数准确度较低等问题。
具体而言，图3为本申请实施例所提供的一种集成电路制造刻蚀效应建模方法的流程图。
如图3所示，该集成电路制造刻蚀效应建模方法包括以下步骤：
在步骤S301中，将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中。
本领域技术人员应当了解的是，集成电路制造过程中，刻蚀工艺得到的互连线形状尺寸相比版图设计得到的掩膜版图形的偏差日益显著，不同的刻蚀工艺导致的互连线线宽改变量也不尽相同。
因此，为了便于对由刻蚀效应导致的互连线线宽改变量进行修正，针对不同的刻蚀工艺，本申请的实施例可构建以下四类线宽变化量模型：
1、常数线宽变化量模型，该模型适用于金属层和通孔层；
2、基于原始线宽/线间距的线宽变化量模型，该模型仅适用于金属层；
3、梯形截面倾斜角度模型，该模型适用于金属层和通孔层；
4、基于通孔长度/宽度的线宽变化量模型，该模型仅适用于通孔层。
由此，本申请的实施例可将上述线宽变化量模型写入寄生参数提取所必需的工艺文件中，从而在建立集成电路互连线的三维结构时，可对上述工艺文件进行查询，以得到对实际电路设计版图进行描述的互连线的线宽修正量。
在步骤S302中，根据实际电路设计版图生成实际电路设计版图互连线的三维结构，基于三维结构查询工艺文件，得到相应模型中互连线的线宽修正量。
在将上述四类线宽变化量模型写入工艺文件后，进一步地，本申请的实施例还可根据实际电路设计版图查询上述工艺文件，以生成实际电路设计版图中互连线的三维结构，进而得到描述实际电路设计版图的互连线的线宽修正量，以反映实际的互连线形状特征。
作为一种可以实现的方式，在集成电路版图的实际生产过程中，某些刻蚀工艺会引起互连线宽产生一个固定的变化值，因此，本申请的实施例可引入常数线宽变化量模型，通过正变化量表示线宽减小，负变化量表示线宽增大，如图4所示，图中外框（两边虚线框区域）表示原始互连线横截面，内框（实线框区域）表示建模后的横截面，ETCH表示常数线宽变化量的值，DW表示原始宽度，MW表示建模后宽度。
可以理解的是，在引入常数线宽变化量模型后，本申请实施例中的互连线位置并未发生变化，线宽减少了2倍ETCH；在得到该常数线宽变化量后，本申请的实施例可直接将常数线宽变化量写入工艺文件中进行版图校正，且上述常数线宽变化量模型对金属层和通孔层均可适用，具有较好的场景适用性。
可选地，在本申请的一个实施例中，根据实际电路设计版图生成实际电路设计版图互连线的三维结构，基于三维结构查询工艺文件，得到相应模型中互连线的线宽修正量，包括：建立线宽变化量-原始线宽或线间距信息表；以每段互连线的线宽及相邻导体的线间距为索引，查找线宽变化量-原始线宽或线间距信息表，获取每段互连线的线宽变化量。
需要说明的是，大多刻蚀工艺引起的线宽变化量均与原始线宽/线间距有关，刻蚀效应可能会导致线宽变化量随导体宽度和其与相邻导体的间距而变化，如果两侧的最近邻距离不同，同一导体的两个边缘上的线宽变化量可能不同。
由于实际线宽变化量可能是关于版图原始线宽/间距的一个复杂函数，因此，本申请的实施例可利用一阶分段函数进行拟合，即通过晶圆制造厂根据工艺实测数据，建立线宽变化量-原始线宽或线间距信息表，如表1所示，进而得到函数模型。
表1
| W1 | W2 | … | WN | |
| S1 | V1,1 | V1,2 | … | V1,N |
| S2 | V2,1 | V2,2 | … | V2,N |
| … | … | … | … | … |
| SM | VM,1 | VM,2 | … | VM,N |
可以理解的是，上表中W1,…,WN表示N个原始线宽值，S1,…,SM表示M个原始间距值，W1为该导体层的最小线宽，S1为最小线间距，V1,1,…,VM,N表示相应的线宽变化量，例如，V1,1即表示当线宽为W1且线间距为S1时线宽变化量的值。
因此，本申请实施例中的实际电路设计版图中不会出现线宽小于W1或间距小于S1的情况；若版图中某导体段的线宽W大于WN或间距S大于SM，则可直接通过WN或SM进行查表；若W或S并未直接出现在表1中，则可查找出与其相邻的Wi/Wi+1和Sj/Sj+1对应的Vi,j/Vi+1,j/Vi,j+1/Vi+1,j+1，并通过线性插值得到线宽变化量。
图5为基于原始线宽/线间距的线宽变化量模型示意图，如图5所示，图中虚线框区域图形表示原始版图图形，实线框区域图形则表示增加了刻蚀效应修正后的图形。由图5可知，在不同线宽/间距的原始图形边上，线宽变化量也不相同。
为了模拟具有多个刻蚀步骤的工艺，本申请的实施例可以按照相应的刻蚀工艺顺序指定多个查找表；进行寄生参数提取时，也按照顺序依次应用信息表，最终得到接近实际生产的几何结构。
由此，本申请的实施例通过查找线宽变化量-原始线宽或线间距信息表，并结合实际电路设计版图的图形结构，从而可以由互连线每段的自身线宽以及相邻导体的线间距，查找到该段导体对应边的线宽变化量，实现对原始版图的校正。
可选地，在本申请的一个实施例中，根据实际电路设计版图生成实际电路设计版图互连线的三维结构，基于三维结构查询工艺文件，得到相应模型中互连线的线宽修正量，还包括：确定梯形截面倾斜角度，计算梯形截面的上表面图形拓宽量和梯形截面的下表面图形收缩量；将梯形截面倾斜角度写入预设工艺文件中，结合实际电路设计版图的图形结构，对刻蚀效应中梯形截面进行建模。
此外，本申请的实施例还可通过构建梯形截面倾斜角度模型，以实现对实际电路设计版图的校正。
具体地，理想的互连线截面应为矩形，且上下线宽相同，而在芯片的实际制造过程中，可能出现上下线宽不同，截面呈梯形的现象，如图6所示，图中W_center表示位于截面（XOZ或YOZ截面）Z坐标中心点处的线宽。
为模拟刻蚀工艺引起的梯形截面效应，本申请的实施例可定义一个倾斜角度A，并假设该层互连线的厚度为t，则上表面图形应向外拓宽（t*tanA）/2，下表面图形向里收缩（t*tanA）/2，若角度A为负值，则上表面实际向里收缩，下表面实际向外拓宽。
由此，本申请的实施例可将上述倾斜角度写入工艺文件中，并结合实际版图图形，从而可构建刻蚀效应中梯形截面倾斜角度模型，且该模型对金属层和通孔层均可适用，进一步保证了后续对实际电路设计版图校正的质量。
可选地，在本申请的一个实施例中，根据实际电路设计版图生成实际电路设计版图互连线的三维结构，基于三维结构查询工艺文件，得到相应模型中互连线的线宽修正量，还包括：建立通孔层线宽变化量-通孔长度或宽度信息表；以通孔的长度和宽度为索引，查找通孔层线宽变化量-通孔长度或宽度信息表，获取通孔对应的线宽变化量。
需要说明的是，通孔层中的非正方形通孔具有不同的长度和宽度，且刻蚀效应引起的线宽变化量与通孔的长度/宽度有关；因此，本申请的实施例可借鉴金属层基于线宽/间距的线宽变化量模型构建方法，利用一阶分段函数建立基于通孔长度/宽度的线宽变化量模型。
具体地，本申请的实施例可通过晶圆制造厂根据工艺实测数据，建立通孔层线宽变化量-通孔长度或宽度信息表，如表2所示。
表2
| W1 | W2 | … | WN | |
| L1 | V1,1 | V1,2 | … | V1,N |
| L2 | V2,1 | V2,2 | … | V2,N |
| … | … | … | … | … |
| LM | VM,1 | VM,2 | … | VM,N |
表2中，W1,…,WN表示N个通孔宽度值，L1,…,LM表示M个通孔长度值，V1,1,…,VM,N表示相应的线宽变化量；若版图中某通孔的宽度W大于WN或小于W1，则直接用WN或W1查找；若版图中某通孔的长度L大于LM或者小于L1，则直接用LM或L1进行查表；若版图中某通孔的长度L或宽度W并未直接出现在表格中，则本申请的实施例可查找与其相邻的Wi/Wi+1和Lj/Lj+1对应的Vi,j/Vi+1,j/Vi,j+1/Vi+1,j+1，并通过线性插值得到基于原始线宽/线间距的线宽变化量。
由此，本申请的实施例可通过查找通孔层线宽变化量-通孔长度或宽度信息表，结合实际电路设计版图的图形结构，从而可以由通孔的长度和宽度查找到对应的线宽变化量，以实现对实际电路设计版图的校正。
在步骤S303中，根据线宽修正量生成基于刻蚀效应的相应模型的互连结构，根据互连结构对实际电路设计版图进行校正，得到最终建模结果。
在得到对实际电路设计版图进行描述的互连线的线宽修正量后，本申请的实施例可生成考虑刻蚀效应的互连结构，进而实现对实际电路设计版图的校正。
需要注意的是，上述通孔层线宽变化量-通孔长度或宽度信息表和线宽变化量-原始线宽或线间距信息表中的数值及索引对应的参数值，均由集成电路制造厂提供；在本申请的实施例中，针对某一个工艺集成电路制造厂可以通过典型结构的电容测量值校准电容提取软件的计算值，当两者不匹配时调整上述四种模型中的表格参数值可使得电容提取软件的计算值与测量值大体匹配，由此，本申请实施例可通过利用电容提取软件对实际电路设计版图进行计算，以得到实际结构的准确电容值，从而很好地刻画实际工艺中的尺寸偏差。
根据本申请实施例提出的集成电路制造刻蚀效应建模方法，通过将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中；根据实际电路设计版图生成实际电路设计版图互连线的三维结构，基于三维结构查询工艺文件，得到相应模型中互连线的线宽修正量；根据线宽修正量生成基于刻蚀效应的相应模型的互连结构，根据互连结构对实际电路设计版图进行校正，得到最终建模结果。本申请可以在提取寄生参数时融合刻蚀效应，以对互连线的几何结构进行修正，从而使提取出的寄生参数更加准确，保证了电路模拟与验证的有效性，实现对原始版图的校正。
其次，参照附图描述根据本申请实施例提出的集成电路制造刻蚀效应建模装置。
图7是本申请实施例的集成电路制造刻蚀效应建模装置的方框示意图。
如图7所示，该集成电路制造刻蚀效应建模装置10包括：写入模块100、生成模块200以及校正模块300。
其中，写入模块100，用于将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中。
生成模块200，用于根据实际电路设计版图生成实际电路设计版图互连线的三维结构，基于三维结构查询工艺文件，得到相应模型中互连线的线宽修正量。
校正模块300，用于根据线宽修正量生成基于刻蚀效应的相应模型的互连结构，根据互连结构对实际电路设计版图进行校正，得到最终建模结果。
可选地，在本申请的一个实施例中，生成模块200包括：第一建表单元和第一查询单元。
其中，第一建表单元，用于建立线宽变化量-原始线宽或线间距信息表。
第一查询单元，用于以每段互连线的线宽及相邻导体的线间距为索引，查找线宽变化量-原始线宽或线间距信息表，获取每段互连线的线宽变化量。
可选地，在本申请的一个实施例中，生成模块200还包括：计算单元和建模单元。
其中，计算单元，用于确定梯形截面倾斜角度，计算梯形截面的上表面图形拓宽量和梯形截面的下表面图形收缩量。
建模单元，用于将梯形截面倾斜角度写入预设工艺文件中，结合实际电路设计版图的图形结构，对刻蚀效应中梯形截面进行建模。
可选地，在本申请的一个实施例中，生成模块200还包括：第二建表单元和第二查询单元。
其中，第二建表单元，用于建立通孔层线宽变化量-通孔长度或宽度信息表；
第二查询单元，用于以通孔的长度和宽度为索引，查找通孔层线宽变化量-通孔长度或宽度信息表，获取通孔对应的线宽变化量。
需要说明的是，前述对集成电路制造刻蚀效应建模方法实施例的解释说明也适用于该实施例的集成电路制造刻蚀效应建模装置，此处不再赘述。
根据本申请实施例提出的集成电路制造刻蚀效应建模装置，包括：写入模块，用于将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中；生成模块，用于根据实际电路设计版图生成实际电路设计版图互连线的三维结构，基于三维结构查询工艺文件，得到相应模型中互连线的线宽修正量；校正模块，用于根据线宽修正量生成基于刻蚀效应的相应模型的互连结构，根据互连结构对实际电路设计版图进行校正，得到最终建模结果。本申请可以在提取寄生参数时融合刻蚀效应，以对互连线的几何结构进行修正，从而使提取出的寄生参数更加准确，保证了电路模拟与验证的有效性，实现对原始版图的校正。
图8为本申请实施例提供的电子设备的结构示意图。该电子设备可以包括：
存储器801、处理器802及存储在存储器801上并可在处理器802上运行的计算机程序。
处理器802执行程序时实现上述实施例中提供的集成电路制造刻蚀效应建模方法。
进一步地，电子设备还包括：
通信接口803，用于存储器801和处理器802之间的通信。
存储器801，用于存放可在处理器802上运行的计算机程序。
存储器801可能包含高速RAM存储器，也可能还包括非易失性存储器（non-volatile memory），例如至少一个磁盘存储器。
如果存储器801、处理器802和通信接口803独立实现，则通信接口803、存储器801和处理器802可以通过总线相互连接并完成相互间的通信。总线可以是工业标准体系结构（Industry Standard Architecture，简称为ISA）总线、外部设备互连（PeripheralComponent，简称为PCI）总线或扩展工业标准体系结构（Extended Industry StandardArchitecture，简称为EISA）总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，图8中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
可选地，在具体实现上，如果存储器801、处理器802及通信接口803，集成在一块芯片上实现，则存储器801、处理器802及通信接口803可以通过内部接口完成相互间的通信。
处理器802可能是一个中央处理器（Central Processing Unit，简称为CPU），或者是特定集成电路（Application Specific Integrated Circuit，简称为ASIC），或者是被配置成实施本申请实施例的一个或多个集成电路。
本申请实施例还提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如上的集成电路制造刻蚀效应建模方法。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、 “示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或N个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“N个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或N个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本申请的实施例所属技术领域的技术人员所理解。
在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备（如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统）使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或N个布线的电连接部（电子装置），便携式计算机盘盒（磁装置），随机存取存储器（RAM），只读存储器（ROM），可擦除可编辑只读存储器（EPROM或闪速存储器），光纤装置，以及便携式光盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
应当理解，本申请的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，N个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本申请各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (4)
1.一种集成电路制造刻蚀效应建模方法，其特征在于，包括以下步骤：
将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中；
根据实际电路设计版图生成所述实际电路设计版图互连线的三维结构，基于所述三维结构查询所述工艺文件，得到相应模型中所述互连线的线宽修正量，以及
根据所述线宽修正量生成基于刻蚀效应的所述相应模型的互连结构，根据所述互连结构对所述实际电路设计版图进行校正，得到最终建模结果；
所述根据实际电路设计版图生成所述实际电路设计版图互连线的三维结构，基于所述三维结构查询所述工艺文件，得到相应模型中所述互连线的线宽修正量，包括：
建立线宽变化量-原始线宽或线间距信息表；
以每段互连线的线宽及相邻导体的线间距为索引，查找所述线宽变化量-原始线宽或线间距信息表，获取所述每段互连线的所述线宽变化量；
所述根据实际电路设计版图生成所述实际电路设计版图互连线的三维结构，基于所述三维结构查询所述工艺文件，得到相应模型中所述互连线的线宽修正量，还包括：
确定梯形截面倾斜角度，计算梯形截面的上表面图形拓宽量和所述梯形截面的下表面图形收缩量；
将所述梯形截面倾斜角度写入所述工艺文件中，结合所述实际电路设计版图的图形结构，对所述刻蚀效应中所述梯形截面进行建模；
所述根据实际电路设计版图生成所述实际电路设计版图互连线的三维结构，基于所述三维结构查询所述工艺文件，得到相应模型中所述互连线的线宽修正量，还包括：
建立通孔层线宽变化量-通孔长度或宽度信息表；
以通孔的长度和宽度为索引，查找所述通孔层线宽变化量-通孔长度或宽度信息表，获取所述通孔对应的所述线宽变化量。
2.一种集成电路制造刻蚀效应建模装置，其特征在于，包括：
写入模块，用于将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中；
生成模块，用于根据实际电路设计版图生成所述实际电路设计版图互连线的三维结构，基于所述三维结构查询所述工艺文件，得到相应模型中所述互连线的线宽修正量，以及
校正模块，用于根据所述线宽修正量生成基于刻蚀效应的所述相应模型的互连结构，根据所述互连结构对所述实际电路设计版图进行校正，得到最终建模结果；
所述生成模块包括：
第一建表单元，用于建立线宽变化量-原始线宽或线间距信息表；
第一查询单元，用于以每段互连线的线宽及相邻导体的线间距为索引，查找所述线宽变化量-原始线宽或线间距信息表，获取所述每段互连线的所述线宽变化量；
所述生成模块还包括：
计算单元，用于确定梯形截面倾斜角度，计算梯形截面的上表面图形拓宽量和所述梯形截面的下表面图形收缩量；
建模单元，用于将所述梯形截面倾斜角度写入所述工艺文件中，结合所述实际电路设计版图的图形结构，对所述刻蚀效应中所述梯形截面进行建模；
所述生成模块还包括：
第二建表单元，用于建立通孔层线宽变化量-通孔长度或宽度信息表；
第二查询单元，用于以通孔的长度和宽度为索引，查找所述通孔层线宽变化量-通孔长度或宽度信息表，获取所述通孔对应的所述线宽变化量。
3.一种电子设备，其特征在于，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序，以实现如权利要求1所述的集成电路制造刻蚀效应建模方法。
4.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行，以用于实现如权利要求1所述的集成电路制造刻蚀效应建模方法。
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