CN103875072A - 集成电路、多核处理器装置以及集成电路的制造方法 - Google Patents

集成电路、多核处理器装置以及集成电路的制造方法 Download PDF

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森本高志
桥本隆
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Matsushita Electric Industrial Co Ltd
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Abstract

本发明提供一种三维集成电路，在构成该三维集成电路的各芯片中，将用于芯片制造的掩模设成共同的掩模，特别是，将用于凸块的缓冲区域也设成共同的缓冲区域，从而来抑制制造成本。本发明的集成电路是层叠多个芯片构成的集成电路，包括硅贯通电极的布局相同的第一以及第二芯片，第一芯片介由第一凸块与电路板连接，在第一芯片中，第一数量的硅贯通电极与第一凸块连接，第一数量是2以上的自然数。

Description

集成电路、多核处理器装置以及集成电路的制造方法
技术领域
本发明涉及一种三维集成电路。
背景技术
层叠多个芯片并以硅贯通电极(Thr ough S i l i c on V i a：以下称为“T SV”)或微凸块等将这些多个芯片之间连接的集成电路，通常被称为三维集成电路。三维集成电路作为实现电路的高速化、数据通信的宽带化以及低电能化等的高性能集成电路而被寄予厚望。
另外，专利文献1公开了一种具有输出驱动电路的半导体集成电路；专利文献2公开了一种使输出缓冲器的电流驱动能力可变的存储器控制器。
现有技术文献
专利文献
专利文献1：JP特开平2—125518号公报
专利文献2：JP特开平10—050070号公报
发明内容
发明要解决的技术课题
本发明的目的为，提供一种在构成三维集成电路的各芯片中，使用共同的用于制造芯片的掩模并且抑制了制造成本的三维集成电路。
解决技术课题的手段
本发明就是为了达到上述目的而实现的。本发明的集成电路包括一个或一个以上的层叠的同一布局的芯片，芯片具有硅贯通电极和与硅贯通电极连接的布线层，当每隔两个芯片使硅贯通电极的端部与布线层相对置层叠时，硅贯通电极的端部位置与布线层的接触用焊盘的位置一致；当每隔两个芯片使布线层彼此相对置层叠时，一方的布线层的接触用焊盘的位置与另一方的布线层的接触用焊盘的位置一致；而且，芯片经由第一凸块与电路板连接，芯片中第一数量的硅贯通电极与一个第一凸块连接，第一数量是2以上的自然数。
发明的效果
根据本发明，用于T SV的缓冲器的驱动能力能够根据芯片之间连接用的焊盘而进行设计，并且，当芯片与电路板连接用凸块连接时，能够并联地使用多个缓冲器来确保大的驱动能力。由此，在芯片中无需确保为了更大的缓冲器的多余的区域，且能够充分获得用于电路板连接用凸块的驱动能力。即，以一个芯片能够对应芯片间连接用及电路板间连接用这两者的用途。因此，通过利用本发明，能够使构成三维集成电路的各芯片相同，由此，能够将用于芯片制造的掩模设为共同的掩模，其结果是，能够抑制制造成本。
附图说明
图1(1)是本发明第一实施方式的三维集成电路的侧剖面图。(2)是表示TSV与对应的芯片间连接用凸块连接的情况的图。(3)是表示多个TSV与对应的一个电路板连接用凸块连接的情况的图。
图2(1)是表示利用本发明第一实施方式的处理器芯片进行TSV配置的情况的部分俯视图，虚线表示处理器芯片下表面的电路板连接用凸块的设置位置。(2)是表示利用本发明第一实施方式的处理器芯片进行TSV配置的情况的部分俯视图，虚线表示处理器芯片下表面的芯片间连接用凸块的设置位置。
图3(1)是表示本发明第一实施方式的变形例中的利用处理器芯片进行T SV配置的情况的部分俯视图，虚线表示处理器芯片下表面的电路板连接用凸块的设置范围。(2)是表示本发明第一实施方式的变形例中的利用处理器芯片进行T SV配置的情况的部分俯视图，虚线表示处理器芯片下表面的芯片间连接用凸块的设置范围。
图4是本发明第一实施方式的其他变形例中的三维集成电路的侧剖面图。
图5是表示本发明第一实施方式的其他变形例中的利用处理器芯片进行T SV配置的情况的部分俯视图。
图6(1)是本发明第二实施方式的三维集成电路的侧剖面图，(2)是本发明第二实施方式的变形例中的三维集成电路的侧剖面图。
图7是具体表示本发明第三实施方式的三维层叠电路中的芯片结构的图。
图8是表示本发明第三实施方式的三维层叠电路中的芯片结构的其他例的图。
图9是具体表示本发明第四实施方式的三维层叠电路中的芯片结构的图。
图10是表示以往的三维集成电路结构的图。
图11(1)是表示TSV与以芯片间连接用凸块为基准而设计了驱动能力的缓冲器以及电路板连接用凸块连接的情况的图。图11(2)是表示TSV与以电路板连接用凸块为基准而设计了驱动能力的缓冲器以及芯片间连接用凸块连接的情况的图。
具体实施方式
(实现本发明实施方式的过程)
图10是表示以往的三维集成电路2’的构成的一个例子的图。如图10所示的三维集成电路2’安装了处理器，由具有相同结构的两个芯片(第一芯片10’与第二芯片10”)层叠而成。图10(1)是以往的三维集成电路2’的侧剖面图；图10(2)是第一芯片10’的电路布局图；图10(3)是第二芯片10”的电路布局图。如图10所示，各芯片(第一芯片10’与第二芯片10”)具有相同的布局(结构)。
各芯片10’、10”在布局上主要由处理器内核以及第一等级高速缓冲存储器(CPU0、CPU1、CPU2、CPU3)与第二等级(L2)高速缓冲存储器构成。另外，如图10(1)所示，各芯片10’、10”由布线层12’与配置了多个TSV6的晶体管层14’层叠而成。布线层12’介由TSV6与晶体管层14’的背面(下表面)连接。
各芯片以芯片单体工作的方式设计。在第一芯片10’、第二芯片10”中，在这些电路部分的周围安装有用于进入外部的图形电路或外部存储器等的周边电路。在各芯片10’、10”的中央部分配置了多个芯片间连接用凸块4。各芯片经由这些芯片间连接凸块4与上层芯片连接。即，第二芯片10”经由芯片间连接凸块4与第一芯片10’连接。另外，作为下层的芯片的第二芯片10”通过比芯片间连接用凸块4大的电路板连接用凸块8与电路板(电路基板)31连接。
通过利用图10所示的层叠结构改变处理器内核数，能够设计各级别的商品。例如，能够设计出只由一个芯片构成并具有四个处理器内核的低端集成电路。同样，也能够设计出由两个芯片构成并具有八个处理器内核的中端集成电路、或者由四个芯片构成并具有十六个处理器内核的高端集成电路。
图10所示的集成电路层叠了具有相同结构的芯片。即，制造者可以大量地只制造一种芯片，因此，能够在很大程度上抑制包括用于芯片制造的掩模等在内的由于芯片的变化而原本会产生的制造成本。
在构成图10所示的三维集成电路2’的各芯片中，T SV6从芯片表面的布线层12’导通到芯片背面侧。而且，在与电路板31连接的芯片、即第二芯片10”中，TSV6与电路板连接用凸块8连接。在最下层之上层叠的芯片、即第一芯片10’中，TSV6与芯片间连接用凸块4连接。
为了抑制集成电路的制造成本，优选使第一芯片10’与第二芯片10”具有相同构成。在这种情况下，需要设计成在芯片中形成的TSV能够与芯片连接用凸块连接，并能够与用于电路板连接的凸块连接。
但是，在这种情况下，在与TSV6连接的凸块以及缓冲器的设计中会产生以下的问题。如图10所示，在芯片间连接用凸块4中会使用微凸块这种细微的凸块。其直径为数μm左右，其电容也为数pF。因此，对于与芯片间连接用凸块4连接的缓冲器需要很大的驱动能力。另一方面，电路板连接用凸块8的直径是芯片间连接用凸块4的直径的10倍以上，其电容也根据直径而变大。
因此，如果以芯片间连接用凸块4为基准来设计与TSV6连接的缓冲器的驱动能力，则有可能这种缓冲器驱动电路板连接用凸块8的能力不足。图11表示的是TSV6与以芯片间连接用凸块4为基准而设计了驱动能力的缓冲器18和电路板连接用凸块8连接的情况。
相反，如果以电路板连接用凸块8为基准来设计与TSV6连接的缓冲器的驱动能力，则这种缓冲器驱动芯片间连接用凸块4的能力会过剩。即，可能消耗多余的电能。另外，作为芯片中的用于缓冲器的区域，需要设定为更大的区域。图11(2)表示的是TSV6与以电路板连接用凸块8为基准而设计了驱动能力的缓冲器18’和芯片间连接用凸块4连接的情况。
作为解决上述问题的方法，例如，能够举出专利文献1或专利文献2所示的缓冲器切换方法。这些方法是：准备多个具有不同驱动能力的缓冲器，通过用选择开关切换其输出目的地从而动态地变更驱动能力的方法，以及通过进行辅助驱动能力的缓冲器的接通断开控制从而动态地变更驱动能力的方法。但是，无论在哪一种方法中，作为与一个凸块对应的缓冲器的性能，需要具备与电路板连接用凸块相适应的最大驱动能力。因此，芯片中的用于缓冲器的区域(面积)会变大，会对于其他的用于晶体管等的区域造成挤压。
以下的实施方式就是为了解决这些课题，提供了一种在构成三维集成电路的各芯片中将用于芯片制造的掩模设为相同，从而从整体上抑制制造成本的三维集成电路。
以下，参照附图对适宜的实施方式进行说明。
[第一实施方式]
1.1三维集成电路的构成
图1(1)是第一实施方式的三维集成电路的侧剖视图。图1(1)所示的三维集成电路2是将三个芯片10层叠而成的。形成三层的各芯片10具有相同的构成。各芯片10由布线层12与配置了多个TSV(硅贯通电极)6的晶体管层14层叠而成。布线层12介由TSV6与晶体管层14的背面(下表面)连接。
上层芯片10与下层芯片10介由凸块4(以下称为“芯片间连接用凸块”)连接。另外，最下层的芯片10介由凸块8(以下称为“电路板连接用凸块”)与电路板(电路基板)31连接。
在构成三维集成电路2的各芯片10中，TSV6以及用于TSV6的缓冲器18的构成相同。即，无论是与芯片间连接用凸块4连接的芯片1()，还是与电路板连接用凸块8连接的芯片10，TSV6以及缓冲器18的大小或负载电容等在芯片之间是共同的。
在芯片间连接的情况下，如图1(2)所示，一个TS V6与和该TSV6对应的一个芯片间连接用凸块4连接。各T SV6利用与各T SV6连接的缓冲器18来驱动针对各TSV6的信号。另外，在本实施方式中，各缓冲器18的驱动能力是以将芯片间连接作为前提的负载电容为基准而设定的。
在芯片10与电路板31之间连接的情况下，如图1(3)所示，多个T SV6与对应的一个电路板连接用凸块8连接。在与一个电路板连接用凸块8连接的多个TSV6中进行电路设定以使驱动同一信号。与一个电路板连接用凸块8连接的多个TSV6分别与缓冲器18连接，从而成为利用具有充分的驱动能力的多个缓冲器18来驱动一个电路板连接用凸块8。
在此，在芯片之间连接的情况下，为了在各TSV6中驱动用于各自的TSV6的信号，并且，在芯片10与电路板31之间连接的情况下，为了在与一个电路板连接用凸块8连接的多个TSV6中驱动同一信号，在于TSV6中驱动信号的缓冲器18的靠近处安装了切换选择器。即，通过该切换选择器的切换，进行是对各TSV6驱动不同的信号、还是对规定的多个TSV6驱动同一信号的布线设定。
在本实施方式中，为了能够将多个TSV6与电路板连接用凸块8连接，在各芯片10中，优选以将T SV6集中配置在规定直径的范围内的方式进行布局。该规定的直径对应于电路板连接用凸块8的直径。图2是表示本实施方式的芯片10的T SV6的配置情况的图。虚线表示芯片10的下表面上的电路板连接用凸块8(图2(1))与芯片间连接用凸块4(图2(2))的设置范围。如图2(1)所示，与一个电路板连接用凸块8连接的四个T SV6优选配置在用虚线表示的电路板连接用凸块8的直径的范围内。另外，在芯片间连接的情况下，如图2(2)所示，各TSV6与对应的各芯片间连接用凸块4连接。
在图2中，例如，电路板连接用凸块8的直径为100μm，TSV的直径为7μm。为了与电路板连接用凸块8连接，在其100μm的直径的范围内将四个TSV6并排布置。芯片间连接凸块4的直径例如是10μm。此时，各T SV6能够与各自的芯片间连接凸块4连接。
另外，在构成图1(1)所示的三维集成电路2的芯片10的各自的布线层12上，配置了接触用焊盘(未图示)，以使能够适当地连接于与在上层层叠的芯片10的各TSV6的下端连接的芯片间连接用凸块4，。通过在下层的芯片10上适当地层叠上层的芯片10，而使下层的芯片20的布线层12的接触用焊盘与上层芯片10内的所对应的T SV6以及芯片间连接用凸块4恰当地连接。
1.2.三维集成电路的动作
层叠多个芯片10来构建三维集成电路2。在使用芯片间连接用凸块4的芯片间的连接中，一个TSV6以及一个缓冲器18与芯片间连接用凸块4连接。另一方面，在使用了电路板连接用凸块8的芯片10与电路板31之间的连接中，一个电路板连接用凸块8与多个TSV6以及数量相同于这些TSV6的缓冲器18连接。
因此，在通过芯片10相互之间的T SV6进行的信号通信中，使用具有芯片间连接用凸块4所需要的驱动能力的一个缓冲器18。即，无需使用对于芯片间连接用凸块4来讲具有多余的驱动能力的缓冲器。因此，无需在芯片10上腾出用于安装缓冲器的不必要的区域。
另外，在芯片10与电路板31之间通过T SV6进行的信号通信中，为了实现电路板连接用凸块8所需要的驱动能力而使用了多个缓冲器18。即，不会产生不使用具有电路板连接用凸块8所需要的充分的驱动能力的缓冲器这一情况。
1.3.总结
在本实施方式中，在层叠了多个芯片10而形成的三维集成电路2中，在芯片间连接的情况下，一个TSV6与一个芯片间连接用凸块4连接；在电路板31与芯片10之间的连接的情况下，多个T SV6与一个电路板连接用凸块8连接。
由于具有这种结构，从而能够使用具有相同结构的芯片10，特别是，用于T SV6的缓冲器18的驱动能力能够根据芯片间连接用凸块4进行设计，并且，当与电路板连接用凸块8连接时，能够并列地使用多个驱动能力低的缓冲器18从而确保很大的驱动能力。由此，无需在电路板10上确保用于更大的缓冲器的不必要的区域，并且，也不存在用于电路板连接用凸块8的驱动能力不充分的这一情况。即，无需为电路板连接用凸块8设置缓冲器。
因此，在本实施方式中，在构成三维集成电路2的各处理器芯片10中，能够将用于制造芯片的掩模设为共同的掩模，从而能够抑制制造成本。
另外，在图1以及图2所示的实施方式中，一个TSV6与芯片间连接用凸块4连接，二至四个TSV6与电路板连接用凸块8连接，但是，即使多个TSV6与芯片间连接用凸块4连接，且电路板连接用凸块8与数量多于其的TSV6连接，也能实现本实施方式。即，即使以这种方式构成芯片10以及三维集成电路2，用于电路板连接用凸块8的缓冲器的驱动能力也会变得充分大，且用于芯片间连接用凸块4的缓冲器的驱动能力不会大到不必要，并且，可以无需在芯片10上确保用于大的缓冲器的区域。
1.4.变形例
图3是表示第一实施方式的变形例中的芯片10的TSV6的配置情况的图。虚线表示芯片10的下表面上的电路板连接用凸块8(图3(1))与芯片间连接用凸块4(图3(2))的设置范围。
通常，各TSV6的直径大小相同。因此，在存在大电流会从TSV6流向电路板连接用凸块8的可能性的情况下，在设计上需要注意。这是因为，如果大电流从T SV6流向凸块，则在TSV6会产生电迁移，这有可能会导致断线。为了避免这种现象的发生，在图3(1)所示的芯片10中，以16个(即数量充足)TSV6与电路板连接用凸块8连接的方式集中配置。另外，在这种配置中，当与芯片间连接用凸块4连接时，如图3(2)所示，可以只使用一部分的TSV6。
另外，图4是第一实施方式的其他变形例中的三维集成电路22的侧剖视图；图5是表示相同的其他变形例中的TSV6在芯片10上的配置情况的图。在图4所示的本实施方式的其他变形例中，在芯片间连接的情况下，上层的芯片10的TSV6与下层的芯片10的配线层12直接连接。即，在连接芯片10与电路板31的情况下，如图5(1)所示，该芯片10上的多个(在图中为16个)TSV6与一个电路板连接用凸块8连接，但在芯片10与芯片10连接的情况下，如图5(2)所示，该芯片10上的TSV6会不介由芯片间连接用凸块4地与芯片10的布线层12连接。
在构成图4所示的三维集成电路22的芯片10的各布线层12中，该布线之所以这样构成是为了能够与在上层层叠的芯片10上的各TSV6的下端恰当连接。通过在下层的芯片10上恰当地层叠上层的芯片10，下层的芯片20的布线层12的布线与上层的芯片10内对应的T SV6的下端恰当地连接。
如上所述，在图4所示的三维集成电路22中，由于在芯片10彼此间的连接中不使用凸块，因此，能够减小整个三维层叠电路22的电容。
[第二实施方式]
接下来，对第二实施方式的三维集成电路进行说明。第二实施方式的三维集成电路与第一实施方式的三维集成电路大致相同，因此，以两者的不同为中心进行说明。
2.1.三维集成电路的构成
图6(1)是第二实施方式的三维集成电路的侧剖视图。图6(1)所示的第二实施方式的三维集成电路22a由三个芯片10、即最下层、中层以及最上层的芯片10层叠构成。形成三层的各芯片10具有相同结构。各芯片10由布线层12和配置了多个TSV6的晶体管层14层叠构成。布线层12介由T SV6与晶体管层14的背面连接。
在图6(1)所示的第二实施方式的三维集成电路22a中，最下层的芯片1()与其上层的芯片10(即中层的芯片)以使布线层12彼此对置的方式层叠。对置的两个布线层12介由芯片间连接用凸块4连接。在构成第二实施方式的三维集成电路22a的芯片10的各布线层12中，在布线层12彼此对置的情况下，为了能够介由芯片间连接用凸块4而与相对的布线层12恰当地连接，而配置了多个用于芯片间连接用凸块4的接触焊盘(未图示)。
最上层的芯片10与其下层的芯片10(即中层的芯片)是以布线层12与晶体管层14相对置的方式进行层叠的。即，最上层的芯片10上的布线层12的接触用焊盘(未图示)介由芯片间连接用凸块4与中层的芯片10上的T SV6的端部连接。因此，用于芯片10的布线层12中的芯片间连接用凸块4的接触用焊盘是以还能够实现与其他芯片10上的T SV6的端部连接的方式进行配置的。
最下层的芯片10的T SV6介由电路板连接用凸块8与电路板31连接。
在构成第二实施方式的三维集成电路22a的各芯片10中，TSV6以及用于TSV6的缓冲器18的构成也相同。即，在最下层、中层以及最上层的任意的芯片10中，T SV6以及缓冲器18的大小以及负载电容等也是共同的。因此，在最下层的芯片10与电路板31之间的连接的情况下，如图1(3)所示，多个TSV6与对应的一个电路板连接用凸块8连接。由于缓冲器18和与一个电路板连接用凸块8连接的多个T SV6分别连接，因此，一个电路板连接用凸块8被具有充分的驱动能力的多个缓冲器18驱动。
2.2.三维集成电路的动作
在图6(1)所示的第二实施方式中，层叠三层芯片10来构建三维集成电路22a。在使用了芯片间连接用凸块4的最上层的芯片10与中层的芯片10之间的连接中，中层的芯片10上的一个TSV6以及一个缓冲器18与一个芯片间连接用凸块4连接。另一方面，在使用了电路板连接用凸块8的最下层的芯片10与电路板31之间的连接中，最下层的芯片10上的多个T SV6以及与这些T SV6数目相同的缓冲器18连接到一个电路板连接用凸块8。
因此，在最上层的芯片10与中层的芯片10之间的介由TSV6进行的信号通信中，使用了具有芯片间连接用凸块4所需的驱动能力的一个缓冲器18。即，不存在使用具有对于芯片间连接用凸块4来讲为多余的驱动能力的缓冲器的情况。因此，在芯片10上不需要用于安装缓冲器的多余的区域。
另外，在最下层的芯片10与电路板31之间的介由T SV6进行的信号通信中，为了实现电路板连接用凸块8所需要的驱动能力，使用了多个缓冲器18。即，不会产生不使用具有电路板连接用凸块8所需要的充分的驱动能力的缓冲器的情况。
而且，在中层的芯片10与最下层的芯片10之间的只介由芯片间连接用凸块4进行的信号通信中，由于两方的布线层12不通过T SV进行信号传输，因此，实现了高速处理。
2.3.总结
在层叠三层的芯片10而构成的本实施方式的三维集成电路22a中，在最上层的芯片10与中层的芯片10之间，将一个TSV6与一个芯片间连接用凸块4连接。在最下层的芯片10与电路板31之间，将多个T SV6与一个电路板连接用凸块8连接。而且，在中层的芯片10与最下层的芯片10之间，两方的布线层12只介由芯片间连接用凸块4直接连接。
由于具有这种结构，变得能够使用具有同一结构的多个芯片10，特别是，用于T SV6的缓冲器18的驱动能力能够根据芯片间连接用凸块4进行设计，并且，当与电路板连接用凸块8连接时，能够并列地使用多个驱动能力低的缓冲器18，从而确保很大的驱动能力。而且，根据只介由芯片间连接用凸块4进行的相对置的两个芯片10的布线层12的连接，能够实现这些芯片10之间的高速信号传输。因此，在三维集成电路22a中，无需特别设置针对电路板连接用凸块8的缓冲器，并且，在中层的芯片10与最下层的芯片10之间使用处理器等能够实现相应的高速处理。
因此，在本实施方式中，在构成三维集成电路22a的各处理器芯片10中，能够将用于芯片制造的掩模设为共同的掩模，从而抑制制造成本。而且，能够通过三维集成电路22a实现高速处理。
另外，虽然图6(1)表示了由三层的芯片10构成的三维集成电路22a，但本实施方式的三维集成电路也可以由更多层的芯片10构成。另外，如图6(2)所示，三维集成电路22b也可以由两层的芯片10构成。在这种情况下，下层的芯片10通介由与多个T SV6连接的电路板连接用凸块8而与电路板31连接，下层的芯片10和上层的芯片10使布线层12彼此相对置，相对置的布线层12介由芯片间连接用凸块4连接。
[第三实施方式]
在本实施方式中，对第一实施方式所示的三维集成电路中的芯片的具体构成例进行说明。
3.1.芯片的构成
图7是具体表示第三实施方式的三维层叠电路中的一个芯片的构成的图。图7表示层叠电路的最下层的芯片110内部的块结构。图7主要表示了CPU核间通信I／F(接口)电路、外部存储器I／F电路、以及与它们相关联的电路。
图7所示的芯片110是与在最下层层叠的外部存储器(未图示)连接的处理器芯片。另外，虽然未图示，但在该芯片110的上层层叠有一层或多层的相同的处理器芯片110b。
如图7所示，各处理器芯片110具有：两个CPU内核114a和114b、两个第一等级高速缓冲存储器116a和116b、以及第二等级高速缓冲存储器118。各CPU内核114a和114b经由BCU(Bu sCont r o l Un i t：总线控制单元)120与其他处理器芯片110的CPU内核或高速缓冲存储器进行通信。另外，当从处理器芯片110内的CPU内核114a和114b访问外部存储器时也经由BCU120。另外，外部存储器I／F电路124是与外部存储器进行通信的电路部分。
核间通信I／F电路(RX)112a和112b是与层叠在上层的处理器芯片110b进行通信的电路部分。在这些电路内包括用于CP U内核之间的数据接收发送的通信协议处理电路等。通信协议可以是独自决定的通信协议，也可以使用PC I等的通用协议。根据通信方法的不同，在核间通信I／F电路(RX)112a、112b中也包括接收非同步信号的同步电路等。另外，核间通信I／F电路(TX)122a和122b是与在下层层叠的处理器芯片110进行通信的电路部分。
核间通信I／F电路(RX)、(TX)是主要用于两个目的的电路。一个是为了存在于不同的处理器芯片110之间的CPU核间的通信。另一个是为了上层的处理器芯片110b的CPU内核访问外部存储器。外部存储器与最下层的处理器芯片110连接，因此，为了从上层的处理器芯片110内的CPU内核访问外部存储器，需要将数据发送到与外部存储器连接的最下层的处理器芯片110，此时，使用核间通信I／F电路(RX)、(TX)。
在核间通信I／F电路(TX)122a、122b以及外部存储器I／F电路124的下部配置了选择器126a、126b以及e保险丝128。选择器126a和126b是设定以下的[1]或[2]的选择的电路。
[1]将核间通信I／F电路(TX)122a与一个缓冲器18a以及TSV6a连接，并且，将核间通信I／F电路(TX)122b与其他的缓冲器18b以及TSV6b连接。
[2]将外部存储器I／F电路124与两个缓冲器18a、18b以及TSV6a、6b连接。
在上述选择[1]、[2]中，选择器126a、126b当芯片间连接时设定选择[1]，当电路板31与芯片100之间连接时设定选择[2]。另外，图7的处理器芯片110通过选择器126a、126b被设定为选择[2]。
对图7所示的第三实施方式的三维层叠电路的芯片110中的选择器126a、126b进行说明。
图7所示的处理器芯片110是由以下方式构成的，即：芯片间连接用凸块4与一个TSV6连接，电路板连接用凸块8与多个TSV6连接。因此，在与相同的电路板连接用凸块8连接的多个TSV6中，需要驱动同一信号。在此，在与相同的电路板连接用凸块8连接的多个T SV6中驱动同一信号是通过选择器126a、126b的设定而实现的。
具体而言，图7所示的处理器芯片110是在芯片110b和电路板31之间连接的芯片，电路板连接用凸块8与两个T SV6a、6b连接。在此，以两个TSV6以及缓冲器18将外部存储器I／F电路124的信号向电路板连接用凸块8驱动的方式设定选择器126a、126b的选择。由此，在电路板连接用凸块8中利用两个缓冲器18来驱动同一信号。即，变成以驱动能力大的缓冲器进行驱动。
设定选择器126a、126b的选择的信号由e保险丝128写入。也可以使用非易失性的存储元件来代替选择器与e保险丝的组合。另外，也可以使用由外部端子写入初始值的存储元件。
另外，在将相同的处理器芯片110与图7所示的处理器芯片110的下层连接(层叠)的情况下，设定选择器124的选择，以使一个缓冲器18a以及T SV6a针对芯片间连接凸块4来驱动核间通信I／F电路(TX)122a的信号，同时，其他的缓冲器18b以及TSV6b针对其他的芯片间连接凸块4来驱动核间通信I／F电路(TX)122b的信号。在图7的处理器芯片110的上部所示的两组缓冲器18a、18b以及TSV6a、18b和芯片间连接用凸块4表示在上层连接(层叠)相同的处理器芯片110b的情况下的连接方式。
3.2.关于芯片的其他例子
在图7所示的第三实施方式的三维层叠电路的芯片110中，虽然缓冲器18a、18b正前方的选择器126a、126b是从两个选项(选择[1][2]中选择一个，但选择器也可以是从三个选项中选择一个。图8是表示第三实施方式的三维层叠电路中的芯片构成的其他例子的图。图8所示的选择器126a、126b是设定下列[2—1]、[2—2]或[2—3]的选择的电路。
[2—1]将核间通信I／F电路(TX)122a与一个缓冲器18以及TSV6连接，并且，将核间通信I／F电路(TX)122b与其他的一个缓冲器18以及TSV6连接。
[2—2]将核间通信I／F电路(TX)122a与一个缓冲器18以及TSV6连接，并且，将核间通信I／F电路(TX)122c与其他的一个缓冲器18以及TSV6连接。
[2—3]将外部存储器I／F电路124与两个缓冲器18以及TSV6连接。
另外，设置在芯片210上部的选择器136a、136b也是设定下列[3—1]或[3—2]的选择的电路。
[3—1]将一个芯片间连接用凸块8与核间通信I／F电路(RX)112b连接。
[3—2]将一个芯片间连接用凸块8与核间通信I／F电路(RX)112c连接。
[第四实施方式]
在本实施方式中也对第一实施方式所示的三维集成电路中的芯片的具体构成例进行说明。
4.1.芯片的构成
图9是具体表示第四实施方式的三维层叠电路中的一个芯片的构成的图。在图9中也表示出层叠电路的最下层的芯片310内部的块结构。图9所示的处理器芯片310是将位于上层的处理器芯片310的T SV6的一部分作为冗余救济TSV使用的芯片。另外，图9所示的块结构中的CPU核等的处理器相关部分与图7所示的块结构大致相同，因此，对相同的部分标注相同的标号，并省略其说明。
一般来讲，在芯片间的连接的情况下，芯片间连接用凸块4是细微的凸块，因此，容易产生连接缺陷。因此，为了即使在假设发生连接缺陷时也能够作为合格品出厂，有时采用冗余救济这一对策。芯片的冗余救济是指：将多个备用的T SV(以下称为“冗余救济TSV”)配置在通常的TSV(以下称为“通常TSV”)的周边。
在图9所示的三维层叠电路中，对冗余救济TSV使用本实施方式。首先，在图9所示的电路中，位于图9中央所示的处理器芯片310的上层的处理器芯片310的下端右侧的TS V(6s)相当于针对其左侧的通常的TSV6的冗余救济T SV。
图9所示的电路的构成方式为：如果在通常的T SV6与芯片间连接用凸块4的连接中产生缺陷，则作为用于向芯片外部发送信号的TSV，能够切换成该通常的T SV6的周边的冗余救济TSV6s。为了实现这种构成，在信号接收侧的处理器芯片310内部，设置了对通常的T SV6与冗余救济TSV6s之间的选择进行设定的选择器136。一般来讲，通常的TSV6与芯片间连接用凸块4之间的连接缺陷的有无是通过对芯片层叠后的芯片进行合格品检查来进行判断的。因此，选择器136的选择的设定是在三维层叠电路出厂前利用e保险丝进行设定的。
另一方面，当处理器芯片310介由电路板连接用凸块8与电路板31连接时，电路板连接用凸块8相应较大，因此，几乎不会发生连接缺陷。即，当电路板连接时，几乎不需要冗余救济TSV。利用该特征，将电路板连接用凸块8与通常的TSV6和冗余救济TSV6s连接，以驱动同一信号的方式构成电路。这样一来，通常的TSV6与冗余救济T SV6s这两个TSV针对电路板连接用凸块8利用两个缓冲器18来驱动同一信号，因此，变成以驱动能力大的缓冲器来驱动信号。
另外，在处理器内核310下部与e保险丝128一起被配置的选择器126a、126b是设定下列[4—1]或[4—2]的选择的电路。
[4—1]将核间通信I／F电路(TX)122a与缓冲器18和通常的TSV6、以及缓冲器18s和冗余救济TSV6s连接。
[4—2]将外部存储器I／F电路124与缓冲器18和通常的TSV6、以及缓冲器18s和冗余救济TSV6s连接。
即，当在处理器芯片310的下层进一步连接处理器芯片310时，要设定上述[4—1]的选择。此时，无论是通常的T SV6还是冗余救济TSV6s都分别与芯片间连接用凸块4连接，冗余救济TSV6s作为原本的冗余救济手段发挥作用。另外，当在处理器芯片310的下层连接电路板31时，要设定上述[4—2]的选择。此时，通常的TSV6和冗余救济TS V6s与一个电路板连接用凸块8连接，变成通常的TSV6和冗余救济TSV6s的这两个缓冲器18来驱动同一信号。
[其他实施方式]
在上述第一至第四实施方式的三维层叠电路中，虽然层叠了相同的处理器芯片，但这些实施方式的技术思想也能够应用于层叠其他的芯片而形成的三维集成电路中。例如，芯片既可以是FPGA(Fie1d—Pr ogr amm ab1e Gat e Arr ay：可现场编程门阵列)，也可以是用于电视接收器或录音机的系统L S I。
另外，层叠芯片数、凸块或TSV的直径等也不局限于上述例子，也可以是其他的数量或大小。
另外，虽然在图1或图4所示的三维集成电路中层叠了多个相同的芯片，但与电路板31连接的芯片10与最上层的芯片10相同，即使是在其中间夹有构成不同的芯片的三维集成电路，也能够使用上述实施方式的技术思想。即，即使是这种三维集成电路，也能够在最下层的芯片10和最上层的芯片10上将用于制造芯片的掩模设成共同的掩模，从而抑制制造成本。而且同样，与电路板31连接的芯片10与在多个层叠中间夹有的芯片10相同，即使是其他芯片构成不同的三维集成电路，也能够使用上述实施方式的技术思想。
[发明的一个实施方式的概要]
(1)本发明的第一实施方式的集成电路包括一个或一个以上被层叠的同一布局的芯片，
上述芯片具有硅贯通电极和与上述硅贯通电极连接的布线层，
当每隔两个上述芯片使上述硅贯通电极的端部与上述布线层相对置层叠时，上述硅贯通电极的端部位置与上述布线层的接触用焊盘的位置一致，
当每隔两个上述芯片使上述布线层彼此相对置层叠时，一方的上述布线层的接触用焊盘的位置与另一方的上述布线层的接触用焊盘的位置一致，
而且，上述芯片介由第一凸块与电路板连接，上述芯片中的第一数量的硅贯通电极与一个上述第一凸块连接，上述第一数量是2以上的自然数。
这样一来，用于TSV的缓冲器的驱动能力能够根据芯片间连接用凸块进行设计，并且，当芯片与电路板连接用凸块连接时，能够并列地使用多个缓冲器从而确保大的驱动能力。由此，无需在芯片中留出用于大的缓冲器的不必要的区域，并且，也能够充分地获得用于电路板连接用凸块的驱动能力。即，能够通过一个芯片应对芯片间连接用以及电路板间连接用这两种用途。因此，通过使用本发明，能够将构成三维集成电路的各芯片设成相同，因此，能够将用于芯片制造的掩模设成共同的掩模，所以，作为其结果，能够抑制制造成本。
(2)本发明的第二实施方式的集成电路是在本发明的第一实施方式的集成电路中层叠多个上述芯片。
由此，在多层层叠的三维集成电路中，通过将用于芯片制造的掩模设成共同的掩模，能够抑制制造成本。
(3)本发明的第三实施方式的集成电路为，在本发明的第一实施方式的集成电路中，上述芯片介由第二凸块与其他层叠芯片连接，此时，在上述芯片中，第二数量的硅贯通电极与一个上述第二凸块连接，上述第二数量是比上述第一数量小的自然数。
由此，在层叠了三层以上的芯片的三维集成电路中，通过将用于芯片制造的掩模设成共同的掩模，能够抑制制造成本。
(4)本发明的第四实施方式的集成电路为，在本发明的第三实施方式的集成电路中，在上述芯片中，多个硅贯通电极在上述第一凸块的直径内被集中配置。
由此，在层叠了多层芯片的三维集成电路中，能够防止电迁移导致的TSV的断线。
(5)本发明的第五实施方式的集成电路为，在本发明的第四实施方式的集成电路中，在与一个上述第一凸块连接的第一数量的硅贯通电极中，包括冗余救济用硅贯通电极。
由此，在层叠了多层芯片的三维集成电路中，能够恰当地组装冗余救济用硅贯通电极。
(6)本发明的第六实施方式的集成电路为，在本发明的第三实施方式的集成电路中，上述芯片的硅贯通电极不介由凸块而直接地与其他的层叠芯片的布线层连接。
由此，能够减小层叠了多层芯片的三维集成电路整体的电容。
(7)本发明的第七实施方式的集成电路包括多个被层叠的同一布局的芯片，
上述芯片具有硅贯通电极和与上述硅贯通电极连接的布线层，
当每隔两个上述芯片使上述硅贯通电极的端部与上述布线层相对置层叠时，上述硅贯通电极的端部位置与上述布线层的接触用焊盘的位置一致，
当每隔两个上述芯片使上述布线层彼此相对置层叠时，一方的上述布线层的接触用焊盘的位置与另一方的上述布线层的接触用焊盘的位置一致，
而且，上述芯片，当与电路板连接时，介由第一凸块与电路板连接，上述芯片中的第一数量的硅贯通电极与一个上述第一凸块连接，上述第一数量是2以上的自然数，
上述芯片，当与其他层叠芯片连接时，通过第二凸块与其他的层叠芯片连接，上述芯片中的第二数量的硅贯通电极与一个上述第二凸块连接，上述第二数量是比上述第一数量小的自然数，
而且，上述芯片还包括：设定部，其以与同一个凸块连接的硅贯通电极输出同一信号的方式，设定针对这些硅贯通电极各自的输入电路的布线。
这样一来，在层叠了多层的三维集成电路中，将用于芯片制造的掩模设成共同的掩模，从而能够当芯片集成时设定电路的布线。因此，能够抑制三维集成电路的制造成本。
(8)本发明的第八实施方式的多核处理器装置包括本发明的第二实施方式的集成电路，
上述芯片由处理器内核以及第一等级高速缓冲存储器、第二等级高速缓冲存储器以及用于访问外部电路的周边电路构成。
这样一来，在多核处理器装置的制造中，能够将用于芯片制造的掩模设成共同的掩模，从而抑制制造成本。
(9)本发明的第九实施方式的将同一布局的芯片进行多个层叠而成的集成电路的制造方法包括：
形成具有硅贯通电极和与上述硅贯通电极连接的布线层的层叠芯片的工序，当每隔两个上述芯片使上述硅贯通电极的端部与上述布线层相对置层叠时，上述硅贯通电极的端部位置与上述布线层的接触用焊盘的位置一致；当每隔两个上述芯片使上述布线层彼此相对置层叠时，一方的上述布线层的接触用焊盘的位置与另一方的上述布线层的接触用焊盘的位置一致，
上述制造方法还包括：
将与电路板连接的第一凸块中的一个与上述芯片中的第一数量的硅贯通电极连接的工序，上述第一数量是2以上的自然数。
这样一来，在多层层叠的三维集成电路的制造中，能够将用于芯片制造的掩模设为共同的掩模，从而抑制整体成本。
产业上的可利用性
本发明能够有效地应用于将处理器芯片、FPGA或系统LS I等层叠而成的三维集成电路中。
附图标号的说明
2…三维集成电路、
4…芯片间连接用凸块、
6…T SV(硅贯通电极)、
8…电路板连接用凸块、
10、110、210、310…处理器芯片、
12…布线层、
14…晶体管层、
18…缓冲器、
31…电路板(电路基板)。

Claims (9)

1.一种集成电路，包括一个或一个以上被层叠的同一布局的芯片，
上述芯片具有硅贯通电极和与上述硅贯通电极连接的布线层，
当每隔两个上述芯片使上述硅贯通电极的端部与上述布线层相对置层叠时，上述硅贯通电极的端部位置与上述布线层的接触用焊盘的位置一致，
当每隔两个上述芯片使上述布线层彼此相对置层叠时，一方的上述布线层的接触用焊盘的位置与另一方的上述布线层的接触用焊盘的位置一致，
而且，上述芯片介由第一凸块与电路板连接，上述芯片中的第一数量的硅贯通电极与一个上述第一凸块连接，上述第一数量是2以上的自然数。
2.根据权利要求1所述的集成电路，其中
多个上述芯片被层叠。
3.根据权利要求2所述的集成电路，其中
上述芯片介由第二凸块与其他层叠芯片连接，
此时，在上述芯片中，第二数量的硅贯通电极与一个上述第二凸块连接，上述第二数量是比上述第一数量小的自然数。
4.根据权利要求3所述的集成电路，其中
在上述芯片中，多个硅贯通电极在上述第一凸块的直径内被集中配置。
5.根据权利要求4所述的集成电路，其中
在与一个上述第一凸块连接的第一数量的硅贯通电极中，包括冗余救济用硅贯通电极。
6.根据权利要求3所述的集成电路，其中
上述芯片的硅贯通电极不介由凸块而直接地与其他的层叠芯片的布线层连接。
7.一种集成电路，包括多个被层叠的同一布局的芯片，
上述芯片具有硅贯通电极和与上述硅贯通电极连接的布线层，
当每隔两个上述芯片使上述硅贯通电极的端部与上述布线层相对置层叠时，上述硅贯通电极的端部位置与上述布线层的接触用焊盘的位置一致，
当每隔两个上述芯片使上述布线层彼此相对置层叠时，一方的上述布线层的接触用焊盘的位置与另一方的上述布线层的接触用焊盘的位置一致，
而且，上述芯片
当与电路板连接时，介由第一凸块与电路板连接，上述芯片中的第一数量的硅贯通电极与一个上述第一凸块连接，上述第一数量是2以上的自然数，
当与其他层叠芯片连接时，介由第二凸块与其他的层叠芯片连接，上述芯片中的第二数量的硅贯通电极与一个上述第二凸块连接，上述第二数量是比上述第一数量小的自然数，
而且，上述芯片包括：
设定部，其设定针对这些硅贯通电极各自的输入电路的布线，以使与同一个凸块连接的硅贯通电极输出同一信号。
8.一种多核处理器装置，包括根据权利要求2所述的集成电路，
上述芯片由处理器内核以及第一等级高速缓冲存储器、第二等级高速缓冲存储器、以及用于访问外部电路的周边电路构成。
9.一种集成电路的制造方法，该集成电路将同一布局的芯片进行多个层叠而成，该制造方法包括：
形成具有硅贯通电极和与上述硅贯通电极连接的布线层的层叠芯片的工序，在该工序中，当每隔两个上述芯片使上述硅贯通电极的端部与上述布线层相对置层叠时，上述硅贯通电极的端部位置与上述布线层的接触用焊盘的位置一致；当每隔两个上述芯片使上述布线层彼此相对置层叠时，一方的上述布线层的接触用焊盘的位置与另一方的上述布线层的接触用焊盘的位置一致，
该制造方法还包括：
将与电路板连接的第一凸块中的一个与上述芯片中的第一数量的硅贯通电极连接的工序，上述第一数量是2以上的自然数。
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