CN117320433A - 半导体装置 - Google Patents

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CN117320433A
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circuit block
block
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metal layers
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李学仪
陈俊宏
董佳欣
蔡文彬
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Original Assignee
Novatek Microelectronics Corp
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Abstract

提供了一种半导体装置。该半导体装置包括：第一电路，其包括第一半导体衬底、形成在第一半导体衬底中的第一组电路组件、以及第一组金属层，其中，所述第一组电路组件被划分到至少一个电路块中，并且用于每个电路块的走线在所述第一组金属层的至少一部分金属层上形成；第二电路，其包括第二半导体衬底、形成在第二半导体衬底中的第二组电路组件、以及第二组金属层，其中，所述第二组电路组件被划分到至少一个电路块中，并且用于每个电路块的走线在所述第二组金属层的至少一部分金属层上形成；其中，所述第一电路和第二电路面对面堆叠并接合。

Description

半导体装置
技术领域
本申请涉及半导体技术领域，更具体地，涉及一种半导体装置，例如，集成电路。
背景技术
在目前的半导体技术领域中，集成电路设计可能涉及高级制造工艺，因此集成电路晶片中涉及的电路组件的数量会比较多，使得布线非常密集和/或复杂。而且，随着集成电路晶片中电路组件的数量的增多、以及布线的复杂度和密集度的增加，用于设置布线的金属层的数量也会增加。金属层数量的增加除了增加成本之外，还会使设计和布局变得复杂。
作为集成电路晶片中包括的集成电路的一种示例，显示驱动集成电路(DDIC)可以包括多个电路组件，例如静态随机存取存储器(SRAM)组件、自动布局布线区域(APR)组件、栅极驱动器(GD)组件、源极驱动器(SD)组件、接口(I/O)组件和/或电压调节器组件等等，并且这些组件各自也可以由一个或多个电路元件构成。需要多个金属层来设置用于这些电路组件相互之间的电连接的走线以及用于这些电路组件与外部的电连接的走线。
然而，每个集成电路晶片中金属层的数量与布线、设计和布局复杂度以及制造成本等正相关，因此需要一种能够降低每个集成电路晶片中金属层的数量，从而降低布线、设计和布局的复杂度且降低制造成本的方案。
发明内容
根据本申请的实施例，提供了一种半导体装置，其被配置为基于多个电路组件执行预定功能，该半导体装置，包括：第一电路，其包括第一半导体衬底、形成在第一半导体衬底上的所述多个电路组件中的第一组电路组件、以及第一组金属层，其中，所述第一组电路组件被划分到至少一个电路块中，并且用于每个电路块的走线在所述第一组金属层的至少一部分金属层上形成；第二电路，其包括第二半导体衬底、形成在第二半导体衬底上的所述多个电路组件中的第二组电路组件、以及第二组金属层，其中，所述第二组电路组件被划分到至少一个电路块中，并且用于每个电路块的走线在所述第二组金属层的至少一部分金属层上形成；其中，所述第一电路和第二电路形成堆叠结构且存在电连接，并且所述第一半导体衬底和第二半导体衬底的下表面分别作为所述堆叠结构的上下表面。
在本申请实施例的集成电路中，首先，通过将多个电路组件划分到基于WOW技术的面对面堆叠和接合的两个电路中，相对于将该多个电路组件集成到同一个电路中的情况可以增大金属层上用于每个电路组件(包括在一个电路块中)的二维平面布局子区域的宽度，从而可以降低每个电路中的金属层的数量，进而降低总成本和布线、设计和布局的复杂度。
附图说明
附图用来提供对本公开实施例的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开，并不构成对本公开的限制。在附图中，相同的参考标号通常代表相同/类似部件或步骤。
图1示出了根据本申请实施例的作为半导体装置的示例的显示驱动器集成电路(DDIC)的示例结构的示意性平面视图。
图2示出了图1的示例结构的沿A-A’的横截面示意图。
图3示出了将图1-图2所示的各个电路块划分到第一电路和第二电路中的示意图。
图4A-4B示出了根据本申请实施例的第一电路和第二电路的横截面示意图。
图5示出了根据本申请实施例的减少了第一电路和第二电路中的金属层的数量的示意图。
图6示出了根据本申请实施例的将显示驱动集成电路中的SD组件的两部分分别划分到第一电路和第二电路中的示意图。
图7-图8示出了图6所示的第一电路和第二电路都具有(原始)SD组件的一部分时的半导体装置的横截面示意图。
图9示出了根据本申请实施例的通过共享金属层来减少第一电路和第二电路中的金属层的数量的示意图。
图10示出了根据本申请实施例的基于WoW技术的堆叠结构，其中在该堆叠结构中不存在共享金属层。
图11-图12示出了根据本申请实施例的基于WoW技术的堆叠结构，其中在该堆叠结构中存在共享金属层。
图13-图14示出了未采用本申请的堆叠结构的包括电压调节器的显示驱动集成电路的示例结构的示意性平面视图。
图15示出了采用本申请的堆叠结构的包括电压调节器的显示驱动集成电路的示例结构的示意性平面视图。
具体实施方式
为了使得本申请的目的、技术方案和优点更为明显，下面将参照附图详细描述根据本申请的示例实施例。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是本申请的全部实施例，应理解，本申请不受这里描述的示例实施例的限制。
在本说明书和附图中，具有基本上相同或相似步骤和元素用相同或相似的附图标记来表示，且对这些步骤和元素的重复描述将被省略。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性或排序。除非明确指出，否则单数形式的表达可以指代复数，并且复数形式的表达也可以指代单数。
图1示出了根据本申请实施例的作为半导体装置的示例的显示驱动器集成电路(DDIC)的示例结构的示意性平面视图。图2示出了图1的示例结构的沿A-A’的横截面示意图。
如图1所示的显示驱动器集成电路(DDIC)被实现为一颗集成电路晶片，并基于多个电路组件执行显示驱动功能，该多个电路组件可以包括模拟电路组件(例如栅极驱动器(GD)、源极驱动器(SD)和接口(I/O))和数字电路组件(例如静态随机存取存储器(SRAM)和自动布局布线区域(APR))。在本文中的电路组件可以指代一个或多个电路元件的组合。
图1的平面视图中按功能示出的多个块分别与将在后文提及的电路块相对应。图1中示例性地示出了栅极驱动器(GD)组件、源极驱动器(SD)组件和静态随机存取存储器(SRAM)组件被划分为2个部分，自动布局布线区域(APR)组件为1个部分(即未被划分)，以及接口组件为1个部分(即未被划分)，但是每种电路组件可以根据需要而不被划分或者被划分为其他数量的多个部分。
如图1所示，所有电路组件被包括在同一颗集成电路晶片100中。如图2所示的横截面示意图，该集成电路晶片100包括半导体衬底S1，所有电路组件形成在该半导体衬底S1上，并且该集成电路晶片中在半导体衬底S1和电路组件上方设置有一组金属层(N层，N为大于等于2的整数)用于布置走线，即用于形成电路组件之间的电连接以及电路组件与外部的电连接。此外，为便于布局，可将该集成电路晶片100包括的电路组件划分到至少一个电路块(例如，平面形状为方形)中，例如，半导体衬底S1上的SD电路块用于设置源极驱动器，并且SRAM电路块用于设置SRAM等等。每个电路块包括至少一个电路组件，例如可以包括一个或多个源极驱动器，并且用于该电路块的走线(信号线和/或电力线)在至少一部分金属层上形成。
图1示出的平面视图中的每个块也可以视为是每个电路块在半导体衬底S1的下表面上的投影区域(后文也称为每个电路块的平面布局子区域)的视图。从图1可看出，为了在有限的平面布局区域内布置所有电路组件，每个电路块的面积、长度和宽度(电路块在基板下表面上的投影区域的面积、长度和宽度)较小，例如，SD电路块、SRAM电路块、GD电路块等的面积、长度和宽度较小。通常基于电路块的区域划分来进行针对各个电路块的布线，为了方便布线，在每个金属层上设置的用于其对应电路块(具体为其电路组件)的走线的数量与该电路块的长度和/或宽度正相关，因此在每个电路块的长度和/或宽度较小的情况下，在每个金属层上能够为该电路块设置的走线的数量较小。需要说明的是，对于每个电路块而言，在其对应金属层上设置的走线的数量还由该金属层的宽度和金属层上的走线间距决定，走线间距决定了走线之间的抗干扰能力，在每个金属层上设置的走线数量受到电路块/金属层的长度和/或宽度约束的情况下，因此需要更多的金属层来设置用于每个电路块的走线。
由于每颗集成电路晶片内更多的金属层意味着更高的布线、设计和布局复杂度以及制造成本，因此需要一种能降低每颗集成电路晶片内的金属层的数量的方案。
本申请的实施例提出了基于晶圆堆叠晶圆(WoW)或也称为晶圆堆叠技术的解决方案。WOW技术包括直接将各自形成了多个管芯(也称为半导体管芯、裸片、裸芯或IC管芯等)的两个大尺寸晶圆(wafer)(用作半导体衬底)面对面接合后再进行切割，得到多颗集成电路晶片(chip)。这里提到的管芯可以包括各种电路组件，每个电路组件可以包括电子器件，例如晶体管、电容器、二极管、存储器件、处理器、其他器件和/或集成电路等等。
在基于晶圆堆叠(WoW)技术的解决方案中，可将要用于每个半导体装置(例如，每颗集成电路晶片)的多个电路组件或多个电路块分配到两个集成电路晶片中，例如，可将图1所示的执行显示驱动功能的半导体装置的多个电路块分配到两个不同的集成电路晶片中。然后，通过将两个集成电路晶片堆叠(例如，垂直地面对面堆叠)和接合，可实现将这两个集成电路晶片组合成一个半导体装置，并且将其进行封装测试等从而得到最终的半导体芯片。
这样，相对于将这些电路块设置在一颗集成电路晶片中，在包括两个集成电路晶片的半导体装置中，该一颗集成电路晶片的各个电路块可以重新布局，且至少一个电路块的平面布局子区域的面积、长度和/或宽度可增大，从而对于这些电路块，可在每个金属层上为其设置更多数量的走线，因此可减少至少一个集成电路晶片中金属层的数量。此外，在一些情况下，由于两个集成电路晶片可垂直地面对面堆叠和接合，因此还可共享电力线或信号线，从而还可以减少其中至少一个集成电路晶片中的用于设置电力线或信号线的金属层。
换句话说，通过WoW技术，原始的单个集成电路晶片中的电路组件(电路块)被重新布局到两个集成电路晶片中，该两个集成电路晶片堆叠和接合和/或共享电力线或信号线，可减轻布线负担，从而减少至少一个集成电路晶片中的金属层的数量并降低总成本和布线、设计和布局复杂度。
以下首先结合图3-图15对本申请的实施例的基于WoW技术减少单颗集成电路晶片中的金属层的数量的半导体装置的示例结构进行详细说明。
图3-图5示出了根据本申请的实施例的半导体装置的示例结构。
在图3中示出了将图1-图2所示的各个电路块分配到第一电路(第一电路形成第一集成电路晶片)和第二电路(第二电路形成第二集成电路晶片)中的示意图。在图4A-图4B中示出了第一电路和第二电路的横截面示意图。在图5中示出了减少了第一电路和第二电路中的金属层的数量的示意图。
为了便于对比，同时示出了未采用基于WoW技术减少金属层的数量的方案的半导体装置(即，由原始电路形成的集成电路晶片)。
应注意，图3-图5中以半导体装置为显示驱动集成电路为例进行了示例性描述，但是应理解，半导体装置可以被配置为基于所包括的多个电路组件执行其他预定功能，并且不限于显示驱动集成电路，而可以是其他类型的集成电路，例如图像传感器的处理电路或存储器集成电路等等。
如图3和图4A-图4B所示，原始电路30包括形成在半导体衬底上的多个电路组件和形成在半导体衬底和电路组件上方的N个金属层(N为大于等于1的整数)，且这些电路组件被划分到多个电路块中，其中每个电路块包括至少一个电路组件。用于每个电路块的走线(例如，信号线和/或电力线)在至少一部分金属层上形成。例如，如图3和图4A-4B所示，原始电路30的各个电路组件被划分到2个栅极驱动器(GD)电路块、2个源极驱动器(SD)电路块、1个接口(I/O)电路块、2个静态随机存取存储器(SRAM)电路块和1个自动布局布线(APR)区域)电路块中。
如图3和图4A-图4B所示，半导体装置300包括第一电路310和第二电路320。
第一电路310包括第一半导体衬底、形成在第一半导体衬底上的第一组电路组件、以及第一组金属层，其中，所述第一组电路组件被划分到至少一个电路块中，并且用于每个电路块的走线在所述第一组金属层的至少一部分金属层上形成。
同理，第二电路320包括第二半导体衬底、形成在第二半导体衬底上的第二组电路组件、以及第二组金属层，其中，所述第二组电路组件被划分到至少一个电路块中，并且用于每个电路块的走线在所述第二组金属层的至少一部分金属层上形成。
例如，如图3和图4A-图4B所示，以半导体装置300为显示驱动集成电路为例，第一电路310包括的第一组电路组件可包括静态随机存取存储器(SRAM)和自动布局平面布局区域(APR)，且第二电路320包括的第二组电路组件可包括栅极驱动器(GD)、源极驱动器(SD)、和接口(I/O)。相应地，为了布局这些电路组件，所述第一电路可包括2个静态随机存取存储器(SRAM)电路块和1个自动布局布线(APR)区域电路块，而第二电路可以包括2个栅极驱动器(GD)电路块、1个源极驱动器(SD)电路块(如图3-图4A所示)或2个SD电路块(如图4B所示)、和1个接口(I/O)电路块。应注意，图中所示的各个电路块的位置和尺寸是示例性的，可以根据实际需要而改变电路块的位置和尺寸。
第一电路310和第二电路320形成堆叠结构且存在电连接(例如信号和/或电力连接)，且所述第一半导体衬底的下表面和第二半导体衬底的下表面分别作为所述堆叠结构的上下表面，也就是说，第一电路310和第二电路320面对面堆叠和接合。
例如，第一电路和第二电路中的半导体衬底基于晶圆堆叠(WOW)来制造。例如，两个电路的半导体衬底由不同的晶圆提供，例如，分别在两个大尺寸晶圆上形成多个第一电路和多个第二电路，然后将两个晶圆中的对应的第一电路和第二电路面对面对准、接合和切割成单个半导体装置，例如集成电路(IC)晶片。
这样，对于第一电路310和第二电路320中的每一者来说，它的平面布局面积与原始电路是相同的，因此分配给每个电路块的平面布局子区域的面积(或长度和/或宽度)增大，使得可容纳在第一电路和/或第二电路的一个金属层中的用于每个电路块的走线的最大数量可变得更大，从而第一电路和第二电路中的每一者的金属层的数量均可减少。例如，如图3所示，分配给原始电路中的APR电路块的平面布局子区域的宽度可以是500微米，且在原始电路的一个金属层中可设置用于APR电路块的大约3000条走线，同时，分配给第一电路中的APR电路块的平面布局子区域的宽度可以是800微米宽，这样第一电路的一个金属层中可设置用于APR电路块的大约4500条走线，因此可降低第一电路中的金属层的数量。在一个实施例中，APR电路块可以是数字控制逻辑电路块的示例。
在一个实施例中，半导体装置(例如，显示驱动集成电路(DDIC))的平面形状通常具有较长的长度但较短的宽度，因此如果分配给每个电路块的平面布局子区域的宽度更大，则该电路块内部的电路组件(包括一个或多个电路元件)可被重新定位，并且有更多的布线空间。因此，可简化布线。
在图4A-图4B中，示出了各个电路的横截面示意图。标号3-1指示原始电路的横截面示意图。标号3-2指示第二电路的横截面示意图。标号3-3指示第一电路的横截面示意图。从中可见，原始电路中的金属层的数量为N，第二电路中的金属层的数量相对于原始电路从N层减少到N-X层，其中N≥2且X≥1，并且第一电路中的金属层的数量相对于原始电路从N层减少到N-Y层，其中N≥2且Y≥1。
图5进一步示出了减少了第一电路和第二电路中的金属层的数量的示意图。
如图5所示，原始电路中包括7个金属层用于形成信号线，并且包括1个金属层用于形成电力线。在将原始电路分为第一电路和第二电路后，由于各个电路块的平面布局子区域的长度和/或宽度变大使得每个金属层用于该电路块的走线的数量更多，因此第一电路中的金属层数可减少了例如1层(即X＝1)，即6个金属层用于形成信号线，且第二电路中的金属层数可减少例如2层(即Y＝2)，即5个金属层用于形成信号线。因此，相对于原始电路所形成的集成电路晶片，第一电路所形成的第一集成电路晶片的金属层数减少了，且第二电路所形成的第二集成电路晶片的金属层数也减少了，由此降低每个集成电路晶片内的布线、设计和布局复杂度且降低电路设计及制造成本。
图5中以示例的方式示出了这些信号线/电力线是用于APR电路块和SD电路块的，但是应理解，原始电路、第一电路和第二电路中的用于所有电路块的走线均在所示出的金属层上形成，而用于不同的电路块的走线可在不同组合的金属层上形成。例如，同一电路中，用于第一电路块的走线在第一层和第二层金属层上形成，而用于第二电路块的走线在第二至第五层金属层上形成。同一电路中，如果用于不同电路块的走线在相同金属层上形成，则这些用于不同电路块的走线被隔开。此外，金属层与金属层之间也存在垂直互连结构(例如，通孔)，以及最下层金属层与半导体衬底上的电路组件之间也存在电连接结构或垂直互连结构(例如通孔)，从而各个金属层上的走线能够为电路组件提供信号和电力。此外，图中也未明确示出半导体衬底上的各个电路块(包括各个电路组件)，但是应理解，半导体衬底上形成有相应的电路组件。
也就是说，在本申请的上下文中提及的原始电路、第一电路或第二电路的金属层的数量是指用于形成用于各个电路中的各电路块的走线的金属层的最大数量。例如，用于第一电路中APR电路块的信号线需要在6个金属层上形成，同时用于SRAM电路块的信号线可能仅需要在4个金属层上形成，在这种情况下仍然认为包括APR电路块和SRAM电路块的第一电路中用于形成信号线的金属层的数量为6。
以上结合图3-图5描述了将原始电路形成的单个集成电路晶片划分为面对面堆叠和接合的两个集成电路晶片，从而可降低每个集成电路晶片中的金属层的数量，进而降低总成本和制造设计复杂度和制造和设计复杂度的方案。在这种方案中，每个集成电路晶片内的金属层的减少具有布局空间优化、制造工艺简化及成本降低等优势。
在本申请的一些实施例中，可根据不同的方式来确定划分到第一电路和第二电路中的电路组件。
例如，第一电路可仅包括数字电路组件，且第二电路可仅包括模拟电路组件；或者，对比第一电路和第二电路中的组件，第一电路可包括更多的数字电路组件和更少的模拟电路组件，且第二电路可包括更多的模拟电路组件和更少的数字电路组件。
例如，数字电路组件主要包括低压器件。例如，显示驱动集成电路中的SRAM和APR组件作为数字电路组件，需要处理高分辨率、高帧率和图像数据处理等功能，因此有必要提高操作速度和时钟速率。此外，为提高组件的速度并避免高功耗，需要更高级的制造工艺来降低SRAM和APR组件的工作电压。高级制造工艺表现出高密度、小尺寸和高成本的特征。模拟电路组件可包括中压器件或高压器件，例如，显示驱动集成电路中的GD组件、SD组件和I/O接口组件。考虑到产品的输出电压规格，对于模拟电路组件使用更长沟道长度和更高耐受电压的工艺。中压或高压器件不需要工艺缩放，成本更低，体积更大，工作电压和频率不会持续增加或者足以满足规格要求。
换句话说，数字电路组件可能需要不同于模拟电路组件的制造工艺。在一个实施例中，数字电路组件可通过高级制造工艺制造，而模拟电路组件可通过低端制造工艺制造。因此，可在第一电路中主要或全部设置数字电路组件，且在第二电路中主要或全部设置模拟电路组件。
可选地，第一电路和第二电路可通过不同的制造工艺(例如，不同代的制造工艺)来制造。或者，第一电路和第二电路可通过相同的制造工艺(例如，同代的制造工艺)制造。
可选的，在另一些实施例中，还可将相同类型的电路组件面对面设置在不同的电路中，即，第一电路包括第一电路块，第二电路中包括第二电路块，且所述第一电路块和所述第二电路块包含相同类型的电路组件。在所述第一电路和所述第二电路形成所述堆叠结构时，所述第一电路块和所述第二电路块相对设置，或者所述第一电路块和所述第二电路中除第二电路块以外的另一电路块相对设置。
图6示出了将显示驱动集成电路中的SD组件划分为两部分并分别设置到第一电路和第二电路中的示意图。如图6所示，第一电路除了包括SRAM组件和APR组件之外，还可包括SD组件(原始电路中的SD组件)的一部分(也称为第一SD组件)，且第二电路除了包括GD组件、I/O组件之外，还可以包括SD组件的另一部分(也称为第二SD组件)。例如，第一电路中的第一SD组件包括一些电平移位器，而第二电路中的第二SD组件包括其他电平移位器。应注意，虽然图6以及后续的图8中示出了原始电路中包括两个SD块(用于两个SD组件)，但是原始电路中也可以包括一个SD块，并且将该SD块中设置的SD组件划分成两个部分，以分别放置到第一电路和第二电路中。本申请中对电路中包括的各种电路组件(以及相应的电路块)的数量不进行限制。
也就是说，如果需要的话，原始电路中的任何类型的(一个或多个)电路组件可被划分为至少两部分而分别被设置在第一电路和第二电路中。或者，同类型的多个电路组件可以被划分到同一个电路中的同一个电路块中。
图7-图8示出了图6所示的第一电路和第二电路都具有(原始)SD组件的一部分时的半导体装置的横截面示意图。为了便于凸显出所划分的SD组件，针对第一电路和第二电路仅示出了SD组件相关的横截面示意图，并且图中所示的尺寸也是示例性的，第一电路和第二电路与原始电路可以具有相同的平面尺寸。
可见，在图7和图8中，第一电路和第二电路均包括SD电路块，其中每个SD电路块包括SD组件的一部分。由于两个SD电路块需要彼此电连接，因此在第一电路和第二电路面对面堆叠并接合时，凸块(bump)可用于连接这两个电路的两个SD电路块。
在另一些实施例中，(原始电路中的)SRAM电路组件也可以被划分成两个部分。SRAM电路组件的一部分(例如，一个SRAM电路组件)设置在第一电路中作为第一SRAM组件，而另一部分(例如，另一个SRAM电路组件)设置在第二电路中作为第二SRAM组件。由于SRAM电路组件需要与APR电路组件连接，因此在第一电路和第二电路面对面堆叠和接合时，可将第二电路中包括第二SRAM组件的电路块与第一电路中包括APR组件的电路块相对设置，以在第一电路和第二电路面对面堆叠和接合之后缩短第二电路中的第二SRAM组件和第一电路中的APR组件之间的距离，从而减少复杂的布线并加速APR电路组件的工作。
可选地，第一电路或第二电路的平面布局区域中的各个电路块的平面布局子区域(即，电路块在第一电路或第二电路的半导体衬底的下表面上的投影区域)的形状是正方形或长方形的，且由于用于每个电路块的平面布局子区域相对于原始电路的电路块可以更大，因此第一电路和第二电路中的某些电路块的平面布局子区域(即在第一电路或第二电路的半导体衬底的下表面上的投影区域)的形状可以比原始电路中的相应电路块的平面布局子区域更接近正方形。
在一个实施例中，每个电路块在对应的半导体衬底的下表面上的投影区域(简称该电路块对应的投影区域或该电路块的平面布局子区域)的一条或多条边与对应的半导体衬底的下表面的一条或多条边相邻或对齐。例如，如图3中所示的，APR电路块对应的投影区域的长度方向上的两条边(如图所示的APR上侧边和APR下侧边)与第一电路的半导体衬底的下表面的长度方向上的两条边相邻且平行，宽度方向上的两条边(如图所示的APR左侧边和APR右侧边)与第一电路的半导体衬底的下表面的宽度方向上的两条边对齐。
在一个实施例中，一个或多个电路块中的每个电路块(例如，APR电路块或SRAM电路块)的在对应的半导体衬底的下表面上的投影区域的至少两条边与所述对应的半导体衬底的下表面的边相邻或对齐。例如，如图3中所示的，APR电路块对应的投影区域在长度方向上的两条边(如图所示的APR上侧边和APR下侧边)与第一电路的半导体衬底的下表面在长度方向上的两条边(如图所示的上侧边和下侧边)相邻且平行；右侧GD电路块对应的投影区域在长度方向和宽度方向上的两条边(如图所示的GD上侧边和GD右侧边)与第二电路的半导体衬底的下表面的两条边(如图所示的右侧边和上侧边)相邻且平行；等等。
在一个实施例中，同一电路中的两个或更多个不同电路块在所述同一电路的半导体衬底的下表面上的投影区域的宽度相同。例如，如图3中所示的，第一电路中的APR电路块对应的投影区域的宽度可以基本上等于SRAM电路块对应的投影区域的宽度(或者甚至是第一电路的平面布局区域的宽度(或第一电路的半导体衬底的下表面的宽度))。第二电路中的SD电路块对应的投影区域的宽度可以基本上等于GD电路块对应的投影区域的宽度。
在一个实施例中，对于每个电路块，该电路块在对应的半导体衬底的下表面上的投影区域的第一边的长度长于第二边的长度，其中第一边为与同一电路中的另一个电路块在对应的半导体衬底的下表面上的投影区域相邻或平行的边，并且第二边为所述电路块在对应的半导体衬底的下表面上的投影区域的另外的边，以便于相邻电路块之间的电连接走线。例如，APR电路块对应的投影区域的、与SRAM电路块对应的投影区域相邻或平行的边的长度(即APR电路块对应的投影区域在宽度方向上的边的长度)可以比不与SRAM电路块对应的投影区域相邻或平行的边的长度(即APR电路块对应的投影区域在长度方向上的边的长度)长得多。
当然，各个电路块在半导体衬底的下表面上的投影区域(即平面布局子区域)的形状是长方形或正方形，因此可根据实际情况，在半导体装置的平面布局区域内，对每个电路块对应的投影区域的位置及大小进行合适地布置。
根据本申请的另一些实施方式，还可通过在第一电路和第二电路之间共享一个或多个金属层(下文中称为共享金属层)，以进一步减少第一电路和第二电路中的至少一者的金属层的数量。例如，在第一电路和第二电路形成所述堆叠结构(面对面堆叠并接合)之后，第一电路包括的第一电路块会和第二电路中包括的第二电路块相对设置，即彼此面对，第一电路块中的电路组件和第二电路块中的电路组件之间夹有金属层(包括来自第一电路中的第一组金属层以及第二电路中的第二组金属层当中的金属层)，这些金属层中的一个或多个可被第一电路和第二电路共享，例如被第一电路块和第二电路块共享。例如，具有相似或相同的属性或功能的一个或多个金属层，即，设置了具有相似或相同的属性或功能的一条或多条信号线或电力线的一个或多个金属层，可以被第一电路和第二电路共享。
例如，所述共享金属层可以包括用于设置电力线和/或信号线的金属层。例如，第一电路块和第二电路块需要获取相同的电力，因此可共享布置了电力线的金属层，例如，第一电路块中的电路组件可从布置了用于第二电路块的电路组件的电力线的金属层上的电力线获取电力；另外，该第一电路块和第二电路块中的电路组件可能会通过相同的信号线发送或接收信号，因此可共享用于布置信号线的至少一个金属层，特别是在第一电路块和第二电路块包括同种电路组件的不同部分的情况下。
例如，在如图6-图8所示的，将显示驱动集成电路中的SD组件划分为两部分并且分别放置到第一电路和第二电路中的情况下，第一电路中的第一电路块包括SD组件的一部分作为第一SD组件，并且第二电路中的第二电路块包括SD组件的另一部分作为第二SD组件，并且第一电路块和第二电路块面对面设置。由于这两个电路块中的第一和第二SD组件执行的功能相同，因此可共用一些信号线，因此第一电路和第二电路中的一者内无需设置用于布置这些信号线的金属层(如果该金属层也无需用于布置用于第一电路和第二电路中的所述一者中的其他电路块的电路组件的其他信号线)，即具有相似属性或特性的一条或多条信号线(或电力线)可在第一电路和第二电路之间共享使用，以减少金属层的数量。
图9进一步示出了通过共享金属层来减少第一电路和第二电路中的金属层的数量的示意图。图9中为了说明，只示出了APR组件和SD组件及其相关的金属层。
如图9所示，第一电路包括APR组件和第一SD组件，并且第二电路包括第二SD组件。
通过使第一电路中的第一SD组件和第二电路中的第二SD组件共享一条或多条信号线(或电力线)，即共享用于布置这些信号线(或电力线)的一个或多个金属层，可减少第一电路和第二电路中的至少一者的金属层的数量。
例如，第一电路中的用于布置信号线的部分金属层可用于与第二电路中的第二SD组件共享，和/或第二电路中的用于布置信号线的部分金属层可用于与第一电路中的第一SD组件共享。因此，图9中示出第二电路中用于布置信号线的金属层从7层减少到4层，且第一电路中由于还包括了需要多个金属层(例如，7层)的其他电路组件，例如APR组件，因此第一电路中的金属层没有减少(例如，仍为7层)以满足其他电路组件的要求。当然，在另一些实施例中，第二电路中的用于布置信号线的部分金属层也可用于与第一电路中的除了第一SD组件外的其他组件共享，或者第二电路中的用于布置电力线的金属层可用于与第一电路共享，因此第一电路中金属层的数量也可减少。
以下结合图10-图12描述包括基于WoW技术的堆叠结构的半导体装置，以更充分地说明如前面参考图3-图9描述的半导体装置。
图10示出了基于WoW技术的堆叠结构，其中，在该堆叠结构中不存在共享金属层。
如图10所示，第一电路和第二电路中分别包括用于布置信号线的七个金属层和用于布置电力线的一个金属层。第一电路的最顶部焊盘(PAD)是用于第一电路连接到其他电路的焊盘。第一电路和第二电路通过凸块(bump)互连。例如，第一电路使用电力线A，且第二电路使用电力线B，电力线A和B通过凸块连接。金属层与金属层之间也存在通孔，以及最下层金属层与半导体衬底上的电路组件之间也存在电连接机构或通孔，从而各个金属层上的走线能够为电路组件提供信号和电力。
值得注意的是，在图10中，由于电力线上流动的电流更大，因此示意性地示出电力线A或B比信号线粗。
图11示出了基于WoW技术的堆叠结构，其中，与图10相比，第一电路中没有用于布置电力线的金属层，因为第二电路中的用于布置电力线的金属层可与第一电路(例如，第一电路块)共享，即第一电路中的电路组件可经由第一电路和第二电路之间的导电连接结构(例如，凸块)从第二电路中的电力线(共用电力线)获取电力。因此，第一电路中金属层的数量减少，且第二电路中的金属层的数量可以不变或改变(例如，可共享第一电路中的用于布置信号线的金属层)。
当然，第一电路中的用于设置电力线的金属层也可与第二电路共享，以减少第二电路中的金属层的数量。
图12示出了基于WoW技术的堆叠结构，其中，第一电路中的信号线设置在七个不同金属层上，而第二电路中的信号线设置在6个不同金属层上并且电力线设置在1个金属层上。从图12可见，第一电路中没有用于设置电力线的金属层，且第二电路中减少了用于设置信号线的至少一个金属层，因为第一电路和第二电路可以相互共享电力线和/或信号线。第一电路中的电路组件可经由第一电路和第二电路之间的导电连接结构(例如，凸块)从第二电路中的电力线(共用电力线)获取电力或者从第二电路中的信号线(共用信号线)获取信号或通过其将信号发送到第二电路中的电路组件，另外即使第一电路共享了第二电路中的信号线，但可能由于需要满足第一电路中的其他电路组件的金属层需求，第一电路中用于布置信号线的金属层的数量可能不会减少，如图示的第一电路中仍有七个金属层上的信号线。第二电路中金属层的数量也可以减少，例如，如图所示的第二电路中的六个金属层上的信号线，因为考虑到相似的特性或功能，第一电路中的信号线也可与第二电路共享，即第一电路中的用于布置信号线的金属层可与第一电路共享，第二电路中的电路组件可经由第一电路和第二电路之间的导电连接结构(例如，凸块)从第一电路中的信号线(共用信号线)获取信号或通过其将信号发送到第一电路中的电路组件。
例如，第一电路中的布置在一个或多个金属层上的用于给第一SD电路块中的第一SD组件提供信号的信号线可与第二电路(例如，第二SD电路块中的第二SD组件)共享，即第二电路的SD电路块中的第二SD组件可从第一电路的设置用于第一SD电路块的第一SD组件的走线的金属层上的信号线上获取信号。例如，共享信号线可被配置为传输伽马电压。
当然，同理，第二电路中的布置在一个或多个金属层上的用于给第二SD电路块中的第二SD组件提供信号的信号线也可与第一电路(例如，第一SD电路块中的第一SD组件)共享，以减少第一电路中金属层的数量。
亦即，第一电路和第二电路中的一者包括的一个或多个金属层上的电力线和/或信号线可与第一电路和第二电路中的另一者共享，从而减少第一电路和第二电路中的至少一者所包括的金属层的数量。通过共享金属层，可以简化或优化布线以避免低效布线。
此外，在另一些实施方式中，由于各个电路组件中的一个或多个还需要被供电，例如，显示驱动集成电路中的APR组件，即集成电路中包括待供电电路组件，因此半导体装置(例如，如前面所述的半导体装置300等)还可包括电压调节器。
图13-图14示出了未采用本申请的堆叠结构的包括电压调节器的显示驱动集成电路的示意性平面结构，其中该电压调节器VDD REG可用于向APR组件和/或SRAM组件供电。包括了电压调节器VDD REG的电路块称为电压调节电路块(即，供电电路块)，且包括了APR组件和/或SRAM组件的电路块称为APR电路块和/或SRAM电路块(即，待供电电路块)。
由于APR组件和/或SRAM组件的耗电量较大，在目前技术中，需要通过电力线(power line)将电压调节器VDD REG与APR组件和/或SRAM组件连接。例如，在半导体衬底中刻蚀出从电压调节器VDD REG到APR组件和/或SRAM组件的供电路径，以便形成内部电力线(未布置在金属层中),或者将电力线布置在金属层中。图14在图13的基础上进一步示出了传输电压调节电路块输出的电力的电力线。如图14所示，用于传输电压调节电路块输出到例如APR电路块和/或SRAM电路块的电力的电力线延伸到APR电路块和/或SRAM电路块。图14所示的电力线可以穿过整个APR电路块和/或SRAM电路块，并且电力线可能是粗的和高密度的。
因此，在如图13-图14所示的结构中，需要比较长的电力线，并且电力线的密度较大，不利于布局。对此，可以采用如前面描述的堆叠结构对此进行改进。
例如，在上下文中，假设第一电路中包括待供电的电路组件(例如，APR组件和/或SRAM组件)，则在第二电路中设置一个或多个电压调节器，用于向所述第一电路中的待供电的电路组件提供电力。当然，也可以是第二电路中包括待供电电路组件，从而可在第一电路中设置一个或多个电压调节器，用于向所述第二电路中的待供电的电路组件提供电力。
例如，该一个或多个电压调节器被设置在第二电路的一个或多个供电电路块中，且该一个或多个供电电路块与第一电路中包括待供电的电路组件的待供电电路块相对设置(即，面对面设置)。
可选地，该一个或多个供电电路块在第一电路中的第一半导体衬底的下表面上的投影区域与待供电电路块在所述第一半导体衬底的下表面上的投影区域中的中间区域重叠。
图15示出了采用本申请的堆叠结构的包括电压调节器的显示驱动集成电路的示意性平面结构，其中多个电压调节器VDD REG可以用于向APR组件和/或SRAM组件供电。
如图15所示，第一电路和第二电路中的电路块可以重新排列：例如，多个电压调节电路块可分布在第二电路中并且在平面布局区域中的中间区域(对应于第一电路的平面布局区域中的中间区域)，而不是分布在第一电路中紧挨着APR电路块。在第一电路和第二电路面对面堆叠并接合后，电压调节电路块与APR和SRAM电路块相对设置，且电压调节电路块与APR和SRAM电路块间夹有能够传输电压调节器产生的电力的金属层，从而第一电路中的APR和SRAM电路块中的电路组件可获取来自第二电路中的电压调节器的电力，与图14中所示的电力线的方式相比，可简化第一电路中的布线。即，第二电路中的多个电压调节电路块的多个电压调节器输出的电力被第一电路中的APR电路块和SRAM电路块中的电路组件使用，例如，该电力可通过第二电路中的某个或某些金属层上的电力线、第一电路和第二电路之间的导电连接结构(例如凸块)及第一电路和第二电路中的各个金属层之间的垂直互联结构(例如通孔)，以及可选的在第一电路中布置在金属层上的电力线，从第二电路中的电压调节器传输到第一电路中的APR和SRAM电路组件。另外，在如前面所述的共享金属层的实施例中，第一电路中可以不设置用于布置用于APR和SRAM电路块的电力线的金属层，从而可以减少第一电路中的金属层的数量(如果这些金属层无需设置用于其他电路块的信号线或电力线的话)。
在第一电路和第二电路的组合中，电压调节电路块可以设置为对应于APR电路块的平面布局子区域的中间区域且对应于SRAM电路块的平面布局子区域的中间区域，即电压调节电路块在第一(或第二)电路中的第一(或第二)半导体衬底的下表面上的投影区域与APR电路块和SRAM电路块在第一(或第二)半导体衬底的下表面上的投影区域中的中间区域重叠，以节省电力线。
因此，电力线的布线效率更高，这避免了高密度的电力线，并减少了电力线的使用。总之，各个电路块(尤其是待供电的电路块)可根据WoW技术的特点重新定位和重组，以防止无效的电力线。由于电压调节器(例如线性调压器)一般成本较低且体积较小，因此设置多个电压调节器也不会引入过多的成本以及体积消耗。
因此，在本申请实施例的集成电路中，首先，通过将多个电路组件划分到基于WOW技术的面对面堆叠和接合的两个电路中，相对于将该多个电路组件集成到同一个电路中的情况可以增大用于每个电路组件(电路块)的布局子区域的宽度，从而可以降低每个电路中的金属层的数量，进而降低总成本和制造设计复杂度；然后，两个电路中的一者包括的一个或多个金属层都可以与另一者共享，从而可减少两个电路中的至少一者所包括的金属层的数量，以进一步降低成本；最后，两个电路中的第一电路中的电压调节电路块可分布在与两个电路中的第二电路中的待供电电路块在该第一电路的半导体衬底的下表面上的投影区域的中间区域，从而可在两个电路面对面堆叠并接合后与待供电电路块重叠，由此可以简化布线，节省电力线，使得电力线的布线效率更高，避免了高密度的电力线，并减少了电力线的使用。
虽然已详细描述了本发明的一些实施例及它们的优势，但应该理解，在不背离所附权利要求限定的本发明的精神和范围的情况下，本文中可作出各种变化、替代和改变。例如，本领域普通技术人员将容易理解，可以改变本文中描述的许多部件、功能、工艺和材料，同时仍在本发明的范围内。此外，本申请的范围不旨在局限于说明书中所述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。根据本发明，作为本领域的普通技术人员将轻易地从本发明的公开中理解，可利用现存的或之后开发的执行与本文中描述的相应实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的范围内。

Claims (17)

1.一种半导体装置，其被配置为基于多个电路组件执行预定功能，所述半导体装置包括：
第一电路，其包括第一半导体衬底、形成在第一半导体衬底上的所述多个电路组件中的第一组电路组件、以及第一组金属层，其中，所述第一组电路组件被划分到至少一个电路块中，并且用于每个电路块的走线在所述第一组金属层的至少一部分金属层上形成；
第二电路，其包括第二半导体衬底、形成在第二半导体衬底上的所述多个电路组件中的第二组电路组件、以及第二组金属层，其中，所述第二组电路组件被划分到至少一个电路块中，并且用于每个电路块的走线在所述第二组金属层的至少一部分金属层上形成；
其中，所述第一电路和第二电路形成堆叠结构且存在电连接，并且所述第一半导体衬底和第二半导体衬底的下表面分别作为所述堆叠结构的上下表面。
2.根据权利要求1所述的半导体装置，其中，所述第一半导体衬底和第二半导体衬底是基于晶圆堆叠(WoW)制造的。
3.根据权利要求1所述的半导体装置，其中，每个电路块在对应的半导体衬底的下表面上的投影区域的一条或多条边与对应的半导体衬底的下表面的一条或多条边相邻或对齐。
4.根据权利要求1所述的半导体装置，其中，至少一个电路块在对应的半导体衬底的下表面上的投影区域的至少两条边与对应的半导体衬底的下表面的至少两条边相邻或对齐。
5.根据权利要求1所述的半导体装置，其中，同一个电路中的两个或更多个不同电路块在对应的半导体衬底的下表面上的投影区域在第一方向上的边的长度相同。
6.根据权利要求1所述的半导体装置，其中，对于每个电路块，所述电路块在对应的半导体衬底的下表面上的投影区域的第一边的长度长于第二边的长度，其中所述第一边为与同一电路中的另一个电路块在对应的半导体衬底的下表面上的投影区域相邻或平行的边，并且第二边为所述电路块在对应的半导体衬底的下表面上的投影区域的另外的边。
7.根据权利要求1所述的半导体装置，其中，所述第一电路包括第一电路块，所述第二电路中包括第二电路块，且所述第一电路块和所述第二电路块包含相同类型的电路组件，
其中，在所述第一电路和所述第二电路形成所述堆叠结构时，所述第一电路块和所述第二电路块相对设置，或者所述第一电路块和所述第二电路中非第二电路块的另一电路块相对设置。
8.根据权利要求1所述的半导体装置，其中，所述第一电路和所述第二电路中的一者包括的一个或多个金属层作为共享金属层，用于向所述第一电路和所述第二电路中的另一者包括的预定电路组件提供信号/电力。
9.根据权利要求1所述的半导体装置，其中，所述第二组电路组件包括一个或多个电压调节器，用于向所述第一组电路组件中的待供电的电路组件提供电力；并且
其中，所述一个或多个电压调节器被划分到所述第二电路的一个或多个供电电路块中，并且所述一个或多个供电电路块与所述第一电路中包括所述待供电的电路组件的待供电电路块相对设置。
10.根据权利要求9所述的半导体装置，其中，所述一个或多个供电电路块在所述第一电路中的所述第一半导体衬底的下表面上的投影区域与所述待供电电路块在所述第一半导体衬底的下表面上的投影区域中的中间区域重叠。
11.根据权利要求1所述的半导体装置，其中，所述半导体装置为显示驱动集成电路，
其中，所述显示驱动集成电路包括以下电路组件：静态随机存取存储器(SRAM)、自动布局布线(APR)区域、栅极驱动器(GD)、源极驱动器(SD)、接口(I/O)。
12.根据权利要求11所述的半导体装置，其中，
所述第一组电路组件包括作为所述待供电的电路组件的静态随机存取存储器(SRAM)和自动布局布线区域(APR)，并且所述第二组电路组件包括栅极驱动器(GD)、源极驱动器(SD)、和接口(I/O)，
其中，所述第一组电路组件被划分到静态随机存取存储器(SRAM)电路块和自动布局布线区域(APR)电路块，并且所述第二组电路组件被划分到GD电路块、SD电路块、和接口(I/O)电路块。
13.根据权利要求12所述的半导体装置，其中，所述第一组电路组件还包括被划分到第一电路中的另一SD电路块的另一源极驱动器(SD)，
其中，所述第一电路中的所述另一SD电路块作为第一SD电路块，所述第二电路中的所述SD电路块作为第二SD电路块，在所述第一电路和所述第二电路形成所述堆叠结构时，所述第一SD电路块和所述第二SD电路块相对设置。
14.根据权利要求12所述的半导体装置，其中，所述第二组电路组件还包括被划分到第二电路中的另一SRAM电路块中的另一SRAM，
其中，在所述第一电路和所述第二电路形成所述堆叠结构时，所述第一电路中的APR电路块和所述第二电路中的所述另一SRAM电路块相对设置。
15.根据权利要求13所述的半导体装置，所述第一SD电路块和所述第二SD电路块之间的所述第一组金属层和所述第二组金属层中的一个或多个金属层作为共享金属层，
其中，所述第一SD电路块和所述第二SD电路块包括的源极驱动器能够经由所述共享金属层相互提供信号和/或电力。
16.根据权利要求12所述的半导体装置，其中，所述第一电路中的第一电路块和所述第二电路中的第二电路块之间的所述第一组金属层和所述第二组金属层中的一个或多个金属层作为共享金属层，
其中，所述第一电路中的所述第一电路块包括的第一电路组件和所述第二电路中的所述第二电路块包括的第二电路组件能够经由所述共享金属层相互提供信号和/或电力。
17.根据权利要求12所述的半导体装置，其中，所述第二组电路组件还包括多个电压调节器，
其中，所述多个电压调节器被设置在所述第二电路的多个供电电路块中，并且所述多个供电电路块与所述第一电路中的SRAM电路块和APR电路块相对设置。
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