KR101503737B1

KR101503737B1 - 반도체 장치

Info

Publication number: KR101503737B1
Application number: KR20140089049A
Authority: KR
Inventors: 강성호; 김일웅
Original assignee: 연세대학교 산학협력단
Priority date: 2014-07-15
Filing date: 2014-07-15
Publication date: 2015-03-20

Abstract

본 발명은 반도체 장치에 관한 것으로, 적층되는 복수의 반도체 칩; 복수의 반도체 칩 간에 신호들을 전달하며, 다수의 행과 열을 이루도록 배열되는 복수개의 관통 전극; 적어도 일부의 관통 전극들과 일대일로 연결되고, 신호들 각각을 서로 다른 관통 전극으로 스위칭하는 스위치들; 및 신호들을 스위치들로 입력하거나 스위치들로부터 입력받는 신호 포트들을 포함하며, 적어도 하나의 신호 포트는, 제1 행에 배열된 관통 전극들 중 하나의 관통 전극을 사이에 두고 양측에 배열된 2개의 제1 관통 전극에 대응하는 2개의 제1 스위치, 및 제1 행 혹은 제1 행과 이웃하는 제2 행에 배열된 관통 전극들 중 상기 하나의 관통 전극과 같은 열에 배열된 2개의 제2 관통 전극에 연결된 2개의 제2 스위치로 동시에 신호를 입력하거나, 제1 스위치 및 제2 스위치 중 어느 하나로부터 신호를 입력받는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 복수의 반도체 칩이 적층된 3차원 반도체 장치에 관한 것이다.

본 발명은 한국과학재단의 중견 연구자 지원 사업의 일환으로 수행한 연구로부터 도출된 것이다(과제번호 2013-8-0719, 초미세폭 3차원 반도체 제조비용 절감을 위한 설계 및 테스트 기술 연구).

3차원 적층 메모리와 같은 3차원 반도체 장치는 고집적, 고성능, 저전력 구현이 가능하다. 3차원 반도체는 복수의 반도체 칩이 적층된 구조로 이루어지며, 적층된 반도체 칩 간의 신호의 이동은 반도체 칩 간에 수직적으로 만들어져 있는 관통 전극(TSV; Through-Silicon Via)을 통해 이루어진다. TSV 고장 발생시 여분으로 제공되는 예비 TSV(Redundancy TSV)를 활용해 신호를 반도체 칩 간에 전송할 수 있다. 기존에는 TSV 고장 발생시 이웃하는 TSV를 통해 신호를 전송하거나, 혹은 TSV들의 행마다 제공되는 예비 TSV를 통해 신호를 전송한다. 일반적으로 TSV 기반의 3차원 적층 메모리는 메모리 셀(cell) 영역을 최대한 넓게 확보하기 위해 최소한의 TSV 간의 간격을 유지하는 직사각형 형태의 2차원 TSV 배열을 사용한다. 이러한 형태의 TSV 배치는 TSV 간의 간격이 좁기 때문에 군집형 TSV 고장에 취약하다. 또한, TSV 공정 기술이 발달하면서 TSV 간의 간격이 더욱 좁아짐에 따라 군집형 TSV 고장의 발생 확률 또한 높아지고 있다. TSV 대체(수리)를 위한 종래의 방식은 군집형 TSV 고장을 효율적으로 수리하지 못하는 구조이다. 또한, TSV 수리를 위한 종래의 방식은 TSV들의 행에 제공되는 예비 TSV의 개수보다 많은 TSV에 고장 발생시 TSV 수리가 불가능한 문제가 있다.

본 발명은 적은 면적으로 군집형 TSV 고장을 효과적이면서 효율적으로 수리할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 일 측면에 따른 반도체 장치는 적층되는 복수의 반도체 칩; 상기 복수의 반도체 칩 간에 신호들을 전달하며, 다수의 행과 열을 이루도록 배열되는 복수개의 관통 전극; 적어도 일부의 관통 전극들과 일대일로 연결되고, 상기 신호들 각각을 서로 다른 관통 전극으로 스위칭하는 스위치들; 및 상기 신호들을 상기 스위치들로 입력하거나 상기 스위치들로부터 입력받는 신호 포트들을 포함하며, 적어도 하나의 신호 포트는, 제1 행에 배열된 관통 전극들 중 하나의 관통 전극을 사이에 두고 양측에 배열된 2개의 제1 관통 전극에 대응하는 2개의 제1 스위치, 및 상기 제1 행 혹은 상기 제1 행과 이웃하는 제2 행에 배열된 관통 전극들 중 상기 하나의 관통 전극과 같은 열에 배열된 2개의 제2 관통 전극에 연결된 2개의 제2 스위치로 동시에 신호를 입력하거나, 상기 제1 스위치 및 상기 제2 스위치 중 어느 하나로부터 신호를 입력받는다.

본 발명의 실시 예에 의하면, 적은 면적으로 군집형 TSV 고장을 효율적이고 효과적으로 수리할 수 있다.

본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 보여주는 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치를 모식적으로 보여주는 평면도이다.
도 3은 본 발명의 실시 예에 따른 반도체 장치를 구성하는 신호 포트들의 변형 예를 개념적으로 보여주는 개략도이다.
도 4 내지 도 6은 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 복수개의 관통 전극을 개략적으로 나타낸 도면이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 관통 전극들을 관통 전극 그룹들로 분류한 예를 보여주는 도면이다.
도 8 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 장치의 TSV 수리 방식을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 장치의 TSV 수리 성능을 보여주는 그래프이다.

본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다. 본 발명의 이해를 돕기 위해, 본 발명의 도면에서 일부 구성은 다소 과장되게 도시될 수 있다.

도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 보여주는 사시도이다. 도 1을 참조하면, 반도체 장치(100)는 적층되는 복수의 반도체 칩(111,112,113), 복수의 반도체 칩(111,112,113) 간에 신호들을 전달하는 복수개의 관통 전극(120), 그리고 신호들을 서로 다른 관통 전극(120)으로 연결하여 신호의 전송 경로를 결정하는 경로 결정 회로(130)를 포함한다.

반도체 칩(111,112,113)은 예시적으로, 메모리 칩(memory chip) 또는 프로세서 칩(processor chip)일 수 있으나, 이에 제한되는 것은 아니다.

관통 전극(120)은 예시적으로 반도체 칩(111,112,113) 간에서 절연된 실리콘층(도시 생략)을 수직으로 관통하여 형성되는 관통 실리콘 비아(TSV; Through Sillicon Via)일 수 있으나, 이에 제한되는 것은 아니다.

관통 전극(120)은 다수의 행과 열을 이루도록 배열될 수 있다. 이때, 행과 열은 반드시 수직을 이루는 것으로 한정되는 것은 아니다. 따라서, 다수의 행과 열을 이루도록 배열된다는 것은 서로 다른 방향으로 복수개의 관통 전극(120)이 배열되는 구조를 의미한다.

경로 결정 회로(130)는 반도체 칩(111,112,113)에 구현될 수 있다. 경로 결정 회로(130)는 신호들 각각을 서로 다른 관통 전극(120)으로 전달하거나, 관통 전극(120)으로부터 전달된 신호들을 전달받는 기능을 수행한다. 경로 결정 회로(130)에 대하여는 이후 도 2를 참조하여 보다 구체적으로 설명한다.

도 2는 본 발명의 일 실시 예에 따른 반도체 장치를 모식적으로 보여주는 평면도이다. 설명의 편의상, 도 2에 반도체 칩(111,112,113)의 도시는 생략되어 있으며, 도 1에 도시된 관통 전극들 중 일부의 관통 전극들만 도시되어 있다.

도 1 내지 도 2를 참조하면, 경로 결정 회로(130)는 복수개의 스위치(SW)와 복수개의 신호 포트(SP)를 포함한다. 스위치(SW)들과 신호 포트(SP)들은 도 1에 도시된 경로 결정 회로(130)와 같이 관통 전극(120)들의 상부와 하부 측에 제공될 수 있으나, 도시가 복잡해지지 않도록, 도 2에서 스위치(SW)들과 신호 포트(SP)들은 관통 전극(120)들과 분리하여 도시되어 있다.

스위치(SW)들은 관통 전극(120)들과 일대일로 연결되어 있으며, 신호 포트(SP)들로부터의 신호들 각각을 서로 다른 관통 전극(120)으로 스위칭하거나, 관통 전극(120)들로부터의 신호들 각각을 서로 다른 신호 포트(SP)로 스위칭한다.

신호 포트(SP)들은 신호들을 스위치(SW)들을 통해 관통 전극(120)들로 입력하거나 스위치(SW)들을 통해 관통 전극(120)들로부터 신호들을 입력받도록 제공된다.

관통 전극 그룹(TSVG)은 같은 신호 포트(SP)에 연결될 수 있는 관통 전극(120)들의 그룹을 의미한다. 스위치(SW)에 의하여 관통 전극 그룹(TSVG)에 속하는 관통 전극(120)들 중 1개의 관통 전극(120)이 선택되어 신호 포트(SP)에 연결되며, 선택된 관통 전극(120)은 신호 포트(SP)로부터 신호를 전달받거나 신호 포트(SP)로 신호를 전달하게 된다. 신호 포트(SP)별로 서로 다른 관통 전극 그룹(TSVG)이 할당되며, 각각의 관통 전극 그룹(TSVG)은 4개의 관통 전극(120)을 포함한다.

도 3은 본 발명의 실시 예에 따른 반도체 장치를 구성하는 신호 포트 그룹들의 변형 예를 개념적으로 보여주는 개략도이다. 도 3에서, 신호 포트 그룹 n(n=1,2,3,4)은 도 2에 도시된 신호 포트 그룹 n의 변형된 예이다.

도 2의 실시 예의 경우, 관통 전극(120)들의 배열 구조와 유사하게 신호 포트(SP)들이 물리적으로 2차원 배열의 구조를 갖는 것으로 도시되어 있으나, 도 3에 도시된 바와 같이, 신호 포트(SP)들은 관통 전극(120)들의 배열 구조에 상응하는 물리적 배열 구조를 갖지 않을 수도 있다. 즉, 신호 포트(SP)들은 관통 전극(120)들과 전기신호적(논리적)으로 연결 관계를 가질 뿐이며, 도 2에 도시된 물리적 배열 구조를 갖는 것으로 제한되지 않으며, 도 3에 도시된 배열 구조를 포함하여 다양한 배열 구조를 가질 수 있다.

도 4 내지 도 6은 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 복수개의 관통 전극을 개략적으로 나타낸 개념도로서, 하나의 신호 포트에 연결된 관통 전극들(관통 전극 그룹(TSVG))의 배열 구조를 설명하기 위한 도면이다.

먼저, 도 2 및 도 4를 참조하면, 하나의 신호 포트(SP)는 2차원으로 배열된 관통 전극(120)들 중에서 제1 행(예를 들어, 2행)에 배열된 관통 전극들 중의 하나의 관통 전극(TSV1)을 사이에 두고 양측에 배열된 2개의 제1 관통 전극(121,122)에 연결된 2개의 제1 스위치(SW) 및 제1 행(예를 들어, 2행)과 이웃하는 제2 행(예를 들어, 1행, 3행)에 배열된 관통 전극들 중 상기 하나의 관통 전극(TSV1)과 같은 열(예를 들어, 4열)에 배열된 제2 관통 전극(123,124)에 연결된 2개의 제2 스위치(SW)를 포함하는 4개의 스위치(SW)로 동시에 신호를 입력하거나, 제1 관통 전극(121,122)에 연결된 2개의 제1 스위치(SW) 및 제2 관통 전극(123,124)에 연결된 2개의 제2 스위치(SW) 중 어느 하나로부터 신호를 입력받을 수 있다.

만약, 도 4에 도시된 바와 다르게, 상기 하나의 관통 전극(TSV1)과 제1 관통 전극(121,122)이 2행이 아닌 3행에 배열되는 경우, 제2 관통 전극(123,124)은 2행과 4행의 2개의 행에 배열된 관통 전극들 중에서 상기 하나의 관통 전극(TSV1)과 같은 열에 배열된 2개의 관통 전극으로 결정된다.

도 2 및 도 5를 참조하면, 만약, 상기 하나의 관통 전극(TSV1)과 제1 관통 전극(121,122)이 1행에 배열되는 경우, 제2 관통 전극은 상기 하나의 관통 전극(TSV1) 및 1행과 이웃하는 2행에서 상기 하나의 관통 전극(TSV1)과 같은 열에 배열된 관통 전극(123)을 포함한다.

이러한 경우, 신호 포트(SP)는 상기 2개의 제1 관통 전극(121,122)에 연결된 2개의 제1 스위치(SW) 및 상기 2개의 제2 관통 전극(TSV1,123)에 연결된 2개의 제2 스위치(SW)를 포함하는 4개의 스위치(SW)로 동시에 신호를 입력하거나, 혹은 제1 관통 전극(121,122)에 연결된 2개의 제1 스위치 및 제2 관통 전극(TSV1,123)에 연결된 1개의 제2 스위치를 포함하는 4개의 스위치 중의 어느 하나로부터 신호를 입력받을 수 있다.

도 2 및 도 6을 참조하면, 만약, 상기 하나의 관통 전극(TSV1)과 제1 관통 전극(121,122)이 4행에 배열되는 경우, 제2 관통 전극은 상기 하나의 관통 전극(TSV1) 및 4행과 이웃하는 3행에서 상기 하나의 관통 전극(TSV1)과 같은 열에 배열된 관통 전극(124)을 포함한다.

이러한 경우, 신호 포트(SP)는 상기 2개의 제1 관통 전극(121,122)에 연결된 2개의 제1 스위치(SW) 및 상기 2개의 제2 관통 전극(TSV1,124)에 연결된 2개의 제2 스위치(SW)를 포함하는 4개의 스위치(SW)로 동시에 신호를 입력하거나, 혹은 제1 관통 전극(121,122)에 연결된 2개의 제1 스위치 및 제2 관통 전극(TSV1,124)에 연결된 2개의 제2 스위치를 포함하는 4개의 스위치 중의 어느 하나로부터 신호를 입력받을 수 있다.

도 7은 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 관통 전극들을 관통 전극 그룹들로 분류한 예를 보여주는 도면이다. 앞서 설명한 바와 같이, 관통 전극 그룹(TSVG)은 같은 신호 포트에 연결될 수 있는 4개의 관통 전극들의 그룹을 의미한다. 도 7의 실시 예의 경우, 16개의 관통 전극 그룹 각각을 구성하는 4개의 관통 전극들 중 하나의 관통 전극을 선택하여, 16개의 신호를 전송할 수 있다.

본 발명의 실시 예에 의하면, 이웃하는 관통 전극들의 2차원 배열(3행X3열 혹은 2행X3열) 중의 4개의 관통 전극들 중에서 하나를 신호의 전송 경로로 선택할 수 있으며, 관통 전극 그룹별로 선택된 관통 전극을 통하여 반도체 칩 간에 신호를 전송할 수 있어, 군집형 TSV 고장을 효과적으로 수리할 수 있다.

본 발명의 실시 예에 의하면, 각각의 스위치(SW)는 1:4 스위칭 방식을 이용해 최소한의 비트수(2-비트)의 제어 신호에 따라 4개의 신호 포트(SP)로부터 입력되는 4개의 신호 중 어느 하나를 선택하여 관통 전극과 신호 포트 간을 연결할 수 있으므로, 신호의 전송 경로를 결정하기 위한 회로의 복잡도가 증가하는 것을 방지할 수 있으며, 적은 면적으로 군집형 TSV 고장을 효율적으로 수리할 수 있다.

다시 도 1 내지 도 2를 참조하여 본 발명의 실시 예를 좀 더 구체적으로 설명한다. 도 2에 도시된 바와 같이, 24개의 관통 전극(120)이 4행X6열로 배열되어 있다. 24개의 관통 전극(120) 중 16개의 관통 전극(120)을 통해 16개의 신호를 전송하기 위하여, 16개의 스위치(SW)는 16개의 신호를 서로 다른 관통 전극(120)으로 스위칭하도록 동작한다.

앞서 설명한 바와 같이, 신호 포트(SP)들은 관통 전극(120)과 같이 물리적인 2차원 배열로 구성될 필요가 없으나, 설명의 편의상 관통 전극(120)들의 물리적인 배열 구조에 대응하여 논리적인 개념인 4행의 신호 포트 그룹(SPG)들에 속한 것으로 가정한다.

각각의 신호 포트 그룹(SPG)은 4개의 신호 포트(SP)들을 포함한다. 각각의 스위치(SW)는 1개의 관통 전극(120)과 물리적으로 연결되며, 복수개의 신호 포트(SP)들 중 하나를 선택하는 것에 의하여 신호의 전송 경로를 결정한다. 신호 포트(SP)들은 신호들을 스위치(SW)들로 입력하거나 스위치(SW)들로부터 입력받는다.

이하에서, '관통 전극 MN'은 M행×N열(M=1,2,3,4, N=1,2,3,4,5,6)에 배열된 관통 전극(120)을 나타내고, '스위치 MN'은 M행×N열에 배열된 관통 전극(120)에 연결된 스위치(SW)를 나타낸다.

도 2의 실시 예에서, 왼쪽 가장자리(1열)에 위치한 관통 전극(120)에 연결된 신호 포트(SP)들은 퓨즈(fuze)를 통해 1열의 관통 전극(120)들과 연결된다. 오른쪽 가장자리(6열)에 위치한 관통 전극(120)에 연결된 신호 포트(SP)들 역시 퓨즈(fuze)를 통하여 6열의 관통 전극(120)들과 연결된다. 퓨즈는 신호 포트(SP)와 관통 전극(120) 사이의 전기신호적인 연결을 결정하는 스위치의 역할을 수행한다.

도 2에 예시적으로 점선으로 도시된 관통 전극 그룹(TSVG)들 각각은 서로 다른 하나의 신호 포트(SP)와 연결될 수 있는 관통 전극들의 그룹을 나타낸다. 예를 들어, 도 2에서 음영으로 표시된 신호 포트(SP)는 관통 전극의 2행에 배열된 6개의 관통 전극들 중 관통 전극 23을 사이에 두고 양측에 배열된 관통 전극 22 및 관통 전극 24에 연결된 2개의 제1 스위치(SW) 및 관통 전극의 2행과 양측으로 이웃하는 1행 및 3행에 배열된 12개의 관통 전극들 중 관통 전극 23을 사이에 두고 관통 전극 23과 동일한 3열에 배열되는 관통 전극 13 및 관통 전극 33에 연결된 2개의 제2 스위치를 포함하는 4개의 스위치로 동시에 신호를 입력할 수 있다. 만약, 신호 포트가 관통 전극으로부터 신호를 수신하는 신호 포트일 경우, 신호 포트는 상기 2개의 제1 스위치(SW) 및 상기 2개의 제2 스위치(SW)를 포함하는 4개의 스위치 중 어느 하나로부터 신호를 입력받을 수 있다.

제2 관통 전극은 2개의 제1 관통 전극(예를 들어, 관통 전극 22, 관통 전극 24) 모두에 대하여 동시에 대각선 위치에 배열된 관통 전극(예를 들어, 관통 전극 13, 관통 전극 33)일 수 있다. 이러한 예에서, 관통 전극 그룹(TSVG)은 '◇'형의 2차원 배열 구조를 갖는 4개의 관통 전극 22, 24, 13, 33을 포함한다. 따라서, 2차원으로 확대된 4개의 관통 전극(120)들 중 어느 하나의 관통 전극을 통해 반도체 칩 간에 신호를 전송할 수 있으므로, 군집형 TSV 고장을 효과적으로 수리할 수 있다.

신호들 중의 일부는 4개의 관통 전극 RS, R(S+2), (R-1)(S+1), (R+1)(S+1) (R=2,3, S=1,2,3,4) 중 어느 하나의 관통 전극을 통해 반도체 칩 간에 전송될 수 있으며, 이때의 관통 전극 그룹(TSVG)을 이루는 4개의 관통 전극(120)은 '◇' 형(다이아몬드 형태)의 2차원 배열 구조를 갖는다. 신호 포트(SP)와 관통 전극 21을 연결하는 퓨즈(도시 생략)와, 신호 포트와 관통 전극 31을 연결하는 퓨즈, 신호 포트와 관통 전극 26을 연결하는 퓨즈, 신호 포트와 관통 전극 36을 연결하는 퓨즈는 상기 제1 스위치에 상응한다.

신호들 중 다른 일부는 4개의 관통 전극 4L, 4(L+1), 4(L+2), 3(L+1) (L=1,2,3,4) 중 어느 하나의 관통 전극을 통해 반도체 칩 간에 전송될 수 있으며, 이때의 관통 전극 그룹을 이루는 4개의 관통 전극(120)은 'T자' 형의 2차원 배열 구조를 갖는다. 예를 들어, 관통 전극 41과 연결된 신호 포트(SP)는 관통 전극의 4행에 배열된 6개의 관통 전극(120)들 중 관통 전극 42를 사이에 두고 양측에 배열된 2개의 관통 전극 41, 43에 연결된 2개의 제1 스위치(SW), 관통 전극 42 및 관통 전극의 4행과 이웃하는 3행의 6개의 관통 전극(120)들 중 관통 전극 42와 동일한 열에 배열된 관통 전극 32에 연결된 2개의 제2 스위치(SW)를 포함하는 4개의 스위치로 동시에 신호를 입력하거나, 상기 2개의 제1 스위치(SW) 및 상기 2개의 제2 스위치(SW)를 포함하는 4개의 스위치 중 어느 하나로부터 신호를 입력받을 수 있다. 이때, 관통 전극 32는 2개의 관통 전극 41, 43 모두에 대하여 동시에 대각선 위치에 배열된 관통 전극에 해당한다. 신호 포트와 관통 전극 41을 연결하는 퓨즈(도시 생략)와, 신호 포트와 관통 전극 46을 연결하는 퓨즈는 상기 제1 스위치에 상응한다.

신호들 중 또 다른 일부는 4개의 관통 전극 1T, 1(T+1), 1(T+2), 2(T+1) (T=1,2,3,4) 중 어느 하나의 관통 전극을 통해 반도체 칩 간에 전송될 수 있으며, 이때의 관통 전극 그룹 1T를 이루는 4개의 관통 전극은 '뒤집힌 T자' 형(inverted 'T' type)의 2차원 배열 구조를 갖는다. 예를 들어, 관통 전극 16에 연결된 신호 포트는 관통 전극의 1행에 배열된 6개의 관통 전극(120)들 중 관통 전극 15를 사이에 두고 양측에 배열된 관통 전극 14 및 관통 전극 16에 연결된 2개의 제1 스위치(SW), 관통 전극 15 및 관통 전극의 1행과 이웃하는 2행의 6개의 관통 전극(120)들 중 관통 전극 15와 동일한 열에 배열된 관통 전극 25에 연결된 2개의 제2 스위치(SW)를 포함하는 4개의 스위치로 동시에 신호를 입력하거나, 상기 2개의 제1 스위치(SW) 및 2개의 제2 스위치(SW)를 포함하는 4개의 스위치 중 어느 하나로부터 신호를 입력받을 수 있다. 이때, 관통 전극 25는 2개의 관통 전극 14, 16 모두에 대하여 동시에 대각선 위치에 배열된 관통 전극에 해당한다. 신호 포트와 관통 전극 11을 연결하는 퓨즈(도시 생략)와, 신호 포트와 관통 전극 16을 연결하는 퓨즈는 상기 제1 스위치에 상응한다.

2열의 관통 전극과 연결된 스위치(SW), 그리고 1열의 관통 전극과 신호 포트 간을 연결하는 퓨즈는 스위치(SW)에 연결된 3개의 신호 포트와 퓨즈에 연결된 1개의 신호 포트를 포함하는 4개의 신호 포트 중 어느 하나를 선택하여 관통 전극과 연결할 수 있다.

5열의 관통 전극과 연결된 스위치(SW), 그리고 6열의 관통 전극과 신호 포트 간을 연결하는 퓨즈 역시 스위치(SW)에 연결된 3개의 신호 포트와 퓨즈에 연결된 1개의 신호 포트를 포함하는 4개의 신호 포트 중 어느 하나를 선택하여 관통 전극과 연결할 수 있다. 3열 또는 4열의 관통 전극과 연결된 스위치(SW)는 이에 연결된 4개의 신호 포트 중 어느 하나를 선택하여 관통 전극과 연결할 수 있다.

적어도 일부의 관통 전극은 서로 다른 관통 전극 그룹(TSVG)에 중복하여 소속될 수 있다. 도 2의 실시 예에서, 모서리에 위치한 4개의 관통 전극 11, 16, 41, 46을 제외한 나머지 20개의 관통 전극들이 서로 다른 관통 전극 그룹에 중복하여 소속되어 있다. 예를 들어, 관통 전극 32는 3개의 관통 전극 그룹에 중복하여 소속되어 있으며, 관통 전극 33 및 관통 전극 24는 4개의 관통 전극 그룹(TSVG)에 중복하여 소속되어 있다. 스위치(SW)들은 고장이 발생한 관통 전극이나 다른 관통 전극 그룹에서 신호를 전달하는 경로로 선택된 관통 전극에 대한 신호의 전송 경로를 다른 관통 전극으로 대체할 수 있다.

본 발명의 실시 예에 의하면, 군집형 TSV 고장이 발생하여 여분의 TSV가 부족한 TSV 행이 존재할 때, 서로 이웃한 TSV 행끼리 여분의 예비 TSV(Redundancy TSV)를 공유하는 것이 가능하므로, 좁고 등간격으로 배치된 2차원 관통 전극 배열 구조를 가지는 3차원 적층 반도체(예를 들어, 3차원 메모리 등)에서 발생하기 쉬운 군집형 TSV 고장을 효율적으로 수리할 수 있으며, TSV 기반 3차원 반도체의 수율을 향상시킬 수 있다.

도 8 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 장치의 TSV 수리 방식을 설명하기 위한 도면이다. 도 8 내지 도 9에서 도시가 복잡해지지 않도록 스위치의 도시는 생략되어 있다. 도 8은 군집형 TSV(관통 전극) 고장이 발생한 것을 보여주고 있으며, TSV 수리 전의 기본적인 TSV와 신호 포트 간의 연결 상태를 나타낸다. 도 8 내지 도 9에서, 5열과 6열에 배치된 TSV들은 예비 TSV(redundancy TSV)이다. 따라서, 1열 내지 4열에 배열되어 있는 어떠한 TSV에도 고장이 발생하지 않은 경우에는 1열 내지 4열의 TSV들을 통해 신호들이 전송될 것이다. 도 8 내지 도 9에 도시된 예에서, 관통 전극(TSV)에 표기된 'X' 표시는 고장이 발생한 TSV 임을 나타낸다.

도 8에 도시된 바와 같이, 군집형 TSV 고장이 발생한 경우, 스위치(도 2의 도면부호 SW)들은 각각의 신호 포트를 4개의 TSV 중에서 고장이 있는 TSV를 회피하여 정상적으로 동작하는 1개의 TSV로 선택적으로 연결되도록 하는 역할을 한다. 도 8의 예는 8개의 TSV 고장이 발생한 경우이다. 1행과 4행에는 TSV 고장이 발생하지 않아서, 여분의 TSV가 각각 2개씩 남아 있으며, 3행에는 5개의 TSV 고장이 발생하여 여분의 TSV를 고려하더라도 3개의 TSV가 부족하다. 2행에는 3개의 TSV 고장이 발생하여 실질적으로 1개의 TSV가 부족한 상황이다.

도 9에 관통 전극을 대체하여 신호 전송 경로를 변경하는 과정이 이점쇄선으로 표시되어 있다. 도 2, 도 8 내지 도 9를 참조하면, 고장 관통 전극 31의 대체를 위해, 스위치 22는 신호 포트 31을 선택하고, 고장 관통 전극 21의 대체를 위해, 스위치 12는 신호 포트 21을 선택하며, 고장 관통 전극 32의 대체를 위해, 스위치 23은 신호 포트 32를 선택하며, 고장 관통 전극 34의 대체를 위해, 스위치 45는 신호 포트 34를 선택한다. 이에 따라, 신호 포트 31, 21, 32, 34의 신호는 관통 전극 22, 12, 23, 45를 통해 반도체 칩 간에 전송된다.

관통 전극 22, 12, 23은 고장 관통 전극 31, 21, 32를 대체하여 신호를 전송해야 하므로, 관통 전극 22, 12, 23을 대체하는 다른 관통 전극을 통해 신호 포트 22, 12, 23의 신호를 전송해야 한다. 이에 따라, 관통 전극 22, 12, 23의 대체를 위해, 스위치 33, 13, 14는 각각 신호 포트 22, 12, 23을 선택한다. 이에 따라, 신호 포트 22, 12, 23의 신호는 관통 전극 33, 13, 14를 통해 반도체 칩 간에 전송된다.

관통 전극 33, 13, 14는 관통 전극 22, 12, 23을 대체하여 신호를 전송해야 하므로, 관통 전극 33, 13, 14를 대체하는 다른 관통 전극을 통해 신호 포트 33, 13, 14의 신호를 전송해야 한다. 이에 따라, 관통 전극 33, 13, 14의 대체를 위해, 스위치 44, 24는 각각 신호 포트 33, 13을 선택하며, 신호 포트 14는 퓨즈를 통해 관통 전극 16에 연결된다. 이에 따라, 신호 포트 33, 13, 14의 신호는 관통 전극 44, 24, 16를 통해 반도체 칩 간에 전송된다.

관통 전극 44, 24는 관통 전극 33, 13을 대체하여 신호를 전송해야 하므로, 관통 전극 44, 24를 대체하는 다른 관통 전극을 통해 신호 포트 44, 24의 신호를 전송해야 한다. 이에 따라, 관통 전극 44, 24의 대체를 위해, 신호 포트 44는 퓨즈를 통해 관통 전극 46에 연결되며, 스위치 15는 신호 포트 24를 선택한다. 이에 따라, 신호 포트 44, 24의 신호는 관통 전극 46, 15를 통해 반도체 칩 간에 전송된다. 대체된 관통 전극들과 신호 포트들 간의 연결 관계는 도 9에 점선으로 표시되어 있다.

도 10은 본 발명의 일 실시 예에 따른 반도체 장치의 TSV 수리 성능을 보여주는 그래프이다. 본 발명의 실시 예에 따른 반도체 장치의 TSV 수리 성능을 평가하기 위해, 도 2에 도시된 반도체 장치에 대해 컴퓨터 시뮬레이션을 통해 TSV 수리율을 측정하였다. 이때, 고장 TSV 개수를 1개에서 8개까지 증가시키면서, 모든 TSV 고장 조합에 대해 수리 가능 여부를 판별하여 TSV 수리율을 측정하였다. 본 발명의 실시 예에 따른 반도체 장치와의 성능을 비교하기 위해, 4행×6열의 TSV 배열 구조를 가지면서, 고장 TSV 발생시 같은 행에서 인접하는 TSV로 교체하는 종래 방식의 반도체 장치에 대해 컴퓨터 시뮬레이션을 통해 TSV 수리율을 측정하고, 이를 비교예 1로 하였다. 비교예 2는 4행×6열의 TSV 배열 구조를 가지면서, 5열과 6열을 예비 TSV로 하여, 고장 TSV 발생시 같은 행에 속하는 예비 TSV로 교체하는 종래 방식의 반도체 장치에 대해 컴퓨터 시뮬레이션을 통해 TSV 수리율을 측정한 것이다.

도 10에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 장치는 비교예들에 비해 훨씬 높은 TSV 수리 성능을 갖는다. 1~8개의 모든 TSV 수리 비율의 평균값을 비교했을 때, 비교예 1은 16.59%, 비교예 2는 83.80%, 본 발명은 98.57%의 결과로 나타났다. 비교예들은 고장 TSV 개수가 증가할수록 TSV 수리율이 현저하게 낮아지는 반면, 본 발명의 실시 예에 의하면, 고장 TSV 개수가 증가하더라도 99%에 가까운 높은 TSV 수리율을 얻을 수 있다. 이는 본 발명의 실시 예가 3개 이상의 인접한 TSV에 결함이 발행하는 군집형 TSV 고장을 수리하는데 효과적이라는 것을 보여준다.

본 발명의 실시 예에 따른 반도체 장치에 의하면, 2차원 구조의 TSV 그룹으로 인하여 서로 인접한 TSV 행끼리 여분의 TSV 공유가 가능하므로, 인접하는 관통 전극 상호 간에 신호 전송 경로를 대체하는 과정을 반복하여 군집형 고장 발생 시에도 멀리 떨어져 있는 다른 행의 관통 전극들에 의하여 TSV 수리가 가능하다. 본 발명의 실시 예에 따른 반도체 장치는 예비 TSV의 사용 효율이 높기 때문에, 적은 수의 예비 TSV를 사용하더라도 군집형 TSV의 수리가 가능하다. 본 발명의 실시 예에 따른 반도체 장치는 스위치 및 퓨즈의 회로가 차지하는 면적이 매우 작고, TSV 수리를 위한 하드웨어 비용대비 TSV 고장의 수리 효율이 높으며, 신호 전달 지연의 문제도 거의 발생하지 않는다.

이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

100: 반도체 장치 111,112,113: 반도체 칩
120: 관통 전극 130: 경로 결정 회로
SP: 신호 포트 SPG: 신호 포트 그룹
SW: 스위치 TSVG: 관통 전극 그룹

Claims

적층되는 복수의 반도체 칩;
상기 복수의 반도체 칩 간에 신호들을 전달하며, 다수의 행과 열을 이루도록 배열되는 복수개의 관통 전극;
적어도 일부의 관통 전극들과 일대일로 연결되고, 상기 신호들 각각을 서로 다른 관통 전극으로 스위칭하는 스위치들; 및
상기 신호들을 상기 스위치들로 입력하거나 상기 스위치들로부터 입력받는 신호 포트들을 포함하며,
적어도 하나의 신호 포트는, 제1 행에 배열된 관통 전극들 중 하나의 관통 전극을 사이에 두고 양측에 배열된 2개의 제1 관통 전극에 대응하는 2개의 제1 스위치, 및 상기 제1 행 혹은 상기 제1 행과 이웃하는 제2 행에 배열된 관통 전극들 중 상기 하나의 관통 전극과 같은 열에 배열된 2개의 제2 관통 전극에 연결된 2개의 제2 스위치로 동시에 신호를 입력하거나, 상기 제1 스위치 및 상기 제2 스위치 중 어느 하나로부터 신호를 입력받는 반도체 장치.
제1 항에 있어서,
상기 제2 관통 전극은, 상기 2개의 제1 관통 전극 모두에 대하여 동시에 대각선 위치에 배열된 관통 전극이거나, 상기 2개의 제1 관통 전극 사이에 배열된 상기 하나의 관통 전극인 반도체 장치.
제1 항에 있어서,
상기 하나의 관통 전극이 양끝 행에 배열되지 않은 관통 전극인 경우, 상기 제2 관통 전극은, 상기 하나의 관통 전극과 동일한 열에 배열되는 동시에 상기 하나의 관통 전극을 사이에 두고 상기 제1 행의 양측으로 이웃하는 2개의 제2 행에 배열된 2개의 관통 전극인 반도체 장치.
제1 항에 있어서,
상기 하나의 관통 전극이 양끝 행에 배열된 관통 전극인 경우, 상기 제2 관통 전극은 상기 하나의 관통 전극 및 상기 하나의 관통 전극과 동일한 열에 배열되는 동시에 상기 하나의 관통 전극과 이웃하는 하나의 제2 행에 배열된 관통 전극을 포함하는 반도체 장치.
제1 항에 있어서,
상기 제1 스위치는 상기 복수개의 관통 전극 중 첫 열과 마지막 열에 배치된 관통 전극과 신호 포트 간을 연결하는 퓨즈(fuze)를 포함하는 반도체 장치.
제1 항에 있어서,
하나의 신호 포트에 연결 가능한 4개의 관통 전극들의 그룹인 관통 전극 그룹은 'T자' 형, '◇' 형 및 '뒤집힌 T자' 형 중 어느 하나의 2차원 배열 구조를 갖는 반도체 장치.
제6 항에 있어서,
적어도 하나의 관통 전극은 서로 다른 관통 전극 그룹에 중복하여 소속되며,
상기 관통 전극 그룹은 하나의 신호 포트에 연결될 수 있는 4개의 관통 전극들의 그룹인 반도체 장치.
제7 항에 있어서,
상기 스위치들 각각은 상기 관통 전극 그룹에 속하는 4개의 관통 전극들 중 어느 하나를 선택하여, 선택한 관통 전극과 상기 하나의 신호 포트 간을 연결하는 반도체 장치.