CN102237356B - 集成电路及其电源布局与电源布局方法 - Google Patents
集成电路及其电源布局与电源布局方法 Download PDFInfo
- Publication number
- CN102237356B CN102237356B CN2010102895056A CN201010289505A CN102237356B CN 102237356 B CN102237356 B CN 102237356B CN 2010102895056 A CN2010102895056 A CN 2010102895056A CN 201010289505 A CN201010289505 A CN 201010289505A CN 102237356 B CN102237356 B CN 102237356B
- Authority
- CN
- China
- Prior art keywords
- power
- generation configuration
- power generation
- layer
- grid unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/06—Power analysis or power optimisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Geometry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Evolutionary Computation (AREA)
- General Engineering & Computer Science (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种集成电路及其电源布局与电源布局方法。所述集成电路的电源布局包含至少一电源网格单元。每个电源网格单元包含:配置以耦合至高电源供应电压的至少一第一电源层与配置以耦合至低电源供应电压的至少一第二电源层。第一电源层具有位于至少二不同方向的导线,且第二电源层亦具有位于至少二不同方向的导线。
Description
技术领域
本发明一般是有关于一种集成电路,且特别是有关于一种集成电路的电源布局(Power Layout)。
背景技术
电源网格连线(Power Grid Connections)与去耦合电容(DecouplingCapacitors)是实施在集成电路的电源布局中。去耦合电容量(Capacitance)协助防止集成电路受到噪声(Noise)或电压变异的影响。在已知方法中,是分别实施电源网格与去耦合电容。因为分别实施之故,去耦合电容需要额外的时间与工作来加入至电源网格中,且在特定的实例中,去耦合电容量并未被最大化。
此外,因为在相同的电源区域(Domain)中,最大的电路区块定义了已知电源网格的边界(例如:矩形),因此特别是当使用多个电源区域时,不规则形状的布局(例如:非矩形)可能会有浪费的面积。
因此,需要电源布局的新式结构与方法来改善上述的问题。
发明内容
本发明的目的是在提供一种集成电路及其电源布局与电源布局方法,此集成电路及其电源布局具有电源网格单元,并可同时提供去耦合电容。
根据本发明的一实施例提供一种集成电路。此集成电路具有电源布局,且此电源布局包含至少一电源网格单元。上述电源网格单元包含至少一第一电源层与至少一第二电源层,其中第一电源层是配置以耦合至高电源供应电压,且具有位于至少二不同方向的导线,而第二电源层是配置以耦合至低电源供应电压,且亦具有位于至少二不同方向的导线。
根据本发明的另一实施例提供一集成电路的电源布局方法。此电源布局方法包含下列步骤。提供至少一单位电源单元。以至少一单位电源单元填满电源布局中的目标面积,借以实现至少一电源单元。其中,单位电源单元包含至少一电源网格单元,而电源网格单元包含至少一第一电源层与至少一第二电源层。第一电源层是配置以耦合至高电源供应电压,且第二电源层是配置以耦合至低电源供应电压,此外,第一电源层具有位于至少二不同方向的导线,且第二电源层亦具有位于至少二不同方向的导线。
根据本发明的又一实施例提供一种集成电路的电源布局。此电源布局包含至少一电源网格单元、至少一金属层以及至少一组件层。上述电源网格单元包含至少一第一电源层与至少一第二电源层。其中,第一电源层配置以耦合至高电源供应电压,且第二电源层配置以耦合至低电源供应电压。此外,第一电源层具有位于至少二不同方向的导线,且第二电源层亦具有位于至少二不同方向的导线。而上述金属层与组件层均位于电源网格单元之下。
本发明的优点在于,透过电源布局的新式结构,可提供设计的弹性,借此找出制造考虑与电路性能之间的平衡,同时可提供电源布局的有效的面积使用,故可提高具有此电源布局的新式结构的半导体的产品竞争性。
附图说明
为了能够对本发明的观点有最佳的理解,请参照上述的说明并配合相应的附图。相关附图内容说明如下。
图1是绘示根据特定实施例的例示性电源布局的示意图;
图2是绘示根据特定实施例的另一例示性电源布局的示意图;
图3是绘示根据特定实施例的又一例示性电源布局的示意图;
图4是绘示根据特定实施例的具有堆叠层的例示性电源网格的示意图;
图5是绘示根据一实施例的例示性电源布局方法的流程图。
【主要组件符号说明】
100:电源电容单元 102:电源网格单元
102’:电源网格单元 102”:电源网格单元
104:堆叠金属层 104a:堆叠金属层
104b:堆叠金属层 106:组件层
108:VDD层 108a:VDD层
108b:VDD层 110:VSS层
110a:VSS层 110b:VSS层
200:电源电容单元 202:VSS层
204:介层窗 206:VDD层
208:VDD层 210:VSS层
212:介层窗 302:隔离物
304:电源单元 306:电源单元
308:堆叠层 310:堆叠层
402:介层窗 502:步骤
504:步骤 506:步骤
508:步骤 510:步骤
具体实施方式
以下将详细地讨论各种实施例的产生与使用。然而,可以理解的是,本发明中提供了许多可在各种特定状况下实施的可应用的发明概念。其中所讨论的特定实施例仅用以介绍产生及使用本发明的特定方式,而并非用以限定本发明的范围。
图1是绘示根据特定实施例的例示性电源布局的示意图。被称为电源电容单元(Power Cap Cell)100的电源布局结构包含电源网格单元(Power GridCell)102、堆叠金属层104以及组件层106。在此一范例中,电源电容单元100与电源网格单元102是被绘示成一单位单元(Unit Cell)。单位单元是形成一单元(例如电源电容单元100或电源网格单元102)的实体布局结构的最小基本单位。然而,一单元(例如电源电容单元100或电源网格单元102)可包含多个单位单元。在上述一单元包含多个单位单元的特定实施例中,特定部分(例如电源网格单元102)中的每个部分是互相连接,且其它部分(例如堆叠金属层104)中的每个部分并未互相连接(如图3中所描绘)。
上述单元可为任何尺寸,且在特定实施例中,单元的尺寸是受限于如图3所描绘的布局中的单位边界。在特定实施例中,上述的单位单元可根据应用时的适当尺寸[例如20微米(μm)x20μm]加以定义。电源网格单元102具有适用于二不同电压的至少二电流导电层,例如高电源供应电压(VDD)层108以及低电源供应电压(VSS)层110。在VDD层108与VSS层110之间的电容量提供电源电容单元100的去耦合电容量。在特定实施例中,电源网格单元102可在其结构中包含有电容。
电源电容单元100包含至少一电源网格单元102,以及位于堆叠金属层104中及/或位于组件层106中的至少一额外电容。位于堆叠金属层104中的额外电容可为金属-氧化物-金属(Metal-Oxide-Metal;MOM)/金属-绝缘体-金属(Metal-Insulator-Metal;MIM)电容。位于组件层106中的额外电容可具有如P型通道金属氧化物半导体(P-Channel Metal-Oxide-Semiconductor;PMOS)晶体管或N型通道(N-Channel)金属氧化物半导体(NMOS)晶体管的结构,其中PMOS晶体管或NMOS晶体管伴随有通道开启的电容(Channel Turned-OnCapacitors)、可变电容(Varactors)、及/或以任何材料形成的任何电容。
电源电容单元100中的电源网格单元102传导二电源供应电压(例如VDD及VSS)中的电流。来自于电源网格单元102与位于电源电容单元100中的额外电容的电容量提供介于二电源供应电压(例如VDD及VSS)间的去耦合电容量。电源网格单元102或电源电容单元100可称之为电源单元。电源规划(PowerPlan)(亦即应用于电源传输的实体布局结构)可使用多个电源单元(例如电源网格单元102及/或电源电容单元100)加以实施。
电源网格单元102及/或电源电容单元100可用来取代及/或移除虚拟图案(Dummy Patterns),且可通过重复使用已经设计好的电源网格单元102及/或电源电容单元100而快速地植入。此外,如果需要的话,电源网格单元102及/或电源电容单元100可轻易地以具有不同数量的层的电源网格单元102及/或电源电容单元100来加以取代,其中上述不同数量的层中具有兼容的单元设计(取决于设计需求,例如去耦合电容量或电流密度等)。如以下描述的图3所示,电源电容单元100可复制或重复以填满布局的某部分,借以增加布局的去耦合电容量。
图2是绘示根据特定实施例的另一例示性电源布局的示意图。称之为电源电容单元200的布局结构包含电源网格单元102’、堆叠金属层104以及组件层106。在此一范例中,电源网格单元102’具有环绕较小的方形VDD层206的方形网格VSS层210、透过介层窗(Vias)212接合至VDD层206的H形VDD层208、以及透过介层窗204接合至方形网格VSS层210的二较小方形网格VSS层202。尽管仅绘示一对的层以构成电源网格单元102’,任何数目的层可被用来构成电源网格单元102’,其中可包含多对堆叠的VDD层与VSS层。
来自于不同的结构(例如VSS层202、介层窗204、VDD层206、VDD层208、VSS层210及介层窗212)的VDD层与VSS层间的各种电容量提供电源网格单元102’中的去耦合电容量。在特定的实施例中,电源网格单元102’具有包含在其结构中的电容。堆叠金属层104以及组件层106是绘示于图1中并描述如上。电源电容单元200可复制或重复以填满布局的某部分,借以增加布局的去耦合电容量。如以下描述的图4所示,当复制或重复电源电容单元200时,电源网格单元102’(例如VSS层210及VDD层208)的外侧线可在邻近的电源电容单元200之间共享。
图3是绘示根据特定实施例的又一例示性电源布局的示意图。位于分离的电源区域中的电源单元304及306的不规则形状(亦即非矩形)是由隔离物302的弹性设计所占据,其中隔离物302节省了分离的电源区域间的面积。电源单元304包含多个互相连接的电源网格单元102、以及不相连的堆叠层308及310,其中堆叠层308及310包含增加去耦合电容量的堆叠金属层104a与组件层106。位于不相连的堆叠层308及310上方的电源网格单元102是接合在一起,以应用于电源传输中。
由于堆叠金属层104b的底下并未具有组件层106,故电源单元306包含应用于堆叠金属层104b中的不同的层深度。包含多个电源电容单元(例如电源电容单元100及/或200)与电源网格单元(例如电源网格单元102)的电源单元(例如电源单元304及/或306),依据层的可利用性以及在布局中每个位置所需的去耦合电容量,可具有不同的层深度。例如,可使用任何数量的堆叠金属层(例如:如例示性堆叠金属层104b中所示的0、1、2等)。上述提供设计的弹性以找出制造考虑与电路性能之间的平衡,并提供有效的面积使用。
图4是绘示根据特定实施例的具有堆叠层的例示性电源网格的示意图。电源网格单元102”包含透过介层窗402相连的二对VSS层与VDD层(例如VSS层110a/VDD层108a与VSS层110b/VDD层108b)。相连的VSS层与VDD层强化了伴随着大电流密度的使用或受限制的电源布线(Routing)面积的应用的电流密度能力。
图5是绘示根据一实施例的例示性电源布局方法的流程图。在步骤502中,提供应用于电源单元(例如电源网格单元102、电源电容单元100或电源电容单元200)的至少一单位电源单元。单位电源单元包含至少一电源网格单元102(或电源网格单元102’或电源网格单元102”)。每个电源网格单元102具有耦合至一高电源供应电压(例如VDD)的至少一第一电源层(例如VDD层108),以及耦合至一低电源供应电压(例如VSS)的至少一第二电源层(例如VSS层110)。第一电源层(例如VDD层108)及第二电源层(例如VSS层110)具有位于至少二不同方向(例如互相垂直的方向)的导线。在特定实施例中,单位电源单元还包含至少一金属层,其中上述金属层是位于至少一电源网格单元102之下。在特定实施例中,单位电源单元还包含至少一组件层,其中上述组件层是位于至少一电源网格单元102之下。
在步骤504中,在电源布局中的目标(Target)面积是由至少一单位电源单元(或单位电源单元阵列(Arrays))所填满,借以实现(Implement)至少一电源单元。在步骤506中,降低每个电源单元的电阻值,例如,在特定实施例中,藉由透过介层窗连接堆叠电源网格单元的多个层或增加一给定的层的面积等,来降低每个电源单元的电阻值。在步骤508中,确认电源布局以决定其是否满足所欲的应用的IR(亦即电流-电阻值的乘积或压降(Voltage Drop))与EM(亦即电迁移(Electromigration))标准。EM与电流密度相关,其中电流密度是传导金属线的一剖面面积上的电流。假如电流密度大于允许发生在金属线上的值时,EM可能对此传导金属造成永久性的破坏。在步骤510中,通过使用布局中每个位置上的有效的层深度,来最大化每个电源单元的去耦合电容值。
熟悉此技艺者将可理解到本发明可具有许多实施例变化。虽然本发明及其优点已经详述如上,可理解的是,在不脱离后述权利要求所定义的实施例的范围和精神内,当可做各种的更动、替代和润饰。此外,本发明的范围并非欲限制在本说明书所述的工艺、机器、制造以及物质、方式、方法和步骤的组成的特定实施例中。此技术领域中具有通常技艺者将可从揭露的实施例中轻易地理解到:前述的工艺、机器、制造以及物质、方式、方法或步骤,不论是现存或后续将发展的,只要能够如在此所述的相对应实施例一般执行实质相同功能或达到实质相同的结果,均包括在本发明的范围内。因此,所附权利要求范围意欲将这类的工艺、机器、制造、物质组成、方式、方法或步骤包含于其范围中。
上述方法实施例描述了例示性步骤,但其并不需要如所示的步骤加以进行。在符合本发明的实施例的精神及范围内,可适当地增加、取代、删除步骤及/或变更步骤顺序。
本说明书中每个权利要求构成一个别的实施例,此外,结合不同权利要求及/或不同实施例的实施例是包含在本发明的范围中,且对于检阅过本发明的熟悉此技艺者来说,其将是显而易见的。因此,本发明的范围将参照以下的权利要求,以及此些权利要求请求保护的等价物的完整范围来加以决定。
Claims (9)
1.一种集成电路,具有一电源布局,其特征在于,该电源布局包含:
至少一电源网格单元,其中该至少一电源网格单元包含:
至少一第一电源层,配置以耦合至一高电源供应电压,其中该至少一第一电源层具有位于至少二不同方向的多个导线;以及
至少一第二电源层,配置以耦合至一低电源供应电压,其中该至少一第二电源层具有位于至少二不同方向的多个导线;
其中该至少一第一电源层是多个第一电源层且通过多个第一介层窗互相连接,而该至少一第二电源层是多个第二电源层且通过多个第二介层窗互相连接。
2.根据权利要求1所述的集成电路,其特征在于,该电源布局还包含位于该至少一电源网格单元之下的至少一金属层;其中该电源布局还包含位于该至少一电源网格单元之下的至少一组件层。
3.根据权利要求1所述的集成电路,其特征在于,该至少一电源网格单元是多个电源网格单元且互相连接。
4.一种集成电路的电源布局方法,适用于一电源布局,其特征在于,该电源布局方法包含:
提供至少一单位电源单元,其中该单位电源单元包含至少一电源网格单元,该至少一电源网格单元包含至少一第一电源层及至少一第二电源层,该至少一第一电源层是配置以耦合至一高电源供应电压,该至少一第二电源层是配置以耦合至一低电源供应电压,而该至少一第一电源层具有位于至少二不同方向的多个导线,且该至少一第二电源层具有位于至少二不同方向的多个导线;以及
以至少一单位电源单元填满在该电源布局中的一目标面积,借以实现至少一电源单元。
5.根据权利要求4所述的集成电路的电源布局方法,其特征在于,还包含通过使用该电源布局中每个位置上的有效的层深度,来最大化该至少一电源单元的去耦合电容值。
6.根据权利要求4所述的集成电路的电源布局方法,其特征在于,还包含决定该电源布局是否满足该电源布局的压降需求或该电源布局的电迁移需求。
7.根据权利要求4所述的集成电路的电源布局方法,其特征在于,该单位电源单元还包含位于该至少一电源网格单元之下的至少一金属层,以及位于该至少一电源网格单元之下的至少一组件层。
8.一种集成电路的电源布局,其特征在于,该电源布局包含:
至少一电源网格单元,其中该至少一电源网格单元包含:
至少一第一电源层,配置以耦合至一高电源供应电压;以及
至少一第二电源层,配置以耦合至一低电源供应电压;
其中该至少一第一电源层具有位于至少二不同方向的导线,且该至少一第二电源层具有位于至少二不同方向的导线;
至少一金属层,位于该至少一电源网格单元之下;以及
至少一组件层,位于该至少一电源网格单元之下;
其中该至少一第一电源层是多个第一电源层且通过多个第一介层窗互相连接,而该至少一第二电源层是多个第二电源层且通过多个第二介层窗互相连接。
9.根据权利要求8所述的集成电路的电源布局,其特征在于,该至少一金属层包含至少一金属-绝缘体-金属电容,且该至少一组件层包含至少一晶体管。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/775,035 | 2010-05-06 | ||
US12/775,035 US8421205B2 (en) | 2010-05-06 | 2010-05-06 | Power layout for integrated circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102237356A CN102237356A (zh) | 2011-11-09 |
CN102237356B true CN102237356B (zh) | 2013-03-27 |
Family
ID=44887850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2010102895056A Active CN102237356B (zh) | 2010-05-06 | 2010-09-19 | 集成电路及其电源布局与电源布局方法 |
Country Status (2)
Country | Link |
---|---|
US (3) | US8421205B2 (zh) |
CN (1) | CN102237356B (zh) |
Families Citing this family (65)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9424889B1 (en) | 2015-02-04 | 2016-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-port SRAM device |
US8421205B2 (en) * | 2010-05-06 | 2013-04-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power layout for integrated circuits |
JP2012222065A (ja) * | 2011-04-06 | 2012-11-12 | Panasonic Corp | 半導体集積回路装置 |
US8963332B2 (en) | 2013-03-15 | 2015-02-24 | Samsung Electronics Co., Ltd. | Semiconductor device with dummy lines |
US9070552B1 (en) * | 2014-05-01 | 2015-06-30 | Qualcomm Incorporated | Adaptive standard cell architecture and layout techniques for low area digital SoC |
CN105335540A (zh) * | 2014-08-12 | 2016-02-17 | 扬智科技股份有限公司 | 电路元件布局结构以及集成电路的布局方法 |
US9425141B2 (en) | 2014-10-09 | 2016-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit with elongated coupling |
US10003342B2 (en) | 2014-12-02 | 2018-06-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Compressor circuit and compressor circuit layout |
US9806070B2 (en) | 2015-01-16 | 2017-10-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device layout, memory device layout, and method of manufacturing semiconductor device |
US11978732B2 (en) | 2015-01-16 | 2024-05-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing semiconductor devices |
US9368443B1 (en) | 2015-01-20 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory metal scheme |
US9887186B2 (en) | 2015-01-30 | 2018-02-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuit, layout of memory circuit, and method of forming layout |
US9892224B2 (en) | 2015-02-12 | 2018-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming masks |
US9431066B1 (en) | 2015-03-16 | 2016-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit having a non-symmetrical layout |
US9911727B2 (en) | 2015-03-16 | 2018-03-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strapping structure of memory circuit |
US9613953B2 (en) | 2015-03-24 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device |
US9646973B2 (en) | 2015-03-27 | 2017-05-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual-port SRAM cell structure with vertical devices |
US9640605B2 (en) | 2015-03-30 | 2017-05-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device, layout design and method for manufacturing a semiconductor device |
US9761572B2 (en) | 2015-04-16 | 2017-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device layout, semiconductor device, and method of manufacturing memory device |
US9362292B1 (en) | 2015-04-17 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-port SRAM cell structure for vertical devices |
US9576644B2 (en) | 2015-04-27 | 2017-02-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit chip having two types of memory cells |
US9679915B2 (en) | 2015-05-15 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit with well and substrate contacts |
US9607685B2 (en) | 2015-07-30 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory array with strap cells |
US9846759B2 (en) | 2015-07-30 | 2017-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Global connection routing method and system for performing the same |
JP2017037920A (ja) * | 2015-08-07 | 2017-02-16 | シナプティクス・ジャパン合同会社 | セルライブラリ及び設計用データ |
US9773087B2 (en) | 2015-08-27 | 2017-09-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for creating a device layout |
US9846757B2 (en) | 2015-09-02 | 2017-12-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell grid architecture for FinFET technology |
KR102457225B1 (ko) * | 2015-11-13 | 2022-10-21 | 에스케이하이닉스 주식회사 | 반도체 소자의 파워 라인 배치 구조 및 배치 방법 |
US10014066B2 (en) | 2015-11-30 | 2018-07-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness |
US10162928B2 (en) | 2015-12-02 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of designing a semiconductor device, system for implementing the method and standard cell |
US10001698B2 (en) | 2015-12-15 | 2018-06-19 | Taiwan Semiconductor Manufacturing Company, Ltd | Layout hierachical structure defined in polar coordinate |
US9799602B2 (en) | 2015-12-30 | 2017-10-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit having a staggered fishbone power network |
US10050042B2 (en) | 2016-01-29 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM cell and logic cell design |
US10262981B2 (en) | 2016-04-29 | 2019-04-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit, system for and method of forming an integrated circuit |
US9900005B2 (en) | 2016-05-27 | 2018-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Switch cell structure and method |
US10396063B2 (en) | 2016-05-31 | 2019-08-27 | Taiwan Semiconductor Manufacturing Company Ltd. | Circuit with combined cells and method for manufacturing the same |
US9935057B2 (en) | 2016-08-05 | 2018-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple driver pin integrated circuit structure |
US9805815B1 (en) | 2016-08-18 | 2017-10-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical fuse bit cell and mask set |
US10127340B2 (en) | 2016-09-30 | 2018-11-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell layout, semiconductor device having engineering change order (ECO) cells and method |
US10275559B2 (en) | 2016-11-18 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for legalizing mixed-cell height standard cells of IC |
US10157258B2 (en) | 2016-11-18 | 2018-12-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for evaluating failure-in-time |
US9768179B1 (en) | 2016-11-18 | 2017-09-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Connection structures for routing misaligned metal lines between TCAM cells and periphery circuits |
US10402529B2 (en) | 2016-11-18 | 2019-09-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and layout of an integrated circuit |
US9886988B1 (en) | 2016-11-23 | 2018-02-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory cell having a reduced peak wake-up current |
CN106777546B (zh) * | 2016-11-25 | 2020-10-27 | 上海华力微电子有限公司 | 一种考虑版图环境的电阻模型提取方法及系统 |
US9852989B1 (en) | 2016-11-28 | 2017-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Power grid of integrated circuit |
US10509883B2 (en) | 2016-11-28 | 2019-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for layout generation with constrained hypergraph partitioning |
US11251124B2 (en) | 2016-11-29 | 2022-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power grid structures and method of forming the same |
US10339250B2 (en) | 2016-11-29 | 2019-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of generating engineering change order (ECO) layout of base cell and computer-readable medium comprising executable instructions for carrying out said method |
US10672709B2 (en) | 2016-12-12 | 2020-06-02 | Taiwan Semiconductor Manufacturing Co., Ltd | Power grid, IC and method for placing power grid |
US9972571B1 (en) | 2016-12-15 | 2018-05-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Logic cell structure and method |
US10366199B2 (en) | 2017-04-11 | 2019-07-30 | Qualcomm Incorporated | Cell-based power grid (PG) architecture |
US10289790B2 (en) | 2017-06-14 | 2019-05-14 | Nuvoton Technology Corporation | System, method and computer product for enhanced decoupling capacitor implementation |
US11545495B2 (en) | 2017-06-29 | 2023-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM |
US10756114B2 (en) | 2017-12-28 | 2020-08-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor circuit with metal structure and manufacturing method |
US10629533B2 (en) * | 2018-03-13 | 2020-04-21 | Toshiba Memory Corporation | Power island segmentation for selective bond-out |
GB2604728B (en) * | 2018-09-10 | 2023-07-19 | Pragmatic Printing Ltd | Electronic circuit and method of manufacture |
GB2611444A (en) * | 2018-09-10 | 2023-04-05 | Pragmatic Printing Ltd | Electronic circuit and method of manufacture |
KR20200064241A (ko) | 2018-11-28 | 2020-06-08 | 삼성전자주식회사 | 반도체 메모리 소자 |
US11508735B2 (en) | 2019-08-28 | 2022-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cell manufacturing |
CN113130502B (zh) * | 2019-09-03 | 2022-11-22 | 长江存储科技有限责任公司 | 利用虚设存储块作为池电容器的非易失性存储器件 |
US20210296234A1 (en) * | 2020-03-18 | 2021-09-23 | International Business Machines Corporation | Interconnection fabric for buried power distribution |
CN111581908B (zh) * | 2020-05-09 | 2021-06-25 | 安徽省东科半导体有限公司 | 一种提升芯片硬宏供电可靠性的方法 |
US11296080B2 (en) | 2020-06-15 | 2022-04-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source/drain regions of semiconductor devices and methods of forming the same |
US11990511B2 (en) | 2021-08-27 | 2024-05-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source/drain device and method of forming thereof |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0727968B2 (ja) * | 1988-12-20 | 1995-03-29 | 株式会社東芝 | 半導体集積回路装置 |
FR2702595B1 (fr) * | 1993-03-11 | 1996-05-24 | Toshiba Kk | Structure de câblage multicouche. |
JP2003249559A (ja) * | 2002-02-22 | 2003-09-05 | Handotai Rikougaku Kenkyu Center:Kk | 多層配線装置および配線方法並びに配線特性解析・予測方法 |
US6998719B2 (en) * | 2003-07-30 | 2006-02-14 | Telairity Semiconductor, Inc. | Power grid layout techniques on integrated circuits |
CN101499470B (zh) * | 2008-02-01 | 2011-01-26 | 瑞昱半导体股份有限公司 | 集成电路电源布局及其设计方法 |
CN101546345B (zh) | 2008-03-26 | 2012-05-23 | 瑞昱半导体股份有限公司 | 电源供应网的规划方法及其相关集成电路 |
US8421205B2 (en) * | 2010-05-06 | 2013-04-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power layout for integrated circuits |
-
2010
- 2010-05-06 US US12/775,035 patent/US8421205B2/en active Active
- 2010-09-19 CN CN2010102895056A patent/CN102237356B/zh active Active
-
2013
- 2013-03-13 US US13/801,057 patent/US8685810B2/en active Active
-
2014
- 2014-02-25 US US14/189,181 patent/US9064079B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20130198711A1 (en) | 2013-08-01 |
US8685810B2 (en) | 2014-04-01 |
CN102237356A (zh) | 2011-11-09 |
US20110272782A1 (en) | 2011-11-10 |
US8421205B2 (en) | 2013-04-16 |
US20140175662A1 (en) | 2014-06-26 |
US9064079B2 (en) | 2015-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102237356B (zh) | 集成电路及其电源布局与电源布局方法 | |
CN104377196B (zh) | 标准单元布局、具有工程更改指令单元的半导体器件及方法 | |
CN106711120B (zh) | 具有掩埋电源轨的半导体器件及其制造方法 | |
US20200373241A1 (en) | Power distribution network using buried power rail | |
US8053824B2 (en) | Interdigitated mesh to provide distributed, high quality factor capacitive coupling | |
CN115983194A (zh) | 用于集成电路的自适应多层配电电网 | |
US9401602B2 (en) | Semiconductor integrated circuit device | |
CN104681540B (zh) | 集成电路的布局 | |
CN100401511C (zh) | 集成电路及集成电路的电连接再选路方法 | |
US8884349B2 (en) | Semiconductor device | |
CN105720966A (zh) | 具有备用电路单元的集成电路 | |
CN103378091A (zh) | 提供多个保护级别的esd保护电路 | |
KR101395584B1 (ko) | Mim 기반 디커플링 커패시터들을 구현하는 결함 면역 기술 | |
JP2019110205A (ja) | 回路素子及び回路素子の使用方法 | |
US10991663B2 (en) | Semiconductor device including dummy conductive cells | |
KR100668868B1 (ko) | 리페어 퓨즈 박스 및 리페어 퓨즈 박스의 레이아웃 방법 | |
CN111987064A (zh) | 抽头单元和半导体单元 | |
JP5855458B2 (ja) | 集積回路においてi/oクラスタを形成するための方法及び装置 | |
CN105322943B (zh) | 具有接口电路的集成电路、和用于接口电路的接口单元 | |
CN111009514B (zh) | 用于半导体装置的电容元件单元及其半导体装置 | |
CN219778895U (zh) | 解耦合电容器单元及集成电路 | |
JP5201148B2 (ja) | 半導体集積回路装置 | |
Ahmad et al. | Power integrity optimization of 3D chips stacked through TSVs | |
JP2009071007A (ja) | 集積回路のレイアウト方法 | |
CN104347590B (zh) | 电熔丝结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |