KR20110131976A - 적층 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 관통전극 결함리페어 방법 - Google Patents

적층 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 관통전극 결함리페어 방법 Download PDF

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Abstract

관통전극의 제조 수율을 높일 수 있는 적층 반도체 메모리 장치 및 이를 포함하는 메모리 시스템이 개시된다. 적층 반도체 메모리 장치는 프로세서 칩의 상부에 적층된 복수의 메모리 칩, 복수의 관통전극(TSV) 및 입출력 버퍼들을 포함한다. 관통전극들 각각은 상기 메모리 칩들을 모두 관통하고 상기 프로세서 칩에 연결된다. 입출력 버퍼들은 상기 메모리 칩들 전부 또는 일부와 상기 관통전극들 각각 사이에 결합되고, 상기 관통전극들의 상태에 기초하여 선택적으로 활성화된다.

Description

적층 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 관통전극 결함리페어 방법{STACKED SEMICONDUCTOR MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME, AND METHOD OF REPAIRING DEFECTS OF THROUGH SILICON VIAS}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 복수의 메모리 칩들이 3차원으로 적층된 적층 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 집적회로 사이의 초고속 통신을 위해 관통전극들을 통신수단으로 사용하여 3차원적으로 메모리 칩들을 적층하는 적층 반도체 메모리 장치에 대한 연구가 진행되고 있다.
적층 반도체 메모리 장치에서, 메모리 칩들을 연결하는 수많은 관통전극(Through Silicon Via)을 제조하는 과정에서 결함이 발생할 수 있다. 따라서, 높은 제조 수율을 갖는 관통전극의 제조가 필요하다.
본 발명의 목적은 관통전극의 결함을 리페어하고 수율을 향상시킬 수 있는 적층 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 적층 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 적층 반도체 메모리 장치의 관통전극 결함 리페어방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 적층 반도체 메모리 장치는 적층된 복수의 메모리 칩, 복수의 관통전극(TSV) 및 입출력 버퍼들을 포함한다.
관통전극들 각각은 상기 메모리 칩들을 모두 관통한다. 입출력 버퍼들은 상기 메모리 칩들 전부 또는 일부와 상기 관통전극들 각각 사이에 결합되고, 상기 관통전극들의 결함 상태에 기초하여 선택적으로 활성화된다.
본 발명의 하나의 실시예에 의하면, 상기 입출력 버퍼들은 상기 메모리 칩들의 내부에 포함될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 관통전극들 중 일부가 결함을 갖고 있을 때, 결함을 갖고 있는 관통전극에 연결된 입출력 버퍼들 중에서 결함 발생 지점보다 아래에 위치한 메모리 칩에 포함된 입출력 버퍼가 활성화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 관통전극들 중 일부가 결함을 갖고 있을 때, 상기 결함을 갖고 있는 관통전극에 연결된 입출력 버퍼들 중에서 결함 발생 지점보다 위에 위치한 메모리 칩에 포함된 입출력 버퍼들은 활성화되지 않을 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 칩들 각각은 상기 관통전극들의 결함 상태에 기초하여 상기 메모리 칩들 각각의 내부에 있는 입출력 버퍼들을 인에이블시키는 버퍼 제어회로를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 버퍼 제어회로는 불휘발성 메모리 장치를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 버퍼 제어회로는 오티피(OTP) 또는 이이피롬(EEPROM)을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 칩들 각각은 상기 관통전극들의 결함 상태에 기초하여 상기 메모리 칩들 각각의 내부에 있는 입출력 버퍼들을 인에이블시키는 버퍼 제어회로를 상기 입출력 버퍼들마다 독립적으로 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 어드레스/커맨드를 위한 복수의 관통전극과 데이터를 위한 복수의 관통전극을 포함할 경우, 상기 데이터를 위한 관통전극들 중 일부의 결함으로 인해 데이터 버스의 매핑(mapping)이 바뀐 경우, 어드레스/커맨드 버스의 매핑을 바꿀 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 적층 반도체 메모리 장치는 어드레스/커맨드를 위한 복수의 관통전극과 데이터를 위한 복수의 관통전극을 포함할 경우, 상기 어드레스/커맨드를 위한 관통전극들 중 일부의 결함으로 인해 어드레스/커맨드 버스의 매핑(mapping)이 바뀐 경우, 데이터 버스의 매핑을 바꿀 수 있다.
본 발명의 다른 하나의 실시형태에 따른 메모리 시스템은 프로세서 칩, 상기 프로세서 칩의 상부에 적층된 복수의 메모리 칩, 복수의 관통전극(TSV) 및 입출력 버퍼들을 포함한다.
관통전극들 각각은 상기 메모리 칩들을 모두 관통하고 상기 프로세서 칩에 연결된다. 입출력 버퍼들은 상기 메모리 칩들 전부 또는 일부와 상기 관통전극들 각각 사이에 결합되고, 상기 관통전극들의 결함 상태에 기초하여 선택적으로 활성화된다.
본 발명의 하나의 실시예에 의하면, 어드레스/커맨드를 위한 복수의 관통전극과 데이터를 위한 복수의 관통전극을 포함할 경우, 상기 데이터를 위한 관통전극들 중 일부의 결함으로 인해 데이터 버스의 매핑(mapping)이 바뀐 경우, 어드레스/커맨드 버스의 매핑을 바꿀 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 프로세서 칩은 상기 바뀐 데이터 버스의 매핑을 원래대로 복구하는 리페어 회로를 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 적층 반도체 메모리 장치의 관통전극 결함 리페어 방법은 메모리 칩들 전부 또는 일부와 관통전극들 각각의 사이에 입출력 버퍼들을 결합하는 단계, 및 상기 관통전극들의 결함 상태에 기초하여 상기 입출력 버퍼들을 선택적으로 활성화하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 입출력 버퍼들을 선택적으로 활성화하는 단계는 결함을 갖고 있는 관통전극에 연결된 입출력 버퍼들 중에서, 결함 발생 지점보다 아래에 위치한 하나의 메모리 칩에 포함된 입출력 버퍼를 활성화하는 단계, 및 결함을 갖고 있지 않은 관통전극들에 연결된 입출력 버퍼들을 활성화하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 입출력 버퍼들을 선택적으로 활성화하는 단계는 상기 데이터를 위한 관통전극들 중 일부의 결함으로 인해 데이터 버스의 매핑(mapping)을 바꾸는 단계, 및 어드레스/커맨드 버스의 매핑을 바꾸어주는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 적층 반도체 메모리 장치는 관통전극들의 결함 상태에 기초하여 관통전극들(TSVs)에 연결된 메모리 칩들에 포함된 입출력 버퍼들을 선택적으로 활성화시킨다.
따라서, 본 발명의 실시예들에 따른 적층 반도체 메모리 장치 및 이를 포함하는 메모리 시스템은 제조 수율이 높다.
도 1은 본 발명의 제 1 실시예에 따른 적층 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 간략화된 단면도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 칩의 구조의 일례를 나타내는 평면도이다.
도 3은 도 1의 메모리 시스템의 3차원 구조를 나타내는 간략화된 투시도이다.
도 4는 본 발명의 제 2 실시예에 따른 적층 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 단면도이다.
도 5는 본 발명의 제 3 실시예에 따른 적층 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 단면도이다.
도 6은 도 5에 도시된 적층 반도체 메모리 장치를 구성하는 하나의 칩의 구조의 일례를 나타내는 간략화된 회로도이다.
도 7은 도 6의 회로도에 포함된 버퍼 제어회로의 하나의 실시예를 나타내는 회로도이다.
도 8은 도 6의 회로도에 포함된 버퍼 제어회로의 다른 하나의 실시예를 나타내는 회로도이다.
도 9는 도 5에 도시된 적층 반도체 메모리 장치를 구성하는 하나의 칩의 구조의 다른 일례를 나타내는 간략화된 회로도이다.
도 10은 도 9의 회로도에 포함된 버퍼 제어회로의 하나의 실시예를 나타내는 회로도이다.
도 11은 도 9의 회로도에 포함된 버퍼 제어회로의 다른 하나의 실시예를 나타내는 회로도이다.
도 12는 본 발명의 제 4 실시예에 따른 적층 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 단면도이다.
도 13는 본 발명의 제 5 실시예에 따른 적층 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 단면도이다.
도 14는 본 발명의 제 6 실시예에 따른 적층 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 단면도이다.
도 15는 본 발명의 제 7 실시예에 따른 적층 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 단면도이다.
도 16은 도 13, 도 14, 도 15의 메모리 시스템에서, 바뀐 데이터의 매핑(mapping)을 원래대로 복구하는 리페어 회로를 나타내는 회로도이다.
도 17은 본 발명의 실시예에 따른 적층 반도체 메모리 장치의 관통전극 결함 리페어 방법을 나타내는 흐름도이다.
도 18은 도 17의 관통전극 결함 리페어 방법에서, 입출력 버퍼들을 선택적으로 활성화하는 단계의 하나의 예를 나타내는 흐름도이다.
도 19는 도 17의 관통전극 결함 리페어 방법에서, 입출력 버퍼들을 선택적으로 활성화하는 단계의 다른 하나의 예를 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 적층 반도체 메모리 장치를 포함하는 메모리 시스템(100)을 나타내는 간략화된 단면도이다.
도 1을 참조하면, 메모리 시스템(100)은 프로세서 칩(110), 메모리 칩들(120, 130, 140, 150) 및 관통전극들(TSV)(161)을 포함한다. 메모리 칩들(120, 130, 140, 150)은 프로세서 칩(110)의 상부에 적층되어 있으며, 적층 반도체 메모리 장치(stacked memory device)를 구성한다. 관통전극들(161)은 각각 메모리 칩들(120, 130, 140, 150)을 모두 관통하고 프로세서 칩(110)에 연결된다. 메모리 칩들(120, 130, 140, 150)은 각각 메모리 칩들(120, 130, 140, 150) 전부 또는 일부와 관통전극들(161) 각각 사이에 결합되고, 입출력 버퍼들(I/O BUFFERS)을 포함한다. 입출력 버퍼들(I/O BUFFERS)은 관통전극들(161)의 상태에 기초하여 선택적으로 활성화된다.
도 2는 도 1의 메모리 시스템(100)에 포함된 메모리 칩의 구조의 일례를 나타내는 평면도이다.
도 2를 참조하면, 메모리 칩(120a)은 관통 전극들(161a), 및 메모리 뱅크들(121, 122, 123, 124)로 구성된 메모리 코어를 포함한다. 도 1에 도시된 바와 같이 메모리 뱅크들(121, 122, 123, 124)과 관통 전극들(161a) 사이에는 입출력 버퍼들(I/O BUFFERS)이 연결되어 있지만, 도 2에서는 설명의 편의상 생략하였다. 메모리 뱅크들(121, 122, 123, 124) 상에는 관통 전극들(161)과 메모리 뱅크들(121, 122, 123, 124) 내에 있는 회로 블록들을 전기적으로 연결하는 내부 전극들이 배치되어 있다. 도 2에서는 편의상 메모리 뱅크마다 한 개의 내부 전극이 도시되어 있다. 또한, 도 2에는 관통 전극들(161)이 메모리 칩들(120, 130, 140, 150)의 가운데 부분에 배치되어 있지만, 관통 전극들(161)은 메모리 칩들(120, 130, 140, 150)의 임의의 위치에 배치될 수 있다.
도 3은 도 1의 메모리 시스템의 3차원 구조를 나타내는 간략화된 투시도이다.
도 3을 참조하면, 메모리 시스템(100a)은 관통 전극(161)에 의해 전기적으로 연결된 프로세서 칩(110) 및 메모리 칩들(120, 130, 140, 150)을 포함한다. 도 3에는 두 개의 행으로 배치된 관통 전극(161)이 도시되어 있지만, 메모리 시스템(100a)은 임의의 개수의 관통 전극들을 가질 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 적층 반도체 메모리 장치를 포함하는 메모리 시스템(200)을 나타내는 단면도이다.
도 4를 참조하면, 메모리 시스템(200)은 프로세서 칩(210) 및 프로세서 칩(210)의 상부에 적층된 메모리 칩들(220, 230, 240, 250)로 구성된 적층 반도체 메모리 장치를 포함한다. 프로세서 칩(210)은 메모리 컨트롤러(211)를 포함할 수 있다.
제 1 메모리 칩(220)은 프로세서 칩(210)의 상부에 적층되어 있고, 제 2 메모리 칩(230)은 제 1 메모리 칩(220)의 상부에 적층되어 있고, 제 3 메모리 칩(240)은 제 2 메모리 칩(230)의 상부에 적층되어 있고, 제 4 메모리 칩(250)은 제 3 메모리 칩(240)의 상부에 적층되어 있다. 관통전극들(TSV1, TSV2, TSV3, TSV4)은 제 4 메모리 칩(250)으로부터 제 1 메모리 칩(220)까지 관통하고 프로세서 칩(210)에 연결된다.
제 1 내지 제 4 입출력 버퍼(221, 222, 223, 224)는 제 1 메모리 칩(220) 내에 포함되고, 제 1 내지 제 4 관통전극(TSV1, TSV2, TSV3, TSV4)에 각각 연결되고 4 비트 신호인 제 1 버퍼 인에이블 신호(EN_BUF_1<0:3>)에 의해 선택적으로 활성화된다.
제 5 내지 제 8 입출력 버퍼(231, 232, 233, 234)는 제 2 메모리 칩(230) 내에 포함되고, 제 1 내지 제 4 관통전극(TSV1, TSV2, TSV3, TSV4)에 각각 연결되고 4 비트 신호인 제 2 버퍼 인에이블 신호(EN_BUF_2<0:3>)에 의해 선택적으로 활성화된다.
제 9 내지 제 12 입출력 버퍼(241, 242, 243, 244)는 제 3 메모리 칩(240) 내에 포함되고, 제 1 내지 제 4 관통전극(TSV1, TSV2, TSV3, TSV4)에 각각 연결되고 4 비트 신호인 제 3 버퍼 인에이블 신호(EN_BUF_3<0:3>)에 의해 선택적으로 활성화된다.
제 13 내지 제 16 입출력 버퍼(251, 252, 253, 254)는 제 4 메모리 칩(250) 내에 포함되고, 제 1 내지 제 4 관통전극(TSV1, TSV2, TSV3, TSV4)에 각각 연결되고 4 비트 신호인 제 4 버퍼 인에이블 신호(EN_BUF_4<0:3>)에 의해 선택적으로 활성화된다.
도 4의 메모리 시스템은 제 2 관통전극(TSV2)의 DP1 지점에서 오픈(open) 등의 결함을 갖고 있고, 제 4 관통전극(TSV4)의 DP2 지점에서 결함을 갖고 있다. 제 2 관통전극(TSV2)의 DP1과 프로세서 칩(210) 간에는 통신이 가능하다. 따라서, 결함을 갖고 있는 제 2 관통전극(TSV2)에 연결된 입출력 버퍼들(222, 232, 242, 252) 중에서 결함 발생 지점(DP1)의 바로 아래에 위치한 제 1 메모리 칩(220)에 포함된 제 2 입출력 버퍼(222)가 활성화된다. 또한, 제 4 관통전극(TSV4)의 DP2와 프로세서 칩(210) 간에는 통신이 가능하다. 따라서, 결함을 갖고 있는 제 4 관통전극(TSV4)에 연결된 입출력 버퍼들(224, 234, 244, 254) 중에서 결함 발생 지점(DP2)의 바로 아래에 위치한 제 3 메모리 칩(240)에 포함된 제 12 입출력 버퍼(244)가 활성화된다.
또한, 제 1 메모리 칩(320)에 포함된 제 2 입출력 버퍼(322)가 이미 활성화되었으므로, 제 1 관통전극(TSV1)에 연결된 입출력 버퍼들(221, 231, 241, 251) 중에서 제 2 메모리 칩(230)에 포함된 제 5 입출력 버퍼(231)가 활성화된다. 또한, 제 3 메모리 칩(240)에 포함된 제 12 입출력 버퍼(244)가 이미 활성화되었으므로, 제 3 관통전극(TSV3)에 연결된 입출력 버퍼들(223, 233, 243, 253) 중에서 제 4 메모리 칩(250)에 포함된 제 15 입출력 버퍼(253)가 활성화된다.
도 5는 본 발명의 제 3 실시예에 따른 적층 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 단면도이다.
도 5를 참조하면, 메모리 시스템(200a)은 프로세서 칩(210a) 및 프로세서 칩(210a)의 상부에 적층된 메모리 칩들(220a, 230a, 240a, 250a)로 구성된 적층 반도체 메모리 장치를 포함한다. 프로세서 칩(210a)은 메모리 컨트롤러(211)를 포함할 수 있다. 관통전극들(TSV1, TSV2, TSV3, TSV4)은 제 4 메모리 칩(250a)으로부터 제 1 메모리 칩(220a)까지 관통하고 프로세서 칩(210a)에 연결된다.
도 5의 적층 반도체 메모리 장치 및 적층 반도체 메모리 장치를 포함하는 메모리 시스템에서, 메모리 칩들((220a, 230a, 240a, 250a) 각각의 내부에 버퍼 제어회로가 포함되어 있다. 제 1 메모리 칩(220a) 내에 포함된 제 1 버퍼 제어회로(225)는 제 1 버퍼 인에이블 신호(EN_BUF_1)를 발생하고, 제 1 메모리 칩(220a) 내에 포함된 입출력 버퍼들(221, 222, 223, 224)을 활성화 또는 비활성화시킨다. 제 2 메모리 칩(230a) 내에 포함된 제 2 버퍼 제어회로(235)는 제 2 버퍼 인에이블 신호(EN_BUF_2)를 발생하고, 제 2 메모리 칩(230a) 내에 포함된 입출력 버퍼들(231, 232, 233, 234)을 활성화 또는 비활성화시킨다. 제 3 메모리 칩(240a) 내에 포함된 제 3 버퍼 제어회로(245)는 제 3 버퍼 인에이블 신호(EN_BUF_3)를 발생하고, 제 3 메모리 칩(240a) 내에 포함된 입출력 버퍼들(241, 242, 243, 244)을 활성화 또는 비활성화시킨다. 제 4 메모리 칩(250a) 내에 포함된 제 4 버퍼 제어회로(255)는 제 4 버퍼 인에이블 신호(EN_BUF_4)를 발생하고, 제 4 메모리 칩(250a) 내에 포함된 입출력 버퍼들(251, 252, 253, 254)을 활성화 또는 비활성화시킨다.
도 6은 도 5에 도시된 적층 반도체 메모리 장치를 구성하는 하나의 칩의 구조의 일례를 나타내는 간략화된 회로도이다.
도 6을 참조하면, 제 1 메모리 칩(220a)의 버퍼 제어회로(225)는 제 1 연결 라인(CL1)을 통해 입출력 버퍼들(BUF11, BUF21, …, BUFn1)에 연결되어 있다. 입출력 버퍼들(BUF11, BUF21, …, BUFn1)은 각각 관통전극들(TSV11, TSV21, …, TSVn1)에 연결되어 있다. 버퍼 제어회로(225)는 제 2 연결 라인(CL2)을 통해 입출력 버퍼들(BUF12, BUF22, …, BUFn2)에 연결되어 있다. 입출력 버퍼들(BUF12, BUF22, …, BUFn2)은 각각 관통전극들(TSV12, TSV22, …, TSVn2)에 연결되어 있다. 버퍼 제어회로(225)는 제 3 연결 라인(CL3)을 통해 입출력 버퍼들(BUF13, BUF23, …, BUFn3)에 연결되어 있다. 입출력 버퍼들(BUF13, BUF23, …, BUFn3)은 각각 관통전극들(TSV13, TSV23, …, TSVn3)에 연결되어 있다. 버퍼 제어회로(225)는 제 4 연결 라인(CL4)을 통해 입출력 버퍼들(BUF14, BUF24, …, BUFn4)에 연결되어 있다. 입출력 버퍼들(BUF14, BUF24, …, BUFn4)은 각각 관통전극들(TSV14, TSV24, …, TSVn4)에 연결되어 있다.
입출력 버퍼들(BUF11, BUF21, …, BUFn1)은 관통전극들(TSV11, TSV21, …, TSVn1)을 통해 출력 데이터들(DQ0_0, DQ0_1, …, DQ0_n)을 출력하고, 입출력 버퍼들(BUF12, BUF22, …, BUFn2)은 관통전극들(TSV12, TSV22, …, TSVn2)을 통해 출력 데이터들(DQ1_0, DQ1_1, …, DQ1_n)을 출력한다. 입출력 버퍼들(BUF13, BUF23, …, BUFn3)은 관통전극들(TSV13, TSV23, …, TSVn3)을 통해 출력 데이터들(DQ2_0, DQ2_1, …, DQ2_n)을 출력하고, 입출력 버퍼들(BUF14, BUF24, …, BUFn4)은 관통전극들(TSV14, TSV24, …, TSVn4)을 통해 출력 데이터들(DQ3_0, DQ3_1, …, DQ3_n)을 출력한다.
버퍼 제어회로(225)는 4 비트인 제 1 버퍼 인에이블 신호(EN_BUF_1<0:3>)를 발생한다. 제 1 버퍼 인에이블 신호(EN_BUF_1<0:3>)의 제 1 비트(EN_BUF_1<0>)는 제 1 연결 라인(CL1)을 통해 입출력 버퍼들(BUF11, BUF21, …, BUFn1)을 활성화하고, 제 1 버퍼 인에이블 신호(EN_BUF_1<0:3>)의 제 2 비트(EN_BUF_1<1>)는 제 2 연결 라인(CL2)을 통해 입출력 버퍼들(BUF12, BUF22, …, BUFn2)을 활성화한다. 제 1 버퍼 인에이블 신호(EN_BUF_1<0:3>)의 제 3 비트(EN_BUF_1<2>)는 제 3 연결 라인(CL3)을 통해 입출력 버퍼들(BUF13, BUF23, …, BUFn3)을 활성화하고, 제 1 버퍼 인에이블 신호(EN_BUF_1<0:3>)의 제 4 비트(EN_BUF_1<3>)는 제 4 연결 라인(CL4)을 통해 입출력 버퍼들(BUF14, BUF24, …, BUFn4)을 활성화한다.
도 7 및 도 8은 도 6의 회로도에 포함된 버퍼 제어회로의 실시예들을 나타내는 회로도들이다.
도 7 및 도 8을 참조하면, 버퍼 제어회로(225)는 OTP(one time programming) 또는 EEPROM(Electrically erasable Programmable Read Only Memory)을 사용하여 구현할 수 있다.
도 9는 도 5에 도시된 적층 반도체 메모리 장치를 구성하는 하나의 칩의 구조의 다른 일례를 나타내는 간략화된 회로도이다.
도 9를 참조하면, 메모리 칩(220b)은 입출력 버퍼들마다 독립적으로 버퍼 제어회로를 포함한다. 예를 들어, 입출력 버퍼(BUF11)는 버퍼 제어회로(BCC11)에 의해 제어되고, 입출력 버퍼(BUF12)는 버퍼 제어회로(BCC12)에 의해 제어되고, 입출력 버퍼(BUF13)는 버퍼 제어회로(BCC13)에 의해 제어되고, 입출력 버퍼(BUF14)는 버퍼 제어회로(BCC14)에 의해 제어된다.
도 10 및 도 11은 도 9의 회로도에 포함된 버퍼 제어회로의 실시예들을 나타내는 회로도이다. 도 10 및 도 11을 참조하면, 버퍼 제어회로(BCC11)는 OTP 또는 EEPROM을 사용하여 구현할 수 있다.
도 12는 본 발명의 제 4 실시예에 따른 적층 반도체메모리 장치를 포함하는 메모리 시스템(300)을 나타내는 단면도이다.
도 12를 참조하면, 메모리 시스템(300)은 프로세서 칩(310) 및 프로세서 칩(310)의 상부에 적층된 메모리 칩들(320, 330, 340, 350)로 구성된 적층 반도체 메모리 장치를 포함한다. 프로세서 칩(310)은 메모리 컨트롤러(311)를 포함할 수 있다.
제 1 메모리 칩(320)은 프로세서 칩(310)의 상부에 적층되어 있고, 제 2 메모리 칩(330)은 제 1 메모리 칩(320)의 상부에 적층되어 있고, 제 3 메모리 칩(340)은 제 2 메모리 칩(330)의 상부에 적층되어 있고, 제 4 메모리 칩(350)은 제 3 메모리 칩(340)의 상부에 적층되어 있다. 관통전극들(TSV1, TSV2, TSV3, TSV4)은 제 4 메모리 칩(350)으로부터 제 1 메모리 칩(320)까지 관통하고 프로세서 칩(310)에 연결된다.
제 1 및 제 2 입출력 버퍼(321, 322)는 제 1 메모리 칩(320) 내에 포함되고, 제 1 및 제 2 관통전극(TSV1, TSV2에 각각 연결되고 2 비트 신호인 제 1 버퍼 인에이블 신호(EN_BUF_1<0:1>)에 의해 선택적으로 활성화된다.
제 3 및 제 4 입출력 버퍼(331, 332)는 제 2 메모리 칩(330) 내에 포함되고, 제 3 및 제 4 관통전극(TSV3, TSV4)에 각각 연결되고 2 비트 신호인 제 2 버퍼 인에이블 신호(EN_BUF_2<0:1>)에 의해 선택적으로 활성화된다.
제 5 및 제 6 입출력 버퍼(341, 342)는 제 3 메모리 칩(340) 내에 포함되고, 제 1 및 제 2 관통전극(TSV1, TSV2)에 각각 연결되고 2 비트 신호인 제 3 버퍼 인에이블 신호(EN_BUF_3<0:1>)에 의해 선택적으로 활성화된다.
제 7 및 제 8 입출력 버퍼(351, 352)는 제 4 메모리 칩(350) 내에 포함되고, 제 3 및 제 4 관통전극(TSV3, TSV4)에 각각 연결되고 2 비트 신호인 제 4 버퍼 인에이블 신호(EN_BUF_4<0:1>)에 의해 선택적으로 활성화된다.
도 4의 예와 달리, 도 12의 적층 반도체 메모리 장치를 포함하는 메모리 시스템은 메모리 칩들(320, 330, 340, 350)은 각각 관통전극들(TSV1, TSV1, TSV3, TSV4) 모두에 연결되지 않고, 관통전극들(TSV1, TSV1, TSV3, TSV4) 중 2 개의 관통전극과 연결된다.
도 12의 메모리 시스템은 제 2 관통전극(TSV2)의 DP1 지점에서 오픈(open) 등의 결함을 갖고 있고, 제 4 관통전극(TSV4)의 DP2 지점에서 결함을 갖고 있다. 제 2 관통전극(TSV2)의 DP1과 프로세서 칩(310) 간에는 통신이 가능하다. 따라서, 결함을 갖고 있는 제 2 관통전극(TSV2)에 연결된 입출력 버퍼들(322, 342) 중에서 결함 발생 지점(DP1)의 바로 아래에 위치한 제 1 메모리 칩(320)에 포함된 제 2 입출력 버퍼(322)가 활성화된다. 또한, 제 4 관통전극(TSV4)의 DP2와 프로세서 칩(310) 간에는 통신이 가능하다. 따라서, 결함을 갖고 있는 제 4 관통전극(TSV4)에 연결된 입출력 버퍼들(332, 352) 중에서 결함 발생 지점(DP2)의 바로 아래에 위치한 제 2 메모리 칩(240)에 포함된 제 4 입출력 버퍼(332)가 활성화된다.
또한, 제 1 메모리 칩(320)에 포함된 제 2 입출력 버퍼(322)가 이미 활성화되었으므로, 제 1 관통전극(TSV1)에 연결된 입출력 버퍼들(321, 341) 중에서 제 3 메모리 칩(340)에 포함된 제 5 입출력 버퍼(341)가 활성화된다. 또한, 제 2 메모리 칩(330)에 포함된 제 4 입출력 버퍼(332)가 이미 활성화 되었으므로, 제 3 관통전극(TSV3)에 연결된 입출력 버퍼들(331, 351) 중에서 제 4 메모리 칩(350)에 포함된 제 7 입출력 버퍼(351)가 활성화된다.
도 13는 본 발명의 제 5 실시예에 따른 적층 반도체메모리 장치를 포함하는 메모리 시스템(400)을 나타내는 단면도이다.
도 13을 참조하면, 메모리 시스템(400)은 프로세서 칩(410) 및 프로세서 칩(410)의 상부에 적층된 메모리 칩들(420, 430, 440, 450)로 구성된 적층 반도체 메모리 장치를 포함한다. 프로세서 칩(410)은 메모리 컨트롤러(411)를 포함할 수 있다.
제 1 메모리 칩(420)은 프로세서 칩(410)의 상부에 적층되어 있고, 제 2 메모리 칩(430)은 제 1 메모리 칩(420)의 상부에 적층되어 있고, 제 3 메모리 칩(440)은 제 2 메모리 칩(430)의 상부에 적층되어 있고, 제 4 메모리 칩(450)은 제 3 메모리 칩(440)의 상부에 적층되어 있다. 관통전극들(TSV11, TSV12, TSV13, TSV14, TSV15, TSV16, TSV17, TSV18)은 제 4 메모리 칩(450)으로부터 제 1 메모리 칩(420)까지 관통하고 프로세서 칩(410)에 연결된다. 관통전극들(TSV11, TSV12, TSV13, TSV14)은 어드레스/커맨드(ADD/CMD)의 전송을 수행하며, 관통전극들(TSV15, TSV16, TSV17, TSV18)은 데이터(DQ)의 전송을 수행한다.
제 1 내지 제 4 입출력 버퍼(421, 422, 423, 424)는 제 1 메모리 칩(420) 내에 포함되고, 제 1 내지 제 4 관통전극(TSV11, TSV12, TSV13, TSV14)에 각각 연결되고 4 비트 신호인 제 1 버퍼 인에이블 신호(EN_ABUF_1<0:3>)에 의해 선택적으로 활성화된다. 제 5 내지 제 8 입출력 버퍼(425, 426, 427, 428)는 제 1 메모리 칩(420) 내에 포함되고, 제 5 내지 제 8 관통전극(TSV15, TSV16, TSV17, TSV18)에 각각 연결되고 4 비트 신호인 제 2 버퍼 인에이블 신호(EN_DBUF_1<0:3>)에 의해 선택적으로 활성화된다.
제 9 내지 제 12 입출력 버퍼(431, 432, 433, 434)는 제 2 메모리 칩(430) 내에 포함되고, 제 1 내지 제 4 관통전극(TSV11, TSV12, TSV13, TSV14)에 각각 연결되고 4 비트 신호인 제 3 버퍼 인에이블 신호(EN_ABUF_2<0:3>)에 의해 선택적으로 활성화된다. 제 13 내지 제 16 입출력 버퍼(435, 436, 437, 438)는 제 2 메모리 칩(430) 내에 포함되고, 제 5 내지 제 8 관통전극(TSV15, TSV16, TSV17, TSV18)에 각각 연결되고 4 비트 신호인 제 4 버퍼 인에이블 신호(EN_DBUF_2<0:3>)에 의해 선택적으로 활성화된다.
제 17 내지 제 20 입출력 버퍼(441, 442, 443, 444)는 제 3 메모리 칩(440) 내에 포함되고, 제 1 내지 제 4 관통전극(TSV11, TSV12, TSV13, TSV14)에 각각 연결되고 4 비트 신호인 제 5 버퍼 인에이블 신호(EN_ABUF_3<0:3>)에 의해 선택적으로 활성화된다. 제 21 내지 제 24 입출력 버퍼(445, 446, 447, 448)는 제 3 메모리 칩(440) 내에 포함되고, 제 5 내지 제 8 관통전극(TSV15, TSV16, TSV17, TSV18)에 각각 연결되고 4 비트 신호인 제 6 버퍼 인에이블 신호(EN_DBUF_3<0:3>)에 의해 선택적으로 활성화된다.
제 25 내지 제 28 입출력 버퍼(451, 452, 453, 454)는 제 4 메모리 칩(450) 내에 포함되고, 제 1 내지 제 4 관통전극(TSV11, TSV12, TSV13, TSV14)에 각각 연결되고 4 비트 신호인 제 7 버퍼 인에이블 신호(EN_ABUF_4<0:3>)에 의해 선택적으로 활성화된다. 제 29 내지 제 32 입출력 버퍼(455, 456, 457, 458)는 제 4 메모리 칩(450) 내에 포함되고, 제 5 내지 제 8 관통전극(TSV15, TSV16, TSV17, TSV18)에 각각 연결되고 4 비트 신호인 제 8 버퍼 인에이블 신호(EN_DBUF_4<0:3>)에 의해 선택적으로 활성화된다.
도 13의 실시예에서, 제 1 버퍼 인에이블 신호(EN_ABUF_1<0:3>), 제 3 버퍼 인에이블 신호(EN_ABUF_2<0:3>), 제 5 버퍼 인에이블 신호(EN_ABUF_3<0:3>), 및 제 7 버퍼 인에이블 신호(EN_ABUF_4<0:3>)는 커맨드/어드레스를 위한 제 1 내지 제 4 관통전극(TSV11, TSV12, TSV13, TSV14)에 연결된 입출력 버퍼들을 제어한다. 제 2 버퍼 인에이블 신호(EN_DBUF_1<0:3>), 제 4 버퍼 인에이블 신호(EN_DBUF_2<0:3>), 제 6 버퍼 인에이블 신호(EN_DBUF_3<0:3>) 및 제 8 버퍼 인에이블 신호(EN_DBUF_4<0:3>)는 데이터를 위한 제 5 내지 제 8 관통전극(TSV15, TSV16, TSV17, TSV18)에 연결된 입출력 버퍼들을 제어한다.
제 1 메모리 칩(420)과 제 2 메모리 칩(430) 사이의 지점(DP1)에서 제 6 관통전극(TSV16)이 결함을 갖고, 제 3 메모리 칩(440)과 제 4 메모리 칩(450) 사이의 지점(DP2)에서 제 8 관통전극(TSV18)이 결함을 갖는 경우, 상기 제 6 관통전극(TSV16)에 연결된 제 1 메모리 칩(420)의 제 6 입출력 버퍼(426)가 활성화되고, 제 8 관통전극(TSV18)에 연결된 제 3 메모리 칩(440)의 제 24 입출력 버퍼(448)가 활성화된다.
또한, 제 1 메모리 칩(420)에 포함된 제 6입출력 버퍼(426)가 이미 활성화되었으므로, 제 5 관통전극(TSV15)에 연결된 입출력 버퍼들(425, 435, 445, 455) 중에서 제 2 메모리 칩(430)에 포함된 제 13 입출력 버퍼(435)가 활성화된다. 또한, 제 3 메모리 칩(440)에 포함된 제 24 입출력 버퍼(448)가 이미 활성화되었으므로, 제 7 관통전극(TSV17)에 연결된 입출력 버퍼들(427, 437, 447, 457) 중에서 제 4 메모리 칩(450)에 포함된 제 31 입출력 버퍼(457)가 활성화된다.
관통전극들의 결함 때문에 데이터의 매핑(mapping)이 바뀌면, 바뀐 데이터의매핑에 따라 어드레스/커맨드(ADD/CMD)의 매핑도 바꾸어 준다. 도 13의 예에서, 데이터를 위한 관통전극들에 연결된 입출력 버퍼들 중 제 5 관통전극(TSV15)에 연결된 제 13 입출력 버퍼(435)가 활성화되고, 제 6 관통전극(TSV16)에 연결된 제 6 입출력 버퍼(426)가 활성화되고, 제 7 관통전극(TSV17)에 연결된 제 31 입출력 버퍼(457)가 활성화되고, 제 8 관통전극(TSV18)에 연결된 제 24 입출력 버퍼(448)가 활성화된다. 따라서, 어드레스/커맨드(ADD/CMD)를 위한 관통전극들에 연결된 입출력 버퍼들 중 제 1 관통전극(TSV11)에 연결된 제 9 입출력 버퍼(431)가 활성화되고, 제 2 관통전극(TSV12)에 연결된 제 2 입출력 버퍼(422)가 활성화되고, 제 3 관통전극(TSV13)에 연결된 제 27 입출력 버퍼(453)가 활성화되고, 제 4 관통전극(TSV14)에 연결된 제 20 입출력 버퍼(444)가 활성화될 수 있다.
도 14는 본 발명의 제 6 실시예에 따른 적층 반도체메모리 장치를 포함하는 메모리 시스템(400a)을 나타내는 단면도이다.
도 14의 메모리 시스템(400a)은 버퍼 인에이블 신호들을 발생하는 버퍼 제어회로들이 메모리 칩들 각각에 내장되어 있다. 도 14의 메모리 시스템(400a)의 동작은 도 13에 도시된 메모리 시스템(400)의 동작과 유사하므로 도 14의 메모리 시스템(400a)에 대한 동작 설명은 생략한다.
도 15는 본 발명의 제 7 실시예에 따른 적층 반도체 메모리 장치를 포함하는 메모리 시스템(400b)을 나타내는 단면도이다.
도 15의 메모리 시스템(400b)에서, 어드레스/커맨드(ADD/CMD)를 위한 관통전극들에 결함이 발생했을 때, 데이터의 매핑을 바꿔준다.
도 15의 메모리 시스템(400b)은 제 2 관통전극(TSV12)의 DP3 지점 및 제 4 관통전극(TSV14)의 DP4 지점에 결함을 갖는다. 어드레스/커맨드(ADD/CMD)를 위한 관통전극들에 연결된 입출력 버퍼들 중 제 1 관통전극(TSV11)에 연결된 제 9 입출력 버퍼(431)가 활성화되고, 제 2 관통전극(TSV12)에 연결된 제 2 입출력 버퍼(422)가 활성화되고, 제 3 관통전극(TSV13)에 연결된 제 27 입출력 버퍼(453)가 활성화되고, 제 4 관통전극(TSV14)에 연결된 제 20 입출력 버퍼(444)가 활성화된다. 따라서, 데이터를 위한 관통전극들에 연결된 입출력 버퍼들 중 제 5 관통전극(TSV15)에 연결된 제 13 입출력 버퍼(435)가 활성화되고, 제 6 관통전극(TSV16)에 연결된 제 6 입출력 버퍼(426)가 활성화되고, 제 7 관통전극(TSV17)에 연결된 제 31 입출력 버퍼(457)가 활성화되고, 제 8 관통전극(TSV18)에 연결된 제 24 입출력 버퍼(448)가 활성화될 수 있다.
적층 반도체 메모리 장치의 데이터의 매핑이 바뀌면, 프로세서 칩(410)은 데이터 버스의 바뀐 매핑을 원래대로 복구할 필요가 있다.
도 16은 도 13, 도 14, 도 15의 메모리 시스템에서, 바뀐 데이터의 매핑(mapping)을 원래대로 복구하는 리페어 회로(412)를 나타내는 회로도이다.
도 16을 참조하면, 리페어 회로(412)는 관통전극들(TSV15, TSV16, TSV17, TSV18)에 연결된 디멀티플렉서들(DM1, DM2, DM3, DM4)을 포함한다. 리페어 회로(412)는 제어신호(CTRL)에 응답하여 데이터들(DQ0, DQ1, DQ2, DQ3)을 관통전극들(TSV15, TSV16, TSV17, TSV18) 중에서 하나에 제공한다. 제어신호(CTRL)는 매핑 테이블(mapping table)에 기초하여 얻을 수도 있고, 프로세서 칩(410)이 메모리 칩들에 대해 트레이닝(training) 동작을 수행하여 얻을 수도 있다.
도 17은 본 발명의 실시예에 따른 적층 반도체 메모리 장치의 관통전극 결함 리페어 방법을 나타내는 흐름도이다.
도 17을 참조하면, 다음의 단계를 통해 적층 반도체 메모리 장치의 관통전극 결함을 리페어할 수 있다.
1) 메모리 칩들 전부 또는 일부와 관통전극들 각각의 사이에 입출력 버퍼들을 결합한다.
2) 상기 관통전극들의 상태에 기초하여 입출력 버퍼들을 선택적으로 활성화한다.
도 18은 도 17의 관통전극 결함 리페어 방법에서, 입출력 버퍼들을 선택적으로 활성화하는 단계의 하나의 예를 나타내는 흐름도이다.
도 18을 참조하면, 입출력 버퍼들을 선택적으로 활성화하는 단계는 다음의 단계를 포함할 수 있다.
1) 결함을 갖고 있는 관통전극에 연결된 입출력 버퍼들 중에서, 결함 발생 지점보다 아래에 위치한 하나의 메모리 칩에 포함된 입출력 버퍼를 활성화한다.
2) 결함을 갖고 있지 않은 관통전극들에 연결된 입출력 버퍼들을 활성화한다.
도 19는 도 17의 관통전극 결함 리페어 방법에서, 입출력 버퍼들을 선택적으로 활성화하는 단계의 다른 하나의 예를 나타내는 흐름도이다.
도 19를 참조하면, 입출력 버퍼들을 선택적으로 활성화하는 단계는 다음의 단계를 포함할 수 있다.
1) 상기 데이터를 위한 관통전극들 중 일부의 결함으로 인해 데이터 버스의 매핑(mapping)을 바꾼다.
2) 어드레스/커맨드 버스의 매핑을 바꾼다.
본 발명은 적층 반도체 메모리 장치를 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400: 메모리 시스템
110, 210, 310, 410: 프로세서 칩
111, 211, 311, 411: 메모리 컨트롤러
120, 130, 140, 150: 메모리 칩
220, 230, 240, 250: 메모리 칩
320, 330, 340, 350: 메모리 칩
420, 430, 440, 450: 메모리 칩

Claims (25)

  1. 적층된 복수의 메모리 칩;
    상기 메모리 칩들을 모두 관통하는 복수의 관통전극(TSV); 및
    상기 메모리 칩들 전부 또는 일부와 상기 관통전극들 각각 사이에 결합되고, 상기 관통전극들의 결함 상태에 기초하여 선택적으로 활성화되는 입출력 버퍼들을 포함하는 적층 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 입출력 버퍼들은
    상기 메모리 칩들의 내부에 포함되는 것을 특징으로 하는 적층 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 관통전극들 중 일부가 결함을 갖고 있을 때, 결함을 갖고 있는 관통전극에 연결된 입출력 버퍼들 중에서 결함 발생 지점의 바로 아래에 위치한 메모리 칩에 포함된 입출력 버퍼가 활성화되는 것을 특징으로 하는 적층 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 관통전극들 중 일부가 결함을 갖고 있을 때, 상기 결함을 갖고 있는 관통전극에 연결된 입출력 버퍼들 중에서 결함 발생 지점보다 위에 위치한 메모리 칩에 포함된 입출력 버퍼들은 활성화되지 않는 것을 특징으로 하는 적층 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 메모리 칩들 각각은
    상기 관통전극들의 결함 상태에 기초하여 상기 메모리 칩들 각각의 내부에 있는 입출력 버퍼들을 인에이블시키는 버퍼 제어회로를 포함하는 것을 특징으로 하는 적층 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 버퍼 제어회로는 불휘발성 메모리 장치를 포함하는 것을 특징으로 하는 적층 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 버퍼 제어회로는 오티피(OTP) 또는 이이피롬(EEPROM)을 포함하는 것을 특징으로 하는 적층 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 메모리 칩들 각각은
    상기 관통전극들의 상태에 기초하여 상기 메모리 칩들 각각의 내부에 있는 입출력 버퍼들을 인에이블시키는 버퍼 제어회로를 상기 입출력 버퍼들마다 독립적으로 갖는 것을 특징으로 하는 적층 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 적층 반도체메모리 장치는
    제 1 메모리 칩;
    상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩;
    상기 제 2 메모리 칩의 상부에 적층된 제 3 메모리 칩;
    상기 제 3 메모리 칩의 상부에 적층된 제 4 메모리 칩;
    상기 제 4 메모리 칩으로부터 상기 제 1 메모리 칩까지 관통하는 제 1 내지 제 4 관통전극;
    상기 제 1 메모리 칩 내에 포함되고, 상기 제 1 내지 제 4 관통전극에 각각 연결되고 제 1 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 1 내지 제 4 입출력 버퍼;
    상기 제 2 메모리 칩 내에 포함되고, 상기 제 1 내지 제 4 관통전극에 각각 연결되고 제 2 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 5 내지 제 8 입출력 버퍼;
    상기 제 3 메모리 칩 내에 포함되고, 상기 제 1 내지 제 4 관통전극에 각각 연결되고 제 3 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 9 내지 제 12 입출력 버퍼; 및
    상기 제 4 메모리 칩 내에 포함되고, 상기 제 1 내지 제 4 관통전극에 각각 연결되고 제 4 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 13 내지 제 16 입출력 버퍼를 포함하는 것을 특징으로 하는 적층 반도체 메모리 장치.
  10. 제 1 항에 있어서, 상기 적층 반도체메모리 장치는
    제 1 메모리 칩;
    상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩;
    상기 제 2 메모리 칩의 상부에 적층된 제 3 메모리 칩;
    상기 제 3 메모리 칩의 상부에 적층된 제 4 메모리 칩;
    상기 제 4 메모리 칩으로부터 상기 제 1 메모리 칩까지 관통하는 제 1 내지 제 4 관통전극;
    상기 제 1 메모리 칩 내에 포함되고, 상기 제 1 및 제 2 관통전극에 각각 연결되고 제 1 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 1 및 제 2 입출력 버퍼;
    상기 제 2 메모리 칩 내에 포함되고, 상기 제 3 및 제 4 관통전극에 각각 연결되고 제 2 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 3 및 제 4 입출력 버퍼;
    상기 제 3 메모리 칩 내에 포함되고, 상기 제 1 및 제 2 관통전극에 각각 연결되고 제 3 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 5 및 제 6 입출력 버퍼; 및
    상기 제 4 메모리 칩 내에 포함되고, 상기 제 3 및 제 4 관통전극에 각각 연결되고 제 4 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 7 및 제 8 입출력 버퍼를 포함하는 것을 특징으로 하는 적층 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    어드레스/커맨드를 위한 복수의 관통전극과 데이터를 위한 복수의 관통전극을 포함할 경우, 상기 데이터를 위한 관통전극들 중 일부의 결함으로 인해 데이터 버스의 매핑(mapping)이 바뀐 경우, 어드레스/커맨드 버스의 매핑을 바꾸는 것을 특징으로 하는 적층 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 적층 반도체메모리 장치는
    제 1 메모리 칩;
    상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩;
    상기 제 2 메모리 칩의 상부에 적층된 제 3 메모리 칩;
    상기 제 3 메모리 칩의 상부에 적층된 제 4 메모리 칩;
    상기 제 4 메모리 칩으로부터 상기 제 1 메모리 칩까지 관통하는 어드레스/커맨드를 위한 제 1 내지 제 4 관통전극;
    상기 제 4 메모리 칩으로부터 상기 제 1 메모리 칩까지 관통하는 데이터를 위한 제 5 내지 제 8 관통전극;
    상기 제 1 메모리 칩 내에 포함되고, 상기 제 1 내지 제 4 관통전극에 각각 연결되고 제 1 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 1 내지 제 4 입출력 버퍼;
    상기 제 1 메모리 칩 내에 포함되고, 상기 제 5 내지 제 8 관통전극에 각각 연결되고 제 2 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 5 내지 제 8 입출력 버퍼;
    상기 제 2 메모리 칩 내에 포함되고, 상기 제 1 내지 제 4 관통전극에 각각 연결되고 제 3 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 9 내지 제 12 입출력 버퍼;
    상기 제 2 메모리 칩 내에 포함되고, 상기 제 5 내지 제 8 관통전극에 각각 연결되고 제 4 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 13 내지 제 16 입출력 버퍼;
    상기 제 3 메모리 칩 내에 포함되고, 상기 제 1 내지 제 4 관통전극에 각각 연결되고 제 5 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 17 내지 제 20 입출력 버퍼;
    상기 제 3 메모리 칩 내에 포함되고, 상기 제 5 내지 제 8 관통전극에 각각 연결되고 제 6 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 21 내지 제 24 입출력 버퍼;
    상기 제 4 메모리 칩 내에 포함되고, 상기 제 1 내지 제 4 관통전극에 각각 연결되고 제 7 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 25 내지 제 28 입출력 버퍼; 및
    상기 제 4 메모리 칩 내에 포함되고, 상기 제 5 내지 제 8 관통전극에 각각 연결되고 제 8 버퍼 인에이블 신호에 의해 선택적으로 활성화되는 제 29 내지 제 32 입출력 버퍼를 포함하는 것을 특징으로 하는 적층 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 제 1 메모리 칩과 상기 제 2 메모리 칩 사이의 부분에서 상기 제 6 관통전극이 결함을 갖고, 상기 제 3 메모리 칩과 상기 제 4 메모리 칩 사이의 부분에서 상기 제 8 관통전극이 결함을 갖는 경우, 상기 제 6 관통전극에 연결된 상기 제 1 메모리 칩의 상기 제 6 입출력 버퍼가 활성화되고, 상기 제 8 관통전극에 연결된 상기 제 3 메모리 칩의 상기 제 24 입출력 버퍼가 활성화는 것을 특징으로 하는 적층 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 어드레스/커맨드를 위한 상기 제 2 관통전극에 연결된 상기 제 1 메모리 칩의 상기 제 2 입출력 버퍼가 활성화되고, 상기 어드레스/커맨드를 위한 상기 제 4 관통전극에 연결된 상기 제 3 메모리 칩의 상기 제 20 입출력 버퍼가 활성화는 것을 특징으로 하는 적층 반도체 메모리 장치.
  15. 제 1 항에 있어서, 상기 적층 반도체 메모리 장치는
    어드레스/커맨드를 위한 복수의 관통전극과 데이터를 위한 복수의 관통전극을 포함할 경우, 상기 어드레스/커맨드를 위한 관통전극들 중 일부의 결함으로 인해 어드레스/커맨드 버스의 매핑(mapping)이 바뀐 경우, 데이터 버스의 매핑을 바꾸는 것을 특징으로 하는 적층 반도체 메모리 장치.
  16. 프로세서 칩;
    상기 프로세서 칩의 상부에 적층된 복수의 메모리 칩;
    상기 메모리 칩들을 모두 관통하고 상기 프로세서 칩에 연결된 복수의 관통전극(TSV); 및
    상기 메모리 칩들 전부 또는 일부와 상기 관통전극들 각각 사이에 결합되고, 상기 관통전극들의 결함 상태에 기초하여 선택적으로 활성화되는 입출력 버퍼들을 포함하는 메모리 시스템.
  17. 제 16항에 있어서,
    어드레스/커맨드를 위한 복수의 관통전극과 데이터를 위한 복수의 관통전극을 포함할 경우, 상기 데이터를 위한 관통전극들 중 일부의 결함으로 인해 데이터 버스의 매핑(mapping)이 바뀐 경우, 어드레스/커맨드 버스의 매핑을 바꾸는 것을 특징으로 하는 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 프로세서 칩은 상기 바뀐 데이터 버스의 매핑을 원래대로 복구하는 리페어 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 리페어 회로는 상기 프로세서 칩 내에 있는 메모리 컨트롤러에 포함된 것을 특징으로 하는 메모리 시스템.
  20. 메모리 칩들 전부 또는 일부와 관통전극들 각각의 사이에 입출력 버퍼들을 결합하는 단계; 및
    상기 관통전극들의 결함 상태에 기초하여 상기 입출력 버퍼들을 선택적으로 활성화하는 단계를 포함하는 적층 반도체 메모리 장치의 관통전극 결함 리페어 방법.
  21. 제 20 항에 있어서, 상기 입출력 버퍼들은
    상기 메모리 칩들의 내부에 형성되는 것을 특징으로 하는 적층 반도체 메모리 장치의 관통전극 결함 리페어 방법.
  22. 제 20 항에 있어서, 상기 입출력 버퍼들을 선택적으로 활성화하는 단계는
    결함을 갖고 있는 관통전극에 연결된 입출력 버퍼들 중에서, 결함 발생 지점보다 아래에 위치한 하나의 메모리 칩에 포함된 입출력 버퍼를 활성화하는 단계; 및
    결함을 갖고 있지 않은 관통전극들에 연결된 입출력 버퍼들을 활성화하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 메모리 장치의 관통전극 결함 리페어 방법.
  23. 제 20 항에 있어서,
    상기 관통전극들 중 일부가 결함을 갖고 있을 때, 상기 결함을 갖고 있는 관통전극에 연결된 입출력 버퍼들 중에서 결함 발생 지점보다 위에 위치한 메모리 칩에 포함된 입출력 버퍼들은 활성화되지 않는 것을 특징으로 하는 적층 반도체 메모리 장치의 관통전극 결함 리페어 방법.
  24. 제 20 항에 있어서, 상기 입출력 버퍼들을 선택적으로 활성화하는 단계는
    상기 데이터를 위한 관통전극들 중 일부의 결함으로 인해 데이터 버스의 매핑(mapping)을 바꾸는 단계; 및
    어드레스/커맨드 버스의 매핑을 바꾸는 단계를 포함하는 것을 특징으로 하는 적층 반도체 메모리 장치의 관통전극 결함 리페어 방법.
  25. 제 24 항에 있어서, 상기 입출력 버퍼들을 선택적으로 활성화하는 단계는
    상기 바뀐 데이터 버스의 매핑을 원래대로 복구하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 메모리 장치의 관통전극 결함 리페어 방법.
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