KR20160006991A - 복수의 채널 및 관통 비아를 포함하는 반도체 장치 - Google Patents

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Abstract

반도체 장치는 복수의 적층 칩을 포함하고, 상기 복수의 적층 칩은 복수의 관통 비아를 포함할 수 있다. 상기 복수의 관통 비아는 상기 복수의 적층 칩 내에서 각각 대응되는 위치에 형성되고, 상기 복수의 관통 비아는 각각 인접하여 적층된 적층 칩의 관통 비아와 사선 방향으로 전기적으로 연결될 수 있다. 상기 반도체 장치는 복수의 관통 비아 어레이를 포함하고, 상기 관통 비아 어레이 단위로 리페어 동작을 수행할 수 있다.

Description

복수의 채널 및 관통 비아를 포함하는 반도체 장치 {SEMICONDUCTOR APPARATUS INCLUDING A PLURALITY OF CHANNELS AND THROUGH-VIAS}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 복수의 채널 및 관통 비아를 포함하는 적층 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
또한, 최근에는 적층된 복수개의 칩을 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
상기 반도체 장치를 구성하는 복수의 칩은 각각 채널을 구성할 수 있다. 상기 각각의 채널은 서로 다른 제어신호 또는 데이터를 수신할 수 있고, 상기 복수의 칩은 서로 독립적으로 동작할 수 있다.
본 발명의 실시예는 채널 단위로 관통 비아의 리페어를 가능하게 하고, 복수 랭크의 채널 연결을 용이하게 하는 관통 비아 연결 구조 및 이의 제어 방법을 포함하는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 복수의 적층 칩이 적층되는 반도체 장치로서, 상기 복수의 적층 칩은, 각각 서로 대응하는 위치에서 상기 복수의 적층 칩을 각각 관통하여 형성되는 제 1 내지 제 m (m은 3 이상의 자연수) 관통 비아; 각각 상기 복수의 적층 칩의 1+(l*k) (l은 0 및 1 이상의 자연수) 관통 비아와 연결되는 복수의 입출력 회로; 및 리페어 정보에 기초하여 상기 1+(j*k) (j는 자연수) 관통 비아, 1+((j-1)*k) 관통 비아 및 1+((j+1)*k) 관통 비아 중 하나로 신호를 전송하는 데이터 전송부를 포함하고, 상기 k는 상기 반도체 장치의 채널의 개수이다.
본 발명의 일 실시예에 따른 반도체 장치는 각각 대응하는 위치에 배치되는 제 1 내지 제 m (m은 3 이상의 자연수) 관통 비아를 포함하는 제 1 내지 제 n (n은 2 이상의 자연수) 적층 칩을 포함하고, 상기 제 1 내지 제 n 적층 칩의 상기 제 1 내지 제 m 관통 비아는 각각 인접하여 적층된 적층 칩의 관통 비아와 사선 방향으로 전기적으로 연결되며, 상기 제 1 내지 제 n 적층 칩은 리페어 정보에 기초하여 각각 복수의 데이터를 1+(l*k) (l은 0 및 자연수) 관통 비아로 출력하는 데이터 전송부를 포함하고, 상기 k는 상기 채널의 개수이다.
본 발명의 실시예는 리페어 및 랭크 간 채널 연결을 위한 관통 비아의 개수를 감소시킬 수 있고, 반도체 장치의 면적을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 메모리의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 4는 도 3에 도시된 데이터 전송부의 구성을 보여주는 도면,
도 5는 도 3에 도시된 데이터 출력부의 구성을 보여주는 도면,
도 6은 도 3에 도시된 반도체 장치의 적층 칩의 내부 구조를 보여주는 수직 단면도,
도 7은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 8은 도 7에 도시된 랭크/리페어 정보 생성부의 구성을 보여주는 도면,
도 9는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 1에서, 본 발명의 실시예에 따른 시스템은(1) 패키지 기판(11), 인터포저 기판(12), 컨트롤러(13) 및 메모리(14)를 포함할 수 있다. 상기 인터포저 기판(12)은 상기 패키지 기판(11) 상에 적층될 수 있고, 범프 볼, 볼 그리드 어레이, C4 범프 등의 전기적 연결 수단(15)을 통해 서로 연결될 수 있다. 상기 인터포저 기판(12) 및 패키지 기판(11)에는 신호가 전송되기 위한 신호 경로가 형성될 수 있다. 도시되지는 않았지만, 상기 패키지 기판(11)은 패키지 볼을 포함할 수 있고, 상기 패키지 볼을 통해 상기 시스템(1)은 외부 전자 장치와 연결될 수 있다.
상기 컨트롤러(13) 및 상기 메모리(14)는 상기 인터포저 기판(12) 상에 적층될 수 있고, 마이크로 범프(16)를 통해 전기적으로 연결될 수 있다. 상기 컨트롤러(13)는 인터포저 기판(12)에 형성된 신호 경로를 통해 상기 메모리(14)와 통신할 수 있다. 상기 시스템(1)의 구성요소들은 단일 패키지로 패키징될 수 있고, 시스템 온 칩(SOC, System On Chip), 시스템 인 패키지(SIP, System In Package), 멀티 칩 패키지(Multi-chip Package), 플립 칩 패키지(Flip-Chip Package)와 같은 형태로 구현될 수 있다.
상기 컨트롤러(13)는 상기 메모리(14)를 제어하는 마스터 장치일 수 있다. 상기 컨트롤러(13)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP), 컨트롤러 칩, 메모리 컨트롤러 칩일 수 있다.
상기 메모리(14)는 상기 컨트롤러(13)에 의해 제어되는 슬레이브 장치일 수 있다. 상기 메모리(14)는 DRAM과 같은 휘발성 메모리 장치일 수 있고, FLASH 메모리 장치, 상변화 메모리 장치(PCRAM), 저항성 메모리 장치(ReRAM), 강유전체 메모리 장치(FeRAM), 자성 메모리 장치(MRAM), 스핀 주입 자기 메모리 장치(STTRAM) 등과 같은 비휘발성 메모리일 수 있다. 또는 상기 메모리는 상기 휘발성 메모리 및 비휘발성 메모리 중 2개 이상의 조합으로 구성될 수 있다. 일 실시예에서, 상기 메모리(140)는 복수의 칩을 포함하는 적층 반도체 장치일 수 있다.
도 2는 본 발명의 실시예에 따른 메모리(2)의 구성을 보여주는 도면이다. 상기 메모리(2)는 도 1에 도시된 메모리(14)일 수 있다. 도 2에서, 상기 메모리(2)는 베이스 칩(21) 및 복수의 적층 칩(22)을 포함할 수 있다. 상기 복수의 적층 칩(22)은 상기 베이스 다이(21) 상에 순차적으로 적층될 수 있다. 상기 복수의 적층 칩(22)은 내부에 형성된 관통 비아(23)를 포함할 수 있고, 마이크로 범프(24) 및 상기 관통 비아(23)를 통해 상기 베이스 칩(21)과 전기적으로 연결될 수 있다. 상기 복수의 적층 칩(22)은 데이터를 저장하기 위한 메모리 셀 어레이를 포함할 수 있다.
상기 베이스 칩(21)은 도 1의 상기 인터포저 기판(12)을 통해 상기 컨트롤러(13)와 연결될 수 있다. 상기 베이스 칩(21)은 상기 컨트롤러(13)로부터 전송된 제어신호를 상기 적층 칩(22)으로 전송할 수 있고, 상기 적층 칩(22)으로부터 출력된 신호를 상기 컨트롤러(13)로 전송할 수 있다. 일 실시예에서, 상기 베이스 칩(21)은 상기 적층 칩(22)을 제어하기 위한 회로들을 포함할 수 있고, 상기 적층 칩(22)과 마찬가지로 데이터를 저장하는 메모리 셀 어레이를 포함할 수 있다.
상기 메모리(2)는 복수의 채널을 포함할 수 있다. 상기 채널은 서로 다른 커맨드, 어드레스 및 데이터를 수신하여 서로 독립적으로 동시에 동작할 수 있는 부분 또는 매체를 의미할 수 있다. 일 실시예에서, 상기 복수의 적층 칩(22)은 각각 독립된 하나의 채널을 구성할 수 있다. 상기 복수의 채널의 데이터는 서로 독립적으로 입출력 되어야 하므로, 상기 적층 칩(22)은 상기 복수의 채널의 데이터를 전송하기 위한 복수의 관통 비아를 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치(3)의 구성을 보여주는 도면이다. 도 3에서, 상기 반도체 장치는 복수의 적층 칩을 포함하고, 상기 복수의 적층 칩은 내부를 관통하여 형성되는 복수의 관통 비아를 포함할 수 있다. 도 3에서, 본 발명의 실시예에 따른 반도체 장치(3)의 구조를 보다 명확하게 설명하기 위해서, 4개의 적층 칩이 적층된 형태는 수직 단면도로 도시하였고, 각각의 적층 칩을 관통하는 관통 비아는 평면으로 바라본 것처럼 원으로 표시하였다. 다만, 상기 관통 비아의 평면 형상을 한정하려는 의도는 아니다. 제 1 내지 제 4 적층 칩(31-34)은 서로 적층될 수 있고, 상기 제 1 적층 칩(31)이 가장 하부에 적층되고, 제 2 내지 제 4 적층 칩(32-34)이 순차적으로 상부에 적층될 수 있다. 상기 제 1 내지 제 4 적층 칩(31-34)은 도 2에 도시된 각각의 적층 칩 사이에 존재하는 마이크로 범프를 통해 전기적으로 연결될 수 있다.
상기 제 1 내지 제 4 적층 칩(31-34)은 각각 제 1 내지 제 16 관통 비아(101-116, 201-216, 301-316, 401-416)를 포함할 수 있다. 명확한 설명을 위해, 16개의 관통 비아를 예시하였으나, 각각의 적층 칩은 더 많은 수의 관통 비아를 구비할 수 있다. 상기 제 1 내지 제 4 적층 칩(31-34)의 관통 비아들은 각각 대응하는 위치에서 형성될 수 있다. 예를 들어, 도 3에 도시된 것과 같이, 상기 제 1 내지 제 4 칩(31-34)의 제 1 관통 비아(101, 201, 301, 401)는 수직 방향으로 동일선 상에서 형성될 수 있다. 나머지 관통 비아들도 각각 수직 방향으로 동일한 위치에서 형성될 수 있다. 상기 제 1 내지 제 4 칩(31-34)의 관통 비아들은 인접하는 적층 칩의 관통 비아 중 사선 방향에 위치하는 관통 비아와 연결될 수 있다. 도 3에서, 상기 제 2 적층 칩(32)의 제 1 관통 비아(201)는 상기 제 1 칩(31)의 제 2 관통 비아(102)와 연결될 수 있고, 상기 제 3 적층 칩(33)의 제 1 관통 비아(301)는 각각 사선 방향에 위치하는 제 2 적층 칩(32)의 제 2 관통 비아(102) 및 제 1 적층 칩(31)의 제 3 관통 비아(103)와 순차적으로 연결될 수 있다. 상기 제 4 적층 칩(34)의 제 1 관통 비아(401)는 상기 제 3 적층 칩(33)의 제 2 관통 비아(302), 상기 제 2 적층 칩(32)의 제 3 관통 비아(203) 및 상기 제 1 적층 칩(31)의 제 4 관통 비아(104)와 연결될 수 있다. 상기 제 1 적층 칩(310)의 상기 제 5 관통 비아(105)는 상기 제 2 적층 칩(32)의 제 4 관통 비아(204), 상기 제 3 적층 칩(33)의 제 3 관통 비아(303) 및 상기 제 4 적층 칩(34)의 제 2 관통 비아(402)와 연결될 수 있고, 상기 제 2 적층 칩(32)의 제 5 관통 비아(205)는 상기 제 1 적층 칩(31)의 제 6 관통 비아(106), 상기 제 3 적층 칩(33)의 제 4 관통 비아(304) 및 상기 제 4 적층 칩(34)의 제 3 관통 비아(403)와 연결될 수 있다. 위와 같이, 상기 각각의 적층 칩의 관통 비아들은 인접하는 적층 칩에서 사선 방향에 배치되는 관통 비아와 전기적 연결을 가질 수 있다. 즉, 상기 제 4 적층 칩(34)에서 상기 제 1 적층 칩(31)으로 내려올수록 상기 관통 비아의 전기적 연결은 오른 쪽으로 쉬프팅 될 수 있다.
본 발명의 실시예에서, 상기 제 1 내지 제 4 적층 칩(31-34)의 제 1 관통 비아(101, 201, 301, 401), 제 5 관통 비아(105, 205, 305, 405), 제 9 관통 비아(109, 209, 309, 409) 및 제 13 관통 비아(113, 213, 313, 413)는 각각 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 상기 적층 칩 내부에서 생성된 신호 또는 상기 적층 칩 내부에서 출력되는 데이터를 드라이빙하여 연결된 관통 비아로 전송할 수 있고, 상기 관통 비아를 통해 전송된 신호를 수신하여 상기 적층 칩 내부 회로로 제공할 수 있다. 도 3에서, 상기 입출력 회로와 연결된 관통 비아는 색칠된 원으로 도시하였고, 상기 입출력 회로와 연결되지 않은 관통 비아는 색칠되지 않은 원으로 도시하였다. 상기 반도체 장치(3)에서, 상기 관통 비아들은 사선 방형으로 연결되므로, 상기 제 1 관통 비아(101, 201, 301, 401), 제 5 관통 비아(105, 205, 305, 405), 제 9 관통 비아(109, 209, 309, 409) 및 상기 제 13 관통 비아(113, 213, 313, 413)만이 입출력 회로를 구비하면 데이터의 전송 및 수신이 가능할 수 있고, 모든 관통 비아에 입출력 회로가 연결될 필요가 없다.
상기 제 1 내지 제 4 적층 칩(31-34)의 관통 비아들은 복수의 어레이로 구분될 수 있다. 상기 복수의 어레이는 각각 채널의 개수에 대응하는 개수의 관통 비아를 포함할 수 있다. 상기 제 1 내지 제 4 적층 칩(31-34)의 제 1 내지 제 4 관통 비아(101-104, 201-204, 301-304, 401-404), 는 리페어 어레이 또는 더미 어레이일 수 있고, 상기 제 5 관통 비아 내지 제 16 관통 비아(105-116, 205-216, 305-316, 405-416)는 복수의 노멀 어레일 수 있다. 또한, 상기 제 1 내지 제 4 적층 칩(31-34)은 리페어 어레이와 노멀 어레이로 구분되는 더 많은 수의 관통 비아를 포함할 수 있고, 상기 리페어 어레이는 상기 노멀 어레이와 교대로 배치될 수 있다. 상기 노멀 어레이는 채널의 데이터를 전송하도록 기본적으로 지정된 관통 비아의 어레이일 수 있다. 상기 관통 비아 어레이는 제 1 내지 제 4 적층 칩(31-34)에서 각각 입출력 회로와 연결되는 1개의 관통 비아와 입출력 회로와 연결되지 않는 3개의 관통 비아가 하나의 어레이를 구성할 수 있다.
상기 제 1 내지 제 4 적층 칩(31-34)은 각각 제 1 내지 제 4 채널을 구성할 수 있다. 상기 제 1 적층 칩(31)의 제 5 관통 비아(105)는 상기 제 1 채널의 제 1 데이터(DQ0<0>)를 출력할 수 있다. 상기 제 1 적층 칩(31)의 제 9 관통 비아(109)는 상기 제 1 채널의 제 2 데이터(DQ0<1>)를 출력할 수 있고, 상기 제 13 관통 비아(113)는 상기 제 1 채널의 제 3 데이터(DQ0<2>)를 출력할 수 있다. 상기 제 2 적층 칩(32)의 제 5 관통 비아(105)는 상기 제 2 채널의 제 1 데이터(DQ1<0>)를 출력할 수 있고, 상기 제 9 및 제 13 관통 비아(109, 113)는 각각 상기 제 2 채널의 제 2 및 제 3 데이터(DQ1<1>, DQ1<2>)를 출력할 수 있다. 마찬가지로, 상기 제 3 적층 칩(33)의 제 5, 제 9 및 제 13 관통 비아(305, 309, 313)는 상기 제 3 채널의 제 1 내지 제 3 데이터(DQ2<0>, DQ2<1>, DQ2<2>)를 출력할 수 있고, 상기 제 4 적층 칩(34)의 제 5, 제 9 및 제 13 관통 비아(405, 409, 413)는 상기 제 4 채널의 제 1 내지 제 3 데이터(DQ3<0>, DQ3<1>, DQ3<2>)를 출력할 수 있다.
상기 반도체 장치(3)는 관통 비아 어레이를 구성하는 관통 비아 중 어느 하나에 결함이 발생한 경우, 관통 비아 어레이 단위로 리페어를 할 수 있다. 예를 들어, 상기 반도체 장치(3)는 제 5 내지 제 8 관통 비아(105-108, 205-208, 305-308, 405-408)로 구성되는 노멀 어레이의 관통 비아 중 하나에 결함이 발생하는 경우 상기 노멀 어레이의 연결을 좌측의 리페어 어레이로 쉬프팅시켜 리페어하거나, 우측의 또 다른 노멀 어레이로 쉬프팅시켜 리페어할 수 있다. 상기 리페어 동작을 위해, 상기 제 1 내지 제 4 적층 칩(31-34)은 각각 데이터 전송부를 포함할 수 있다. 도 3에서, 예시적으로 제 4 적층 칩(34)에 배치되는 데이터 전송부만을 도시하였으나, 상기 제 1 내지 제 3 적층 칩(31-33)은 상기 제 4 적층 칩(34)과 동일한 구성을 포함할 수 있다. 본 발명의 실시예에서, 데이터 전송부(420)는 리페어 정보에 기초하여 채널의 데이터가 전송되는 관통 비아를 변경할 수 있다. 예를 들어, 상기 데이터 전송부(420)는 제 4 채널의 제 1 데이터(DQ3<0>)를 상기 제 1, 제 5 및 제 9 관통 비아(401, 405, 409) 중 하나로 출력할 수 있다. 또한, 상기 데이터 전송부(420)는 상기 제 4 채널의 제 2 데이터(DQ3<2>)를 제 5, 제 9 및 제 13 관통 비아(405, 409, 413) 중 하나로 출력할 수 있다. 상기 데이터 전송부(420)는 채널의 데이터가 전송되도록 지정된 관통 비아를 중심으로 좌측 또는 우측에 배치되는 관통 비아의 어레이 중 입출력 회로와 연결되는 관통 비아를 통해 상기 데이터의 전송을 우회시킬 수 있도록 구성된다. 상기 제 4 채널의 데 3 데이터(DQ3<2>)는 상기 데이터 전송부에 의해 상기 제 9 및 제 13 관통 비아(409, 413)와 도시되지 않은 또 다른 관통 비아 중 하나로 전송될 수 있다.
상기 제 1 내지 제 4 적층 칩(31-34)은 각각 리페어 정보 생성부(430)를 포함할 수 있다. 상기 리페어 정보 생성부(430)는 상기 데이터 전송부(420)로 상기 리페어 정보를 제공할 수 있다. 상기 리페어 정보 생성부(430)는 퓨즈 어레이, 레지스터 등과 같이 정보를 저장할 수 있는 구성요소이며, 상기 관통 비아의 리페어 정보 또는 결함 정보를 포함할 수 있다. 상기 리페어 정보 생성부(430)는 상기 리페어 정보에 기초하여 제 1 내지 제 3 제어신호(RL<0:n>, RM<0:n>, RR<0:n>)를 생성할 수 있고, 상기 데이터 전송부(420)는 상기 제 1 내지 제 3 제어신호(RL<0:n>, RM<0:n>, RR<0:n>)에 응답하여 데이터가 전송되는 관통 비아를 선택할 수 있다. 예를 들어, 상기 제 2 제어신호(RM<0:n>)는 각각의 데이터가 전송되는 관통 비아를 변경시키지 않도록 지시하는 신호일 수 있고, 상기 제 1 제어신호(RL<0:n>)는 각각의 데이터가 우측에 배치되는 관통 비아를 통해 전송되도록 지시하는 신호일 수 있으며, 상기 제 3 제어신호(RR<0:n>)는 상기 각각의 데이터가 좌측에 배치되는 관통 비아를 통해 전송되도록 지시하는 신호일 수 있다. 예를 들어, 상기 리페어 정보에 기초하여 상기 제 2 제어신호(RM<0:n>)가 인에이블되면, 상기 데이터 전송부(420)는 상기 제 4 채널의 제 1 데이터(DQ3<0>)를 상기 제 4 적층 칩(34)의 제 5 관통 비아(405)를 통해 전송할 수 있다. 상기 제 1 제어신호(RL<0:n)가 인에이블되면, 상기 데이터 전송부(420)는 상기 제 4 채널의 제 1 데이터(DQ3<0>)를 상기 제 4 적층 칩(34)의 제 9 관통 비아(409)를 통해 전송할 수 있고, 상기 제 3 제어신호(RM<0:n>)가 인에이블되면, 상기 데이터 전송부(420)는 상기 제 4 채널의 제 1 데이터(DQ3<0>)를 상기 제 4 적층 칩(34)의 제 1 관통 비아(401)를 통해 전송할 수 있다.
상기 데이터 전송부(420)는 다양한 방식으로 데이터가 전송되는 관통 비아를 선택할 수 있다. 예를 들어, 상기 제 1 내지 제 4 채널의 제 2 데이터(DQ0<1>, DQ1<1>, DQ2<1>, DQ3<1>)가 전송되는 노멀 어레이의 관통 비아(109-113, 209-213, 309-313, 409-413) 중 어느 하나에 결함이 발생한 경우, 상기 데이터 전송부(420)는 상기 리페어 정보에 기초하여 상기 제 4 채널의 제 1 데이터(DQ3<0>)를 상기 제 1 관통 비아(401)를 통해 전송하고, 상기 제 4 채널의 제 2 데이터(DQ3<1>)를 상기 제 5 관통 비아(405)를 통해 전송하며, 상기 제 4 채널의 제 3 데이터(DQ3<2>)는 상기 제 13 관통 비아(413)를 통해 전송할 수 있다. 또 다른 예로, 상기 제 1 내지 제 4 채널의 제 2 데이터(DQ0<1>, DQ1<1>, DQ2<1>, DQ3<1>)가 전송되는 노멀 어레이의 관통 비아 중 어느 하나에 결함이 발생하고, 동시에 상기 제 1 내지 제 4 채널의 제 3 데이터(DQ0<2>, DQ1<2>, DQ2<2>, DQ3<2>)가 전송되는 노멀 어레이의 관통 비아(113-116, 213-216, 313-316, 413-416) 중 어느 하나에 결함이 발생한 경우, 상기 데이터 전송부(420)는 상기 리페어 정보에 기초하여 상기 제 4 채널의 제 1 데이터(DQ3<0>)를 상기 제 1 관통 비아(401)를 통해 전송하고, 상기 제 4 채널의 제 2 데이터(DQ3<1>)를 상기 제 13 관통 비아(413)를 통해 전송할 수 있다. 상기 제 4 채널의 제 3 데이터(DQ3<2>)는, 도시되지는 않았지만 상기 제 16 관통 비아(416)의 우측에 배치되는 어레이에 포함되는 또 다른 관통 비아를 통해 전송될 수 있을 것이다.
상기 제 1 내지 제 3 적층 칩(31-33)은 상기 제 4 적층 칩(34)과 동일하게 데이터 전송부 및 리페어 정보 생성부를 포함할 수 있다. 상기 리페어 정보 생성부에 저장된 리페어 정보도 모두 동일할 수 있다. 따라서, 상기 제 1 내지 제 3 적층 칩(31-33)의 데이터 전송부는 상기 제 4 적층 칩(34)의 데이터 전송부(420)가 데이터 전송 경로를 선택하는 방식과 동일하게 동작할 수 있다. 위와 같은 구성을 통해, 본 발명의 실시예에 따른 반도체 장치(3)는 관통 비아를 어레이 단위 또는 채널 단위로 쉬프팅 시켜 리페어 동작을 수행할 수 있다.
도 3에서, 상기 반도체 장치(3)는 베이스 칩(35)을 더 포함할 수 있다. 상기 베이스 칩(35)은 상기 적층 칩(31-34)으로부터 전송된 데이터를 수신할 수 있다. 상기 베이스 칩(35)은 데이터 출력부(520)를 포함할 수 있다. 상기 데이터 출력부(520)는 상기 리페어 정보에 기초하여 복수의 관통 비아 중 하나와 연결되어 데이터를 수신할 수 있다. 상기 데이터 출력부(520)가 수신하는 상기 리페어 정보는 상기 제 1 내지 제 4 적층 칩(31-34)의 데이터 전송부가 수신하는 리페어 정보와 동일할 수 있다. 상기 데이터 출력부(520)는 상기 리페어 정보에 기초하여 상기 제 1 내지 제 4 적층 칩(31-34)으로부터 각각의 채널의 데이터가 전송되는 관통 비아와 연결되는 관통 비아를 선택하여 상기 데이터를 수신할 수 있다. 예를 들어, 상기 데이터 출력부(520)는 상기 리페어 정보에 기초하여 상기 제 1 적층 칩(31)의 상기 제 1, 제 5 및 제 9 관통 비아(101, 105, 109) 중 하나로부터 수신된 신호를 제 1 채널의 제 1 데이터(DQ0<0>)로서 출력할 수 있고, 상기 제 1 적층 칩(31)의 상기 제 2, 제 6 및 제 10 관통 비아 (102, 106, 110, 각각 제 2 적층 칩(32)의 제 1, 제 5 및 제 9 관통 비아(201, 205, 209)와 연결됨) 중 하나로부터 수신된 신호를 제 2 채널의 제 1 데이터(DQ1<0>)로서 출력할 수 있다. 마찬가지로, 상기 데이터 출력부(520)는 상기 제 1 적층 칩(31)의 제 3, 제 7 및 제 11 관통 비아 (103, 107, 111, 각각 제 3 적층 칩(33)의 제 1, 제 5 및 제 9 관통 비아(301, 305, 309)와 연결됨) 중 하나로부터 수신된 신호를 제 3 채널의 제 1 데이터(DQ2<0>)로서 출력할 수 있고, 상기 제 1 적층 칩(31)의 제 4, 제 8 및 제 12 관통 비아 (104, 108, 112, 각각 제 4 적층 칩(34)의 제 1, 제 5 및 제 9 관통 비아(401, 405, 409)와 연결됨) 중 하나로부터 수신된 신호를 제 4 채널의 제 1 데이터(DQ3<0>)로서 출력할 수 있다. 상기 제 1 내지 제 4 채널의 제 1 데이터(DQ1<0>, DQ1<0>, DQ2<0>, DQ3<0>)가 상기 데이터 전송부(420)에 의해 각각 상기 제 1 내지 제 4 적층 칩(31-34)의 제 1 관통 비아(101, 201, 301, 401)를 통해 전송되는 경우, 상기 데이터 출력부(520)는 상기 제 1 적층 칩(31)의 제 1 내지 제 4 관통 비아(101-104)를 통해 상기 데이터들을 수신하여 상기 제 1 내지 제 4 채널의 데이터로서 출력할 수 있다. 상기 베이스 칩은 상기 데이터 출력부로 상기 리페어 정보를 제공하는 리페어 정보 생성부(530)를 더 포함할 수 있고, 상기 리페어 정보 생성부(530)는 상기 리페어 정보에 기초하여 상기 제 1 내지 제 3 제어신호(RL<0:n>, RM<0:n>, RR<0:n>)를 생성할 수 있다.
도 4는 도 3에 도시된 데이터 전송부의 구성을 보여주는 도면이다. 도 4에서, 상기 데이터 전송부(420)는 복수의 전송 선택부(41-44)를 포함할 수 있다. 상기 전송 선택부(41-44)는 관통 비아 어레이마다 하나씩 구비될 수 있다. 예를 들어, 상기 제 1 전송 선택부(41)는 리페어 어레이에 해당하는 제 1 내지 제 4 관통 비아(401-404) 중 입출력 회로와 연결되는 제 1 관통 비아(401)와 연결될 수 있고, 상기 제 2 전송 선택부(42)는 노멀 어레이에 해당하는 제 5 내지 제 8 관통 비아(405-408) 중 입출력 회로와 연결되는 제 5 관통 비와(405)와 연결될 수 있으며, 제 3 전송 선택부(43)는 노멀 어레이에 해당하는 제 9 내지 제 12 관통 비아(409-412) 중 입출력 회로와 연결되는 제 9 관통 비아(409)와 연결될 수 있고, 제 4 전송 선택부(44)는 노멀 어레이에 해당하는 제 13 내지 제 16 관통 비아(413-416) 중 입출력 회로와 연결되는 제 13 관통 비아(413)와 연결될 수 있다. 상기 제 1 내지 제 4 전송 선택부(41-44)는 각각 할당된 제 1 내지 제 3 제어신호(RL<0:3, RM<0:3>, RR<0:3>)를 수신할 수 있다.
상기 제 1 전송 선택부(41)는 제 1 입력 단자 및 제 2 입력 단자가 플로팅 노드와 연결되고, 제 3 입력 단자가 제 1 데이터(DQ3<0>)가 전송되는 제 1 데이터 전송라인(GIO0)과 연결될 수 있다. 상기 제 2 전송 선택부(42)는 제 1 입력 단자가 플로팅 노드와 연결되고, 제 2 입력 단자가 상기 제 1 데이터 전송라인(GIO0)과 연결되며, 제 3 입력 단자가 제 2 데이터(DQ3<1>)가 전송되는 상기 제 2 데이터 전송라인(GIO1)과 연결될 수 있다. 상기 제 3 전송 선택부(43)는 제 1 입력 단자가 상기 제 1 데이터 전송라인(GIO0)과 연결되고, 제 2 입력 단자가 제 2 데이터 전송라인(GIO1)과 연결되며, 제 3 입력 단자가 제 3 데이터(DQ3<2>)가 전송되는 제 3 데이터 전송라인(GIO2)과 연결될 수 있다. 상기 제 4 전송 선택부(44)는 제 1 입력 단자가 상기 제 2 데이터 전송라인(GIO1)과 연결되고, 제 2 입력 단자가 상기 제 3 데이터 전송라인(GIO2)과 연결되며, 제 3 입력 단자는 도시되지는 않았지만 제 4 데이터가 전송되는 제 4 데이터 전송라인(GIO3)과 연결될 수 있다. 상기 각각의 데이터 전송라인(GIO0-GIO3)은 적층 칩에 저장된 데이터가 출력되거나, 적층 칩으로 입력되는 데이터가 전송되는 신호 라인일 수 있다.
상기 제 1 내지 제 4 전송 선택부(41-44)로 할당된 제 2 제어신호(RM<0:3>)가 모두 인에이블되면 상기 제 1 전송 선택부(41)는 상기 제 1 관통 비아(401)를 플로팅 노드와 연결시켜 상기 제 1 관통 비아(401)를 통해 아무런 신호가 전송되지 않도록 한다. 상기 제 2 전송 선택부(42)는 상기 제 5 관통 비아(405)를 상기 제 1 데이터 전송라인(GIO0)과 연결시키고, 상기 제 1 데이터(DQ3<0>)는 상기 제 5 관통 비아(405)로 출력될 수 있다. 마찬가지로, 상기 제 3 전송 선택부(43)는 상기 제 9 관통 비아(409)를 상기 제 2 데이터 전송라인(GIO1)과 연결시켜 상기 제 2 데이터(DQ3<1>)를 상기 제 9 관통 비아(409)로 출력할 수 있고, 상기 제 4 전송 선택부(44)는 상기 제 13 관통 비아(413)를 상기 제 3 데이터 전송라인(GIO2)과 연결시켜 상기 제 3 데이터(DQ3<2>)를 상기 제 13 관통 비아(413)로 출력할 수 있다.
상기 제 1 내지 제 4 전송 선택부(41-44)로 할당된 상기 제 1 제어신호(RL<0:3>)가 모두 인에이블되면 상기 제 1 전송 선택부(41)는 플로팅 노드와 상기 제 1 관통 비아(401)를 연결시키고, 제 1 관통 비아(401)를 통해 아무런 신호가 출력되지 않을 수 있다. 상기 제 2 전송 선택부(42)는 상기 플로팅 노드와 상기 제 5 관통 비아(405)를 연결시키고, 상기 제 5 관통 비아(405)를 통해 아무런 신호가 출력되지 않을 수 있다. 상기 제 3 전송 선택부(43)는 상기 제 1 데이터 전송라인(GIO0)과 상기 제 9 관통 비아(409)를 연결시켜 상기 제 1 데이터(DQ3<0>)를 상기 제 9 관통 비아(409)로 출력할 수 있다. 상기 제 4 전송 선택부(44)는 상기 제 2 데이터 전송라인(GIO1)과 상기 제 13 관통 비아(413)를 연결시켜 제 2 데이터(DQ3<1>)를 상기 제 13 관통 비아(413)로 출력할 수 있다.
상기 제 1 내지 제 4 전송 선택부(41-44)로 할당된 상기 제 3 제어신호(RR<0:3>)가 모두 인에이블되면 상기 제 1 전송 선택부(41)는 상기 제 1 데이터 전송라인(GIO0)과 상기 제 1 관통 비아(401)를 연결시키고, 상기 제 1 데이터(DQ3<0>)는 상기 제 1 관통 비아(401)를 통해 출력될 수 있다. 상기 제 2 전송 선택부(42)는 상기 제 2 데이터 전송라인(GIO1)과 상기 제 5 관통 비아(405)를 연결시키고, 상기 제 2 데이터(DQ3<1>)는 상기 제 5 관통 비아(405)를 통해 출력될 수 있다. 마찬가지로, 상기 제 3 전송 선택부(43)는 상기 제 3 데이터 전송라인(GIO2)과 상기 제 9 관통 비아(409)를 연결시켜 상기 제 3 데이터(DQ3<2>)를 상기 제 9 관통 비아(409)로 출력할 수 있고, 상기 제 4 전송 선택부(44)는 상기 제 4 데이터 전송라인(GIO3)과 상기 제 13 관통 비아(413)를 연결시켜 제 4 데이터를 상기 제 13 관통 비아(413)로 출력할 수 있다.
위와 같이, 상기 데이터 전송부(420)는 상기 제 1 내지 제 3 제어신호(RL<0:3>, RM<0:3>, RR<0:3>)에 응답하여 상기 각각의 데이터가 전송되는 자유롭게 관통 비아를 선택할 수 있다. 상기 데이터 전송부(420)는 상기 제 2 제어신호(RM<0:n>)가 인에이블되면 상기 데이터 전송라인을 기본적으로 할당된 관통 비아와 연결시키고, 상기 제 1 제어신호(RL<0:n>)가 인에이블되면 상기 데이터 전송라인을 기본적으로 할당된 관통 비아의 오른쪽에 배치되는 어레이의 관통 비아와 연결시킬 수 있다. 또한, 상기 데이터 전송부(420)는 상기 제 3 제어신호(RR<0:n>)가 인에이블되면 상기 데이터 전송라인을 기본적으로 할당된 관통 비아의 왼쪽에 배치되는 어레이의 관통 비아와 연결시킬 수 있다.
도 5는 도 3에 도시된 데이터 출력부(520)의 구성을 보여주는 도면이다. 도 5에서, 상기 데이터 출력부(520)는 데이터의 개수 및 채널의 개수에 비례하여 복수의 출력 선택부(51-54)를 구비할 수 있다. 예를 들어, 상기 제 1 출력 선택부(51)는 상기 제 1 적층 칩(31)의 제 1, 제 5 및 제 9 관통 비아(101, 105, 109)와 연결될 수 있고, 상기 제 2 출력 선택부(52)는 상기 제 1 적층 칩(31)의 제 2, 제 6 및 제 10 관통 비아(102, 106, 110)와 연결될 수 있다. 또한, 상기 제 3 출력 선택부(53)는 상기 제 1 적층 칩(31)의 제 3, 제 7 및 제 11 관통 비아(103, 107, 111)와 연결될 수 있고, 상기 제 4 출력 선택부(54)는 상기 제 1 적층 칩(31)의 제 4, 제 8 및 제 12 관통 비아(104, 108, 112)와 연결될 수 있다. 상기 출력 선택부(51-54)는 각각 할당된 제 1 내지 제 3 제어신호(RL<0>, RM<0>), RR<0>)를 수신할 수 있다. 도 4에서는, 제 1 내지 제 4 채널의 제 1 데이터(DQ0<0>, DQ1<0>, DQ2<0>, DQ3<0>)를 출력할 수 있는 출력 선택부를 도시하였고, 상기 제 1 내지 제 4 출력 선택부(51-54)는 동일한 제 1 내지 제 3 제어신호(RL<0>, RM<0>), RR<0>)를 공통 수신할 수 있다.
상기 제 1 내지 제 4 출력 선택부(51-54)로 할당된 상기 제 2 제어신호(RM<0>)가 인에이블되면, 상기 제 1 출력 선택부(51)는 상기 제 5 관통 비아(105)와 연결되고 상기 제 5 관통 비아(105)를 통해 전송된 신호를 수신하여 상기 제 1 채널의 제 1 데이터(DQ0<0>)로서 출력할 수 있다. 상기 제 2 출력 선택부(52)는 상기 제 6 관통 비아(106)와 연결되고, 상기 제 6 관통 비아(106)와 연결된 상기 제 2 적층 칩(31)의 제 5 관통 비아(205)를 통해 전송된 신호를 상기 제 2 채널의 제 1 데이터(DQ1<0>)로서 출력할 수 있다. 상기 제 3 출력 선택부(53)는 상기 제 7 관통 비아(107)와 연결되고, 상기 제 7 관통 비아(107)와 연결된 상기 제 3 적층 칩(33)의 제 5 관통 비아(305)를 통해 전송된 신호를 상기 제 3 채널의 제 1 데이터(DQ2<0>)로서 출력할 수 있고, 상기 제 4 출력 선택부(54)는 상기 제 8 관통 비아(108)와 연결되고, 상기 제 8 관통 비아(108)와 연결된 상기 제 4 적층 칩(34)의 제 5 관통 비아(405)를 통해 전송된 신호를 상기 제 4 채널의 제 1 데이터(DQ3<0>)로서 출력할 수 있다.
상기 제 1 내지 제 4 출력 선택부(51-54)로 할당된 상기 제 3 제어신호(RR<0>)가 인에이블되면, 상기 제 1 출력 선택부(51)는 상기 제 1 관통 비아(101)와 연결되고 상기 제 1 관통 비아(101)를 통해 전송된 신호를 수신하여 상기 제 1 채널의 제 1 데이터(DQ0<0>)로서 출력할 수 있다. 상기 제 2 출력 선택부(52)는 상기 제 2 관통 비아(102)와 연결되고, 상기 제 2 적층 칩(31)의 제 1 관통 비아(201)를 통해 전송된 신호를 상기 제 2 채널의 제 1 데이터(DQ1<0>)로서 출력할 수 있다. 상기 제 3 출력 선택부(53)는 상기 제 3 관통 비아(103)와 연결되고, 상기 제 3 적층 칩(33)의 제 1 관통 비아(301)를 통해 전송된 신호를 상기 제 3 채널의 제 1 데이터(DQ2<0>)로서 출력할 수 있고, 상기 제 4 출력 선택부(54)는 상기 제 4 관통 비아(104)와 연결되고, 상기 제 4 적층 칩(34)의 제 1 관통 비아(401)를 통해 전송된 신호를 상기 제 4 채널의 제 1 데이터(DQ3<0>)로서 출력할 수 있다.
상기 제 1 내지 제 4 출력 선택부(51-54)로 할당된 상기 제 1 제어신호(RL<0>)가 인에이블되면, 상기 제 1 출력 선택부(51)는 상기 제 9 관통 비아(109)와 연결되고 상기 제 9 관통 비아(109)를 통해 전송된 신호를 수신하여 상기 제 1 채널의 제 1 데이터(DQ0<0>)로서 출력할 수 있다. 상기 제 2 출력 선택부(52)는 상기 제 10 관통 비아(110)와 연결되고, 상기 제 2 적층 칩(32)의 제 9 관통 비아(209)를 통해 전송된 신호를 상기 제 2 채널의 제 1 데이터(DQ1<0>)로서 출력할 수 있다. 상기 제 3 출력 선택부(53)는 상기 제 11 관통 비아(111)와 연결되고, 상기 제 3 적층 칩(33)의 제 9 관통 비아(309)를 통해 전송된 신호를 상기 제 3 채널의 제 1 데이터(DQ2<0>)로서 출력할 수 있고, 상기 제 4 출력 선택부(54)는 상기 제 12 관통 비아(112)와 연결되고, 상기 제 4 적층 칩(34)의 제 9 관통 비아(409)를 통해 전송된 신호를 상기 제 4 채널의 제 1 데이터(DQ3<0>)로서 출력할 수 있다. 따라서, 상기 데이터 출력부(520)는 상기 제 1 내지 제 3 제어신호(RL<0>, RM<0>, RR<0>)에 응답하여 선택된 관통 비아로부터 각각의 데이터를 수신할 수 있다.
도 3 내지 도 5를 참조하여 본 발명의 실시예에 따른 반도체 장치(3)의 동작을 설명하면 다음과 같다. 상기 제 1 내지 제 4 적층 칩(31-34)의 제 5 내지 제 9 관통 비아(105-109, 205-209, 305-309, 405-409) 중 어느 하나에 결함이 발생한 경우, 상기 제 5 내지 제 9 관통 비아를 포함하는 노멀 어레이는 상기 리페어 어레이로 대체될 수 있다. 상기 리페어 정보 생성부(430)는 리페어 정보에 기초하여 상기 제 1 전송 선택부(41)가 수신하는 제 1 내지 제 3 제어신호 중 상기 제 3 제어신호(RR<0>)를 인에이블시키고, 상기 제 2 전송 선택부(42)가 수신하는 제 1 내지 제 3 제어신호(RL<1>, RM<1>, RR<1>)는 모두 디스에이블시키며, 상기 제 3 및 제 4 전송 선택부(43, 44)가 수신하는 제 1 내지 제 3 제어신호 중 제 2 제어 신호(RM<2>, RM<3>)를 인에이블시킬 수 있다. 상기 제 1 전송 선택부(41)는 상기 제 3 제어신호(RR<0>)에 응답하여 상기 제 1 데이터 전송라인(GIO0)을 상기 제 1 관통 비아(101)와 연결시켜 상기 제 1 데이터(DQ3<0>)를 상기 제 1 관통 비아(401)를 통해 전송할 수 있다. 상기 제 2 전송 선택부(42)는 디스에이블된 제 1 내지 제 3 제어신호에 응답하여 상기 제 5 관통 비아(405)로 아무런 신호를 출력하지 않을 수 있다. 상기 제 3 및 제 4 전송 선택부(43, 44)는 각각 상기 제 2 제어신호(RM<2>, RM<3>)에 응답하여 상기 제 9 및 제 13 관통 비아(409, 413)를 각각 상기 제 2 및 제 3 데이터 전송라인(GIO1, GIO2)과 연결시킬 수 있다.
상기 제 4 적층 칩(34)에서 상기 제 1 관통 비아(401)를 통해 전송된 제 4 채널의 제 1 데이터(DQ3<0>)는 순차적으로 상기 제 3 적층 칩(33)의 제 2 관통 비아(302), 상기 제 2 적층 칩(32)의 제 3 관통 비아(203) 및 상기 제 1 적층 칩(31)의 제 4 관통 비아(104)를 통해 전송되어 상기 제 4 출력 선택부(54)로 입력될 수 있다. 상기 제 4 적층 칩(34)과 마찬가지로, 상기 제 3 적층 칩(33)에서 제 1 데이터 전송라인은 상기 제 1 관통 비아(301)와 연결될 수 있고, 상기 제 3 채널의 제 1 데이터(DQ2<0>)는 순차적으로 상기 제 2 적층 칩(32)의 제 2 관통 비아(202) 및 상기 제 1 적층 칩(31)의 제 3 관통 비아(103)를 통해 전송되어 상기 제 3 데이터 출력부(53)로 입력될 수 있다. 상기 제 2 적층 칩(32)에서 제 1 데이터 전송 라인은 상기 제 1 관통 비아(201)와 연결될 수 있고, 상기 제 2 채널의 제 1 데이터(DQ1<0>)는 상기 제 1 적층 칩(31)의 제 2 관통 비아(102)를 통해 전송되어 상기 제 2 출력 선택부(52)로 입력될 수 있다. 상기 제 1 적층 칩(31)에서 제 1 데이터 전송라인은 상기 제 1 관통 비아(101)와 연결될 수 있고, 상기 제 1 채널의 제 1 데이터(DQ0<0>)는 상기 제 1 출력 선택부(51)로 입력될 수 있다.
상기 제 1 내지 제 4 출력 선택부(51-54)는 리페어 정보에 기초하여 상기 제 1 전송 선택부(41)가 수신하는 제어신호(RL<0>, RM<0>, RR<0>) 와 동일한 제어신호를 수신할 수 있다. 상기 제 1 출력 선택부(51) 인에이블된 제 3 제어신호(RR<0>)에 응답하여 상기 제 1 관통 비아(101)를 통해 전송된 신호를 제 1 채널의 제 1 데이터(DQ0<0>)로 출력할 수 있다. 상기 제 2 출력 선택부(52)는 인에이블된 제 3 제어신호(RR<0>)에 응답하여 상기 제 2 관통 비아(102)를 통해 전송된 신호를 제 2 채널의 제 2 데이터(DQ1<0>)로서 출력할 수 있다. 상기 제 3 및 제 4 출력 선택부(53, 54)도 상기 제 3 제어신호(RR<0>)에 응답하여 상기 제 3 및 제 4 관통 비아(103, 104)를 통해 전송된 신호를 각각 제 3 및 제 4 채널의 제 1 데이터(DQ2<0>, DQ3<0>))로서 출력할 수 있다. 따라서, 상기 데이터 전송부(420)는 상기 제 5 관통 비아(105, 205, 305, 405)를 통해 전송되는 제 1 내지 제 4 채널의 제 1 데이터(DQ0<0>, DQ1<0>, DQ2<0>, DQ3<0>)를 상기 제 1 관통 비아(101, 201, 301, 401)를 통해 전송할 수 있고, 상기 데이터 출력부(520)는 상기 제 1 내지 제 4 채널의 제 1 데이터(DQ0<0>, DQ1<0>, DQ2<0>, DQ3<0>)를 상기 제 1 적층 칩(31)의 상기 제 1 내지 제 4 관통 비아(101-104)를 통해 수신할 수 있다. 위에서, 본 발명의 실시예에 따른 반도체 장치(3)의 동작의 일 부분만을 설명하였으나, 당업자라면 앞서 설명된 구성에 따라 다양한 방식으로 동작할 수 있음을 알 수 있을 것이다. 예를 들어, 상기 제 5 내지 제 8 관통 비아(105-108, 205-208, 305-308, 405-408) 중 어느 하나에 결함이 발생한 경우, 상기 제 1 데이터 전송라인(GIO0)은 상기 제 9 관통 비아(409)와 연결되고, 상기 제 2 데이터 전송라인(GIO1)은 상기 제 13 관통 비아(413)와 연결될 수 있다. 따라서, 상기 제 1 및 제 2 데이터(DQ3<0>, DQ3<1>)는 각각 우측에 배치된 어레이의 관통 비아를 통해 전송되도록 우회될 수 있다.
도 6은 도 3의 반도체 장치(3)의 적층 칩의 내부 구조를 보여주는 수직 단면도이다. 도 6은 상기 적층 칩(31-34), 베이스 칩(35)과 상기 적층 칩(31-34) 및 상기 베이스 칩(35)에 형성되는 관통 비아(101-106, 201-206, 301-306, 401-406)를 보여준다. 제 1 내지 제 4 적층 칩(31-34) 및 베이스 칩(35)은 마이크로 범프(61-66)를 매개로 적층될 수 있다. 상기 제 1 내지 제 4 적층 칩(31-34)의 관통 비아(101-106, 201-206, 301-306, 401-406)들은 상기 제 1 내지 제 4 적층 칩(31-34)을 관통하여 형성되고, 도 6과 같이 상기 관통 비아들은 상기 제 1 내지 제 4 적층 칩(31-34)을 일부만 관통할 수 있다. 일반적으로는, 적층 칩 내부의 메탈 라인(M)이 상기 제 1 관통 비아(101, 201, 301, 401)와 수직으로 동일 선상에 배치된 마이크로 범프(60)와 상기 제 1 관통 비아(101)를 연결하여 상기 제 1 내지 제 4 적층 칩(31-34)의 제 1 관통 비아(101, 201, 301, 401)를 전기적으로 연결시킬 수 있다. 본 발명의 실시예에서는, 상기 메탈 라인(M)은 관통 비아와 사선으로 배치된 인접하여 적층된 적층 칩의 마이크로 범프를 연결하도록 형성될 수 있다. 상기 제 4 적층 칩(34)의 제 1 관통 비아(401)는 메탈 라인(M)을 통해 상기 제 4 적층 칩(34)과 제 3 적층 칩(33) 사이에 배치된 마이크로 범프(62)와 연결되어 상기 제 3 적층 칩(33)의 제 2 관통 비아(302)와 연결될 수 있다. 상기 제 3 적층 칩(33)의 제 2 관통 비아(302)는 메탈 라인(M)을 통해 상기 제 3 적층 칩(33)과 제 2 적층 칩(32) 사이에 배치된 마이크로 범프(63)와 연결되어 상기 제 2 적층 칩(32)의 제 3 관통 비아(203)와 연결될 수 있다. 상기 제 2 적층 칩(32)의 제 3 관통 비아(203)는 메탈 라인(M)을 통해 상기 제 2 적층 칩(32)과 제 1 적층 칩(31) 사이에 배치된 마이크로 범프(64)와 연결되어 상기 제 1 적층 칩(31)의 제 4 관통 비아(104)와 연결될 수 있다. 위와 같은 관통 비아의 형성 및 메탈 라인의 연결을 통해 상기 적층 칩의 관통 비아들은 인접하는 적층 칩의 관통 비아와 사선으로 연결될 수 있다.
상기 반도체 장치(3)의 관통 비아들은 사선 방향으로 연결되므로, 각각의 관통 비아 어레이마다 첫 번째 관통 비아들만 입출력 회로를 구비할 수 있다. 예를 들어, 상기 제 1 내지 제 4 적층 칩(31-34)의 제 1 내지 제 4 관통 비아(101-104, 201-204, 301-304, 401-404)는 하나의 관통 비아 어레이를 구성할 수 있고, 상기 제 1 내지 제 4 적층 칩(31-34)의 제 1 관통 비아(101, 201, 301, 401)만이 입출력 회로(611, 621, 631, 641)와 연결될 수 있다. 상기 제 5 및 제 6 관통 비아(105-106, 205-206, 305-306, 405-406)는 다른 관통 비아 어레이를 구성할 수 있고 상기 제 5 관통 비아(105, 205, 305, 405)만이 입출력 회로(612, 622, 632, 642)와 연결될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치(4)의 구성을 보여주는 도면이다. 도 7에서, 상기 반도체 장치(4)는 도 3의 반도체 장치(3)와 유사한 구성을 갖는다. 상기 반도체 장치(4)는 제 1 내지 제 4 적층 칩(71-74), 베이스 칩(75)과 상기 제 1 내지 제 4 적층 칩(71-74)에 형성되는 복수의 관통 비아를 포함하고, 상기 복수의 관통 비아들은 사선 방향으로 연결될 수 있다. 상기 반도체 장치(4)는 2개의 채널을 포함할 수 있다. 또한, 상기 반도체 장치(4)는 2개의 랭크를 포함할 수 있다. 하부에 적층된 상기 제 1 및 제 2 적층 칩(71-72)은 제 1 랭크(RANK1)를 구성할 수 있고, 상부에 적층된 상기 제 3 및 제 4 적층 칩(73-74)은 제 2 랭크(RANK2)를 구성할 수 있다. 상기 랭크는 서로 독립적으로 동시에 동작할 수 없는 부분 및 매체를 의미할 수 있다. 복수의 랭크는 동일한 커맨드 신호, 어드레스 신호 및 데이터를 수신할 수 있으나, 선택된 랭크만이 상기 커맨드 신호, 어드레스 신호 및 데이터에 응답하여 동작할 수 있다. 따라서, 상기 복수의 랭크는 동시에 동작하지 않으므로 채널을 공유할 수 있다. 본 발명의 실시예에서, 상기 제 1 랭크(RANK1) 및 제 2 랭크(RANK2)는 각각 제 1 및 제 2 채널을 공유할 수 있다.
상기 제 1 내지 제 4 적층 칩(71-74)의 제 1 및 제 2 관통 비아(1101-1102, 1201-1202, 1301-1302, 1401-1402)는 리페어 어레이일 수 있고, 제 3 내지 제 10 관통 비아(1103-1110, 1203-1210, 1303-1310, 1403-1410)는 복수의 노멀 어레이일 수 있다. 상기 반도체 장치(4)는 2개의 채널로 동작할 수 있고, 상기 제 1 내지 제 4 적층 칩(71-74)은 동일한 구조를 가지므로, 상기 관통 비아 어레이의 첫 번째 관통 비아가 입출력 회로와 연결될 수 있다. 따라서, 상기 제 1 내지 제 4 적층 칩의 제 1, 제 3, 제 5, 제 7 및 제 9 관통 비아(1101, 1103, 1105, 1107, 1109, 1201, 1203, 1205, 1207, 1209, 1301, 1303, 1305, 1307, 1309, 1401, 1403, 1405, 1407, 1409)는 각각 입출력 회로와 연결될 수 있다. 따라서, 일반적으로는 상기 제 1 적층 칩(71)의 제 3, 제 5, 제 7 및 제 9 관통 비아(1103, 1105, 1107, 1109)는 제 1 랭크(RANK1)의 제 1 채널을 형성할 수 있고, 상기 제 2 적층 칩(72)의 제 3, 제 5, 제 7 및 제 9 관통 비아(1203, 1205, 1207, 1209)는 제 1 랭크(RANK1)의 제 2 채널을 형성할 수 있다. 상기 제 3 적층 칩(73)의 제 3, 제 5, 제 7 및 제 9 관통 비아(1303, 1305, 1307, 1309)는 제 2 랭크(RANK2)의 제 1 채널을 형성할 수 있고, 상기 제 4 적층 칩(74)의 제 3, 제 5, 제 7 및 제 9 관통 비아(1403, 1405, 1407, 1409)는 제 2 랭크(RANK2)의 제 2 채널을 형성하게 된다.
상기 제 1 및 제 2 랭크(RANK1, RANK2)는 채널을 공유하지만, 도 7과 같이 관통 비아들이 사선으로 연결되면서, 제 1 및 제 2 랭크(RANK1, RANK2)가 채널을 공유할 수 없는 문제가 발생할 수 있다. 이 때, 제 2 랭크(RANK2)에 포함되는 제 3 및 제 4 적층 칩(73, 74)에서 관통 비아를 통해 전송되는 신호를 우회시킴으로써, 제 1 및 제 2 랭크(RANK1, RANK2)가 채널을 공유할 수 있도록 한다. 상기 제 1 내지 제 4 적층 칩(71-74)은 데이터 전송부 및 랭크/리페어 정보 생성부를 포함할 수 있다. 도 7에서는 상기 제 4 적층 칩(74)에 배치되는 데이터 전송부(742) 및 랭크/리페어 정보 생성부(743)를 대표적으로 도시하였다. 상기 데이터 전송부(742)는 상기 랭크/리페어 정보 생성부(743)로부터 출력되는 제 1 내지 제 3 선택 제어신호(SRL<0:n>, SRM<0:n>, SRR<0:n>)에 응답하여 데이터가 전송되는 관통 비아를 선택할 수 있다. 상기 랭크/리페어 정보 생성부(743)는 도 3의 리페어 정보 생성부(430)와 다르게 랭크 정보 신호를 더 수신할 수 있다. 상기 제 1 및 제 2 적층 칩(71, 72)에 배치되는 랭크/리페어 정보 생성부는 제 1 랭크 정보 신호를 수신할 수 있고, 상기 제 3 및 제 4 적층 칩(73, 74)에 배치되는 랭크/리페어 정보 생성부(743)는 제 2 랭크 정보 신호(RA2)를 수신할 수 있다. 예를 들어, 상기 제 1 랭크 정보 신호는 로우 레벨의 신호일 수 있고, 상기 제 2 랭크 정보 신호(RA2)는 하이 레벨의 신호일 수 있다. 상기 랭크/리페어 정보 생성부(743)에 관한 설명은 아래에서 더 상세하게 설명하기로 한다.
상기 제 3 및 제 4 적층 칩(73, 74)에 배치되는 데이터 전송부는 상기 제 3 및 제 4 적층 칩(73, 74)으로부터 출력되는 데이터가 상기 리페어 어레이로부터 순차적으로 전송될 수 있도록 한다. 예를 들어, 제 1 및 제 2 채널로 4개의 데이터가 출력될 때, 상기 제 1 및 제 2 적층 칩(71, 72)의 데이터 전송부는 제 3 관통 비아(1103, 1203)를 통해 제 1 및 제 2 채널의 제 1 데이터(R1DQ0<0>, R1DQ1<0>)를 출력하고, 제 5 관통 비아(1105, 1205)를 통해 제 1 및 제 2 채널의 제 2 데이터(R1DQ0<1>, R1DQ1<1>)를 출력하며, 제 7 및 제 9 관통 비아(1107, 1109, 1207, 1209)를 통해 각각 제 1 및 제 2 채널의 제 3 및 제 4 데이터(R1DQ0<2:3>, R1DQ1<2:3>)를 전송할 수 있다. 상기 제 3 및 제 4 적층 칩(73-74)의 데이터 전송부는 제 1 관통 비아(1301, 1401)를 통해 제 1 및 제 2 채널의 제 1 데이터(R2DQ0<0>, R2DQ1<0>)를 출력하고, 제 3 관통 비아(1303, 1403)를 통해 제 1 및 제 2 채널의 제 2 데이터(R2DQ0<1>, R2DQ1<1>)를 출력하며, 제 5 및 제 7 관통 비아(1305, 1307, 1405, 1407)를 통해 각각 제 1 및 제 2 채널의 제 3 및 제 4 데이터(R2DQ0<2:3>, R2DQ1<2:3>)를 출력할 수 있다.
상기 관통 비아들은 사선 방향으로 연결되므로, 제 4 적층 칩(74)의 제 1 관통 비아(1401)는 순차적으로 제 3 적층 칩)73)의 제 2 관통 비아(1302), 제 2 적층 칩(72)의 제 3 관통 비아(1203) 및 제 1 적층 칩(71)의 제 4 관통 비아(1104)와 연결될 수 있다. 상기 제 3 적층 칩(73)의 제 1 관통 비아(1301)는 순차적으로 제 2 적층 칩(72)의 제 2 관통 비아(1202) 및 제 1 적층 칩(71)의 제 3 관통 비아(1103)와 연결될 수 있다. 따라서, 상기 제 3 적층 칩(73)의 제 1 데이터(R2DQ0<0>)가 출력되는 경로는 제 1 적층 칩(71)의 제 1 데이터(R1DQ0<0>)가 출력되는 경로와 동일해지고, 상기 제 4 적층 칩(74)의 제 1 데이터(R2DQ1<0>)가 출력되는 경로는 제 2 적층 칩(72)의 제 1 데이터(R1DQ1<0>)가 출력되는 경로와 동일하다. 따라서, 제 1 및 제 2 랭크(RANK1, RANK2)는 동일한 채널의 동일한 순서의 데이터를 출력하는 경로를 공유할 수 있는 구조를 가질 수 있다. 도 7에서, 2개의 랭크가 각각 2개의 적층 칩을 구비하는 것을 예시하였으나, 각각의 랭크가 더 많은 수의 적층 칩을 포함하는 경우와 반도체 장치가 3개 이상의 랭크를 포함하는 경우에도 본 발명의 사상이 그대로 이용되거나, 변경 또는 수정되어 이용될 수 있을 것이다.
상기 베이스 칩(75)은 도 3에 도시된 베이스 칩(35)과 동일하게 데이터 출력부(752) 및 리페어 정보 생성부(753)를 포함할 수 있다. 상기 데이터 출력부(752)는 상기 반도체 장치(4)가 포함하는 채널의 개수가 달라져서 각각의 선택 출력부가 연결되는 관통 비아가 다를 뿐 도 3에 도시된 데이터 출력부(520)와 실질적으로 동일한 구조를 갖고 동일한 기능을 수행할 수 있다. 상기 리페어 정보 생성부(753) 또한 도 3의 리페어 정보 생성부(530)와 실질적으로 동일한 기능을 수행하고, 리페어 정보에 기초하여 제 1 내지 제 3 제어신호(RL<0:n>, RM<0:n>, RR<0:n>)를 생성할 수 있다.
도 8은 도 7에 도시된 랭크/리페어 정보 생성부(753)의 구성을 보여주는 도면이다. 도 8에서, 상기 랭크/리페어 정보 생성부(753)는 리페어 정보 생성부(830) 및 제어신호 선택부(840)를 포함할 수 있다. 상기 리페어 정보 생성부(830)는 도 3에 도시된 리페어 정보 생성부(430)와 실질적으로 동일한 구성을 갖고, 상기 리페어 정보 생성부(830)는 저장된 리페어 정보에 기초하여 제 1 내지 제 3 제어신호(RL<0>, RM<0>, RR<0>)를 생성할 수 있다. 설명의 명확성을 위해, 1개의 제어신호가 생성되는 것을 예시적으로 설명한다. 상기 제어신호 선택부(840)는 랭크 정보 신호에 응답하여 상기 제 1 내지 제 3 제어신호(RL<0>, RM<0>, RR<0>)를 선택적으로 출력할 수 있다. 상기 제어신호 선택부(840)는 제 2 랭크 정보 신호(RA2)에 응답하여 상기 제 1 내지 제 3 제어신호(RL<0>, RM<0>, RR<0>)로부터 제 1 내지 제 3 선택 제어신호(SRLK<0>, SRM<0>, SRR<0>)를 출력할 수 있다. 상기 제어신호 선택부(840)는 상기 제 2 랭크 정보 신호(RA2)에 응답하여 상기 제 1 제어신호(RL<0>)를 제 2 선택 제어신호(SRM<0>)로서 출력할 수 있고, 상기 제 2 제어신호(RM<0>)를 제 3 선택 제어신호(SRR<0>)로서 출력할 수 있다. 또한, 접지전압(VSS) 레벨의 신호를 제 1 선택 제어신호(SRL<0>)로서 출력할 수 있다. 상기 제 1 내지 제 3 선택 제어신호(SRL<0>, SRM<0>, SRR<0>)는 데이터 전송부(742)로, 도 4의 전송 선택부(420)로 입력되는 제 1 내지 제 3 제어신호(RL<0>, RM<0>, RR<0>)와 동일한 방식으로 입력될 수 있다. 따라서, 인에이블된 제 2 제어신호(RM<0>)가 상기 제 3 선택 제어신호(SRR<0>)로 제공될 수 있고, 데이터 전송부(742)의 전송 선택부는 상기 제 3 선택 제어신호(SRR<0>)에 응답하여 데이터를 전송하는 관통 비아 어레이를 좌측으로 쉬프팅 시킬 수 있다. 즉, 도 7에서 상기 제 3 및 제 4 적층 칩(73, 74)에서, 제 1 데이터(R2DQ0<0>, R2DQ1<0>)는 상기 제 1 관통 비아(1301, 1401)를 통해 전송되고, 제 2 데이터(R2DQ0<1>, R2DQ1<1>)는 제 3 관통 비아(1303, 1403)를 통해 전송되며, 제 3 내지 제 4 데이터(R2DQ0<2:3>, R2DQ1<2:3>)는 상기 제 5 및 제 7 관통 비아(1305, 1307, 1405, 1407)를 통해 전송될 수 있다.
도시하지는 않았지만, 상기 제 1 및 제 2 적층 칩(71, 72)에 배치되는 랭크/리페어 정보 생성부는 상기 제 2 랭크 정보 신호(RA2) 대신에 상기 제 1 랭크 정보 신호를 수신할 수 있다. 따라서, 상기 제 1 및 제 2 적층 칩(71, 72)에 배치되는 랭크/리페어 정보 생성부는 제 1 내지 제 3 제어신호를 그대로 상기 제 1 내지 제 3 선택 제어신호로 제공할 수 있고, 전송 선택부는 데이터를 전송하는 관통 비아 어레이를 쉬프팅 시키지 않을 수 있다. 따라서, 도 7의 상기 제 1 및 제 2 적층 칩(71, 72)에서, 제 1 데이터(R1DQ0<0>, R1DQ1<0>)는 상기 제 3 관통 비아(1103, 1203)를 통해 전송되고, 제 2 내지 제 4 데이터(R1DQ0<1:3>, R1DQ1<1:3>)는 각각 제 5, 제 7 및 제 9 관통 비아(1105, 1107, 1109, 1205, 1207, 1209)를 통해 전송될 수 있다. 따라서, 상기 제 3 적층 칩(73)이 각각의 데이터를 전송하는 경로와 상기 제 1 적층 칩(71)이 각각의 데이터를 전송하는 경로가 동일해지고, 제 4 적층 칩(74)이 각각의 데이터를 전송하는 경로와 제 2 적층 칩(72)이 각각의 데이터를 전송하는 경로가 동일해질 수 있고, 복수 랭크가 채널을 공유할 수 있는 구조를 형성할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 장치(5)의 구성을 보여주는 도면이다. 도 9에서, 제 1 내지 제 4 적층 칩(91-94)이 도시되었고, 상기 제 1 내지 제 4 적층 칩(91-94)은 각각 제 1 내지 제 8 관통 비아(2101-2108, 2201-2208, 2301-2308, 2401-2408)와 제 m-3 내지 제 m 관통 비아(21m-3-21m, 22m-3-22m, 23m-3-23m, 24m-3-24m)를 포함할 수 있다. 상기 제 m-3 내지 제 m 관통 비아(21m-3-21m, 22m-3-22m, 23m-3-23m, 24m-3-24m)는 리페어 어레이일 수 있다. 도 3에 도시된 것과 같이, 제 1 내지 제 3 적층 칩(31-33)의 제 1 관통 비아(101, 201, 301)는 다른 관통 비아와 비교하여 서로 연결되는 관통 비아의 개수가 적다. 즉, 상기 제 1 적층 칩(31)의 제 1 관통 비아(101)는 1개의 관통 비아의 연결을 갖고, 상기 제 2 적층 칩(32)의 제 1 관통 비아(201)는 2개의 관통 비아의 연결을 가지며, 상기 제 3 적층 칩(33)의 제 1 관통 비아(301)는 3개의 관통 비아의 연결을 갖는다. 이에 비해 다른 관통 비아들은 4개의 관통 비아의 연결을 갖는다. 상기 관통 비아들은 사선으로 연결되므로, 마지막 어레이의 관통 비아들의 연결은 상기 첫 번째 어레이의 관통 비아들의 연결과 대칭이 될 것이다. 따라서, 도 9에서, 상기 제 4 적층 칩(94)의 제 m 관통 비아(24m)는 1개의 관통 비아의 연결을 갖고, 상기 제 3 적층 칩(93)의 제 m 관통 비아(23m)는 2개의 관통 비아의 연결을 가지며, 상기 제 2 적층 칩(92)의 제 m 관통 비아(22m)는 3개의 관통 비아의 연결을 가질 수 있다. 상기 반도체 장치(5)는 각각의 관통 비아의 로딩을 맞추기 위해서, 상기 제 1 적층 칩(91)의 제 1 관통 비아(2101)를 상기 제 2 적층 칩(92)의 제 m 관통 비아(22m)와 연결하고, 상기 제 2 적층 칩(92)의 제 1 관통 비아(2201)를 상기 제 3 적층 칩(93)의 제 m 관통 비아(23m)와 연결하며, 상기 제 3 적층 칩(93)의 제 1 관통 비아(2301)를 상기 제 4 적층 칩(94)의 제 m 관통 비아(24m)와 연결할 수 있다. 상기 제 1 내지 제 3 적층 칩(91-93)의 제 1 관통 비아(2101, 2201, 2301)는 다른 관통 비아와 마찬가지로 4개의 관통 비아의 연결을 갖게 되고, 다른 관통 비아의 연결과 동일한 로딩을 갖게 된다. 따라서, 상기 제 1 내지 제 3 적층 칩(91-93)의 제 1 관통 비아(2101, 2201, 2301)를 통해 전송되는 데이터와 다른 관통 비아를 통해 전송되는 데이터 사이의 스큐를 최소화시킬 수 있다. 상기 반도체 장치(5)의 구성은 도 3 및 도 7에 도시된 반도체 장치(3, 4)로 수정 또는 변경되어 적용될 수 있을 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 복수의 적층 칩이 적층되는 반도체 장치로서,
    상기 복수의 적층 칩은, 각각 서로 대응하는 위치에서 상기 복수의 적층 칩을 각각 관통하여 형성되는 제 1 내지 제 m (m은 3 이상의 자연수) 관통 비아;
    각각 상기 복수의 적층 칩의 1+(l*k) (l은 0 및 1 이상의 자연수) 관통 비아와 연결되는 복수의 입출력 회로; 및
    리페어 정보에 기초하여 상기 1+(j*k) (j는 자연수) 관통 비아, 1+((j-1)*k) 관통 비아 및 1+((j+1)*k) 관통 비아 중 하나로 신호를 전송하는 데이터 전송부를 포함하고,
    상기 k는 상기 반도체 장치의 채널의 개수인 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 적층 칩의 관통 비아들은 각각, 인접하는 적층 칩의 관통 비아와 사선 방향으로 전기적으로 연결되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 복수의 적층 칩의 제 1 내지 제 k 관통 비아와 제 m-(k-1) 내지 제 m 관통 비아는 각각 리페어 어레이이고, 제 1+k 내지 m-k 관통 비아는 복수의 노멀 어레이인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 데이터 전송부는 각각 상기 리페어 정보에 기초하여 제 1 내지 제 3 데이터 중 하나를 상기 제 1+(l*k) 관통 비아로 출력하는 전송 선택부를 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 복수의 적층 칩은 각각 상기 리페어 정보에 기초하여 제 1 내지 제 3 리페어 제어신호를 생성하고, 상기 제 1 내지 제 3 제어신호를 상기 전송 선택부로 제공하는 상기 리페어 정보 생성부를 더 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 장치는 상기 복수의 적층 칩과 적층되는 베이스 칩을 더 포함하고, 상기 베이스 칩은 인접하여 적층된 적층 칩의 상기 1+((j-1)*k) 관통 비아, 상기 1+(j*k) 관통 비아 및 상기 1+((j+1)*k) 관통 비아 중 하나를 통해 전송된 신호를 제 1 채널의 데이터로서 출력하는 데이터 출력부를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 데이터 출력부는 제 2+((j-1)*k) 관통 비아, 제 2+(j*k) 관통 비아 및 제 2+((j+1)*k) 관통 비아 중 하나를 통해 전송된 신호를 제 2 채널의 데이터로서 출력하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 복수의 적층 칩 중 하부에 적층된 적층 칩은 제 1 랭크를 구성하고, 상부에 적층된 적층 칩은 제 2 랭크를 구성하며,
    상기 제 1 랭크를 구성하는 적층 칩은 제 1 랭크 정보 신호에 응답하여 제 1 채널의 데이터를 각각 상기 1+(j*k) 관통 비아를 통해 전송하고, 상기 제 2 랭크를 구성하는 적층 칩은 제 2 랭크 정보 신호에 응답하여 상기 제 1 채널의 데이터를 1+((j-1)*k) 관통 비아를 통해 전송하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 데이터 전송부는 상기 리페어 정보, 상기 제 1 및 제 2 랭크 정보 신호에 기초하여 제 1 내지 제 3 데이터 중 하나를 상기 1+(l*k) 관통 비아로 출력하는 전송 선택부를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 복수의 적층 칩은 각각 상기 리페어 정보에 기초하여 제 1 내지 제 3제어신호를 생성하는 리페어 정보 생성부; 및
    상기 제 1 및 제 2 랭크 정보 신호에 응답하여 상기 제 1 내지 제 3 제어신호를 선택적으로 출력하는 제어신호 선택부를 더 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 복수의 적층 칩의 제 1 관통 비아는 각각 상부에 적층된 적층 칩의 제 m 관통 비아와 연결되는 반도체 장치.
  12. 각각 대응하는 위치에 배치되는 제 1 내지 제 m (m은 3 이상의 자연수) 관통 비아를 포함하는 제 1 내지 제 n (n은 2 이상의 자연수) 적층 칩을 포함하고, 상기 제 1 내지 제 n 적층 칩의 상기 제 1 내지 제 m 관통 비아는 각각 인접하여 적층된 적층 칩의 관통 비아와 사선 방향으로 전기적으로 연결되며,
    상기 제 1 내지 제 n 적층 칩은 리페어 정보에 기초하여 각각 복수의 데이터를 1+(l*k) (l은 0 및 자연수) 관통 비아로 출력하는 데이터 전송부를 포함하고,
    상기 k는 상기 채널의 개수인 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 내지 제 n 적층 칩의 제 1 관통 비아는 각각 인접하여 적층된 적층 칩의 제 m 관통 비아와 연결되는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 데이터 전송부는 상기 리페어 정보에 기초하여 제 1 데이터를 각각 1+((j-1)*k (j는 자연수) 관통 비아, 1+(j*k) 관통 비아 및 1+((j+1)*k) 관통 비아 중 하나로 전송하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 데이터 전송부는 상기 리페어 정보에 기초하여 제 2 데이터를 각각 1+(j*k) 관통 비아, 1+((j+1)*k) 관통 비아 및 1+((j+2)*k) 관통 비아 중 하나로 전송하는 반도체 장치.
  16. 제 12 항에 있어서,
    상기 반도체 장치는 베이스 칩을 더 포함하고, 상기 베이스 칩은 인접하여 적층된 적층 칩의 제 1+((j-1)*k) (j는 자연수) 관통 비아, 제 1+(j*k) 관통 비아 및 제 1+((j+1)*k) 관통 비아 중 하나로부터 출력되는 신호를 제 1 채널의 데이터로 출력하는 데이터 출력부를 더 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 데이터 출력부는 상기 인접하여 적층된 적층 칩의 제 2+((j-1)*k) (j는 자연수) 관통 비아, 제 2+(j*k) 관통 비아 및 제 2+((j+1)*k) 관통 비아 중 하나로부터 출력되는 신호를 제 2 채널의 데이터로 출력하는 데이터로 출력하는 반도체 장치.
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