JP2018106703A

JP2018106703A - メモリ配置

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Publication number: JP2018106703A
Application number: JP2017234632A
Authority: JP
Inventors: ホフメラーヘンリク; Hovmoeller Henrik
Original assignee: Axis AB
Current assignee: Axis AB
Priority date: 2016-12-06
Filing date: 2017-12-06
Publication date: 2018-07-05
Anticipated expiration: 2037-12-06
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Abstract

【課題】信号品位の性能が優れており、ＰＣＢ上の領域要件がより小さいメモリ配置を提供する。
【解決手段】メモリ配置は、プリント回路基板即ちＰＣＢ上に配置された少なくとも２つのメモリチップＭ１、Ｍ２を備える。第１のメモリチップＭ１は、ＰＣＢの第１の面上に配置され、第２のメモリチップＭ２は、ＰＣＢの第２の面上に配置される。第２のメモリチップは、第１のメモリチップ及び第２のメモリチップ上の同じ機能を有するそれぞれのピンが、互いに対向して配置され、且つ、ビアによってＰＣＢの第１の面及び第２の面間に配置されたそれぞれの信号トレースに対して接続されるように、第１のメモリチップに対して背中合わせに配置されて方向付けられる。
【選択図】図５

Description

本明細書における実施形態は、プリント回路基板（ＰＣＢ）上に配置されるメモリ配置に関する。さらに、それら実施形態は、メモリ配置を備える電子デバイスに関する。

ＰＣＢを設計する場合、１つの課題は、すべての接続ラインをどのように配線するのかということであり、また、メモリチップに中央処理装置（ＣＰＵ）を接続する場合に１つの特別の課題が生じる。メモリチップは、概して、対称的であり、複数のピンを有する。メモリチップの各ピンはＣＰＵに接続されなければならない。タイミングの必要条件のために、接続ラインは、グループ的に又はペア的に同等の長さを有していなければならず、これは、多くの場合、Ｔ−ブランチトポロジを用いることによって行われる。図１は、対称的及び非対称のＴ−ブランチトポロジのためのＰＣＢレイアウト例を示す。Ｔ−ブランチトポロジによる１つの短所は、付加的なスタブ及びスタブ長が、データ及びストローブバスの長さだけでなく、コマンド及びアドレスラインのラン長も増加させる、ということである。これは、効率的に転送される信号の速度を阻害することになる。より具体的には、アドレスライン及びデータバスが長くなるにつれて、伝送ラインの影響が増加して効率的な信号速度を制限する。さらに、各メモリチップ上に多くのピンを持つメモリチップがより一層多く用いられると、ＰＣＢの限られたエリア内にすべて接続ラインをフィットさせることは難題である。

特許文献１には、信号トレース長を著しく増加させずに、ランダムアクセスメモリ（ＲＡＭ）チップの密度を２倍にする方法が説明されている。この開示の図２に示すように、ＲＡＭチップ６５は、他方の側に取り付けられたミラーイメージのＲＡＭチップ６７とともに両面回路基板６６に取り付けられる。ＲＡＭチップのリードがミラーイメージのＲＡＭチップのリードのミラーイメージであるという点を除いて、ＲＡＭチップ６５は、ミラーイメージのＲＡＭチップ６７と同等である。即ち、この例において、チップの上部から見ると、ＲＡＭチップ６５の前左側のピン６８は、ミラーイメージのＲＡＭチップ６７の前右側のピン６９と同じ電気的機能を果たす。ＲＡＭチップ６５及びそのミラーイメージのＲＡＭチップ６７は、ＲＡＭチップ６５の前左側のピン６８が、双方のピンを供給する信号トレース７１に対しても電気的に接続されるビア７０によって回路基板６６を通じてミラーイメージのＲＡＭチップ６７の前右側のピン６９に対して電気的に接続されるような方式で、互いに向き合って回路基板６６上に取り付けられる。同様に、ＲＡＭチップ６５の左側の前部７２からの第２のピンは、ミラーイメージのＲＡＭチップ６７の右側の前部７３からの第２のピンなどに対応する。

しかしながら、トレース７１はＰＣＢの一方の側上にあり、そのため、ＲＡＭチップ６５及びＲＡＭチップ６７のためのトレースの合計の長さ、即ちビアホールの長さには差が生じることになる。例えば１．６ｍｍの厚みを持つＰＣＢにとって、これは相当大きな差である。このような厚みは、多くの仕様において要求される約３ピコ秒の精度と比較されるべき８〜９ピコ秒のタイミング差に相当し得る。さらに、２つのＲＡＭチップは、依然として２つの分離したチップである。さらに、ＰＣＢの各側上の１つのメモリチップを一対にしてそれらを直接用いることができるようなミラーリングメモリチップは現在の市場にも依然として存在しない。

米国特許５２６０８９２号明細書

上記の観点から、本明細書における実施形態の目的は、ＰＣＢ上にメモリチップを配置し接続するための改良された方法及び配置を提供することである。

本明細書における実施形態の１つの態様によれば、本目的は、プリント回路基板即ちＰＣＢ上に配置される少なくとも２つのメモリチップを備えるメモリ配置によって達成される。第１のメモリチップは、ＰＣＢの第１の面上に配置される。第２のメモリチップは、ＰＣＢの第２の面上に配置される。第１のメモリチップ及び第２のメモリチップ上の同じ機能を有するそれぞれのピンが、互いに対向して配置され、且つ、ＰＣＢの第１の面及び第２の面間に配置されたそれぞれの信号トレースに対してビアによって接続されるように、第２のメモリチップは、第１のメモリチップに対して背中合わせに配置されて方向付けられる。

本明細書における実施形態の１つの態様によれば、本目的は、プリント回路基板即ちＰＣＢ上にメモリチップを配置する方法によって達成される。本方法は、ＰＣＢの第１の面上に第１のメモリチップを配置することと、ＰＣＢの第２の面上に第２のメモリチップを第１のメモリチップに対して背中合わせに配置することと、第１のメモリチップ及び第２のメモリチップ上の同じ機能を有するそれぞれのピンが、互いに対向して配置され、且つ、ＰＣＢの第１の面及び第２の面間に配置されたそれぞれの信号トレースに対してビアによって接続されるように第２のメモリチップを方向付けることとを含む。

言いかえれば、２つのメモリチップは、ＰＣＢの対向する面上に背中合わせに配置される。第１のメモリチップ及び第２のメモリチップ上の同じ機能を有する、コマンドピン、アドレスピン、データピン、クロックピン、電源ピン、グランドピン等などのそれぞれのピンが、互いに向き合って配置され、従って、第１のメモリチップ及び第２のメモリチップ上の同じ機能を有する各々の対のピンが、１つの単一のビアによって相互に接続され、そして、ＰＣＢの２つの対向面の間に配置された、コマンドライン、アドレスライン、データバス、クロックバス、電源プレーン、接地プレーン等などのそれぞれの信号トレースに対して接続することができるように、第２のメモリチップは、方向付けられる。このような配置は、２つの物理メモリパッケージから派生した１つの仮想メモリパッケージを生成するアイディアに基づく。従って、メモリ配置は、もはや物理的なパッケージによって制限されない。２つの物理メモリチップの各々のうちの半部がともに１つのメモリユニットを形成してもよい。このように、第２のメモリチップは、第１のメモリチップに対する対称的なミラーとして認識されることができる。ＰＣＢの２つの面上での対称性及び背中合わせの配置の結果、ＣＰＵに対して２つのメモリチップを接続するためのＴブランチがビアに低減される。従って、接続ラインのレイアウトは、効率的にＴブランチを削減して、より少ないスペースを用い、より単純なトポロジーを有する。さらに、２つのメモリチップの信号トレースの全体長に差はない。

この解決手段によれば、信号品位の性能が優れており、ＰＣＢ上の領域要件がより小さくなり、より単純なトポロジーのために、製造にはそれほど費用がかからない。

本明細書における実施形態の他の態様によれば、本目的は、本明細書における実施形態によるメモリ配置を備える電子デバイスによって達成される。

実施形態の例は、以下の添付の図を参照しながら、さらに詳細に説明する。

従来技術によるＴ−ブランチトポロジを示す概略レイアウト図である。従来技術による、２つのメモリチップを持つＰＣＢを図示するサイドカット概略図である。ピン機能を持つメモリチップの例を図示する概略平面図である。本明細書における実施形態によるメモリ配置を図示する概略斜視図である。本明細書における実施形態による、ＣＰＵに対してメモリ配置を接続するためのＰＣＢ上の接続層の分布例を図示するサイドカット概略図である。本明細書における実施形態による、メモリ配置を実装することができる電子デバイスを図示するブロック図である。ＰＣＢ上にメモリチップを配置する方法を図示するフローチャートである。

図３は、メモリチップ３００の概略平面図であり、複数のピンを持つメモリチップが示される。種々のピンは、それらの機能を示すために種々の形状又は記号で示される。例えば、接地プレーンに対して接続される接地機能ＧＮＤを持つピンは、塗りつぶしの円形記号によって示され、電源プレーンに対して接続される電源機能ＶＣＣを持つピンは、円形記号によって示され、データバスに対して接続されるデータ機能ＤＡＴＡを持つピンは、正方形記号によって示され、クロックバスに対して接続されるクロック機能ＣＬＫを持つピンは、逆三角形記号によって示され、コマンド／アドレスラインに対して接続されることになるコマンド及びアドレス機能ＣＭＤ／ＡＤＤＲを持つピンは三角形記号によって示される。メモリチップ３００は、例えば低消費電力ダブルデータレート（ＬＰＤＤＲ）４メモリチップなどの任意の対称性を有するメモリチップであってもよい。メモリチップ３００は、例えば、図３に示すようなＸ軸又はＹ軸などの中心軸に対して対称的である。これは、メモリチップ３００が、垂直軸Ｙ又は水平軸Ｘのいずれかに沿って第１の半部（first half）及び第２の半部（second half）に仮想的に分割されてもよいことを意味する。第１の半部及び第２の半部は、ピン機能に関して互いに対称性を有するミラーである。図３に示す例において、Ｘ軸に沿って分割された第１の半部及び第２の半部は、ピン機能に関して互いに対称性を有するミラーである。さらに、チップ３００の上部から見て、左上ピンは、ピン１として表わされ、左下ピンは、ピン１４として表わされる。

図４は、本明細書における実施形態によるメモリ配置４００を示す。図４に示すように、メモリ配置４００は、ＰＣＢ上に配置された少なくとも２つのメモリチップＭ１、Ｍ２を備える。第１のメモリチップＭ１は、ＰＣＢの第１の面上に配置され、第２のメモリチップＭ２は、ＰＣＢの第２の面上に配置される。第２のメモリチップＭ２は、第１のメモリチップＭ１及び第２のメモリチップＭ２上の同じ機能を有するそれぞれのピンが互いに対向して配置されるように、第１のメモリチップＭ１に対して背中合わせに配置されて方向付けられる。例えば、図３に示すように、第１のメモリチップＭ１上のコマンドピンＣＭＤ、アドレスピンＡＤＤＲ、データピンＤＡＴＡ、クロックピンＣＬＫ、電源ピンＶＣＣ、接地ピンＧＮＤなどは、第２のメモリチップＭ２上のコマンドピンＣＭＤ、アドレスピンＡＤＤＲ、データピンＤＡＴＡ、クロックピンＣＬＫ、電源ピンＶＣＣ、接地ピンＧＮＤなどに対向する。第１のメモリチップ及び第２のメモリチップ上の同じ機能を有する対のピンが、互いに対向して配置されるので、各ペアは、ビアによって相互に接続することができ、そして、ＰＣＢの第１の面と第２の面との間に配置される、コマンドライン、アドレスライン、データバス、クロックバス、電源プレーン、接地プレーンなどのそれぞれの信号トレースに対して接続される。

図３に関連して論じられた実施形態と同様に、図４は、第１のメモリチップＭ１の第１の半部が第２のメモリチップＭ２の第１の半部に対向して配置されることになり、第１のメモリチップＭ１の第２の半部が第２のメモリＭ２の第２の半部に対向することになるように、第２のメモリチップＭ２がその中央まわりに１８０°回転された実施形態を図示する。ここで、各メモリチップＭ１、Ｍ２の第１の半部及び第２の半部は、Ｙ軸に沿って分割された２つの半部（two halves）として見なされる。当業者は、これが、メモリチップの構築に応じて、Ｘ軸に沿って分割された２つの半部に対して等しく当てはまる、ということを理解する。言いかえれば、例えば図３の表示を用いてチップＭ１、Ｍ２の上部から見ると、Ｍ１の左上ピンのピン１は、Ｍ２の左下ピンのピン１４に対向して配置されることになり、Ｍ２の左上ピンのピン１は、Ｍ１の左下ピンのピン１４に対向して配置されることになる。これらの２本のピンは、メモリチップ上の異なる場所にあるが、それらは、同じ電気的機能を果たし、例えば、双方は接地ピンである。

従って、本明細書における実施形態は、２つの物理メモリパッケージから派生した１つの仮想メモリパッケージを生成するアイディアに基づく。これは、２つの半部を持つ１つの対称性を有するメモリチップとしてメモリチップを認識し、各メモリチップの１つの半部が１つのメモリユニットを相互に形成するように、このような２つのメモリチップをＰＣＢの各側上に１つずつ載せることによってなされる。このように、第２のメモリチップＭ２を、第１のメモリチップＭ１に対して対称性を有するミラーとして認識することができる。

ＰＣＢの２つの面上での対称性及び背中合わせの配置の結果、２つのメモリチップを接続するためのＴブランチの従来技術の使用は、まさにビアの長さに低減される。図５は、ＰＣＢの異なる層上に信号トレースを分布させる例を示す。

いくつかの実施形態によれば、第１のメモリチップＭ１及び第２のメモリチップＭ２上にアドレスＡＤＤＲ、コマンドＣＭＤ、及びクロックＣＬＫなどの機能を有するそれぞれのピンは、ＰＣＢの中央層５１０上に配置されたコマンドライン、アドレスライン、クロックバスなどのそれぞれの信号トレースに対して、めっきスルーホール即ちＰＴＨ（Plated Through）ビアによって接続されてもよい。これらの信号トレースは、外乱に対して敏感で且つタイミングがクリティカルであるので、中央層上にそれら信号トレースを載せることによって、それら信号トレースは、Ｍ１及びＭ２に対して同じ距離を持つことになる。このように、同一の信号伝送長と対称性とがＭ１及びＭ２に対して保証される。図５に示すように、ＰＴＨビアは、ＰＣＢの全層を通じて一直線に貫通する。

いくつかの実施形態によれば、第１のメモリチップＭ１及び第２のメモリチップＭ２上の電源ピンＶＣＣは、ＰＣＢの中央層５１０の上方の第１の層５２０上に配置された電源プレーンに対して、ＰＴＨのビアによって接続されてもよい。ここで、電源プレーンもＰＣＢの中央層の下方の層上に配置されてもよいことに注意されたい。従って、ＰＣＢの物理的な方向付けによっては、ここで及び以降で用いられる用語「の上方／の下方（above/under）」は、限定的ではない点に考慮されるべきである。

いくつかの実施形態によれば第１のメモリチップＭ１及び第２のメモリチップＭ２上の接地ピンＧＮＤは、ＰＣＢの中央層の下方の第２の層５３０上に配置された接地プレーンに対して、ＰＴＨビアによって接続されてもよい。

典型的には、図５に示すように、ＰＣＢの各側上に配置される構成部品のための接地プレーンとして機能するＰＣＢの上面及び底面上に、プリント金属層若しくはめっき金属層又は金属トレースもある。

いくつかの実施形態によれば、第１のメモリチップＭ１上のＤＡＴＡ機能を有するピンは、ＰＣＢの中央層の上方の第３の層５４０上に配置された少なくとも１つのデータバスに接続されてもよい。マイクロビアは、１つの場所にて通常１つ以上の層を貫通する貫通していないビア又は埋め込まれたビアであり、必要に応じて、他の接続と交差するのを回避するために、接続トレースに対する別の場所にて別の１つ以上の層を貫通する。

いくつかの実施形態によれば、第２のメモリチップＭ２上のＤＡＴＡ機能を有するピンは、ＰＣＢの中央層の下方の第４の層５５０上に配置された少なくとも１つのデータバスに対して、マイクロビアによって接続されてもよい。

いくつかの実施形態によれば、１つのメモリチップが１つのＣＰＵのために必要とされ、別のメモリチップが別のＣＰＵ又は別の装置のために必要とされる場合、第１のメモリチップＭ１の第１の半部と第２のメモリチップＭ２の第１の半部とは、第１の中央処理装置即ちＣＰＵに対して接続するための第１の仮想物理メモリ装置として組み合わされてもよい。第１のメモリチップＭ１の第２の半部及び第２のメモリチップＭ２の第２の半部は、第２のＣＰＵ又は別の装置に対して接続するための第２の仮想物理メモリ装置として組み合わされてもよい。

いくつかの実施形態によれば、ＣＰＵが２つのメモリインタフェースを有する場合、第１のメモリチップの第１の半部と第２のメモリチップの第１の半部とは、ＣＰＵの第１のメモリインタフェースに対して接続するための第１の仮想物理メモリ装置として組み合わされてもよく、第１のメモリチップの第２の半部と第２のメモリチップの第２の半部とは、ＣＰＵの第２のメモリインタフェースに対して接続するための第２の仮想物理メモリ装置として組み合わされてもよい。

いくつかの実施形態によれば、第１のメモリチップＭ１と第２のメモリチップＭ２とは、ＣＰＵに対して接続するための１つの仮想物理メモリ装置として組み合わされてもよい。このように、例えば、３２ビットのメモリは、６４ビットのメモリに拡張されることができ、ＣＰＵに対して接続されることができる。

本明細書における実施形態によるメモリ配置４００及び５００は、メモリを必要とする任意の電子デバイスに適する。図６は、本明細書における実施形態による、メモリ配置４００及び５００を実装することができる電子デバイス６００を示す。電子デバイス６００は、コンピュータ、ラップトップ、タブレット、ワイヤレス通信装置、無線データ取得装置、監視カメラなどのカメラ、ネットワークビデオレコーダ、ホームオートメーション装置、データロガー、ビデオエンコーダ、物理的アクセスコントローラ、ドアステーションなどのうちのいずれか１つであってもよい。電子デバイス６００は、本明細書における実施形態によるメモリ配置６２０を有するＰＣＢ６１０を備える。電子デバイス６００は、メモリ配置６２０との通信や信号処理などのための例えば処理装置６３０などの他の装置を備えてもよい。

ＰＣＢ上にメモリチップを配置するための対応する方法を、図７を参照しながら説明する。本方法は、以下の動作を含む。

動作７０１：ＰＣＢの第１の面上に第１のメモリチップＭ１を配置すること。

動作７０２：ＰＣＢの第２の面上に第２のメモリチップＭ２を第１のメモリチップに対して背中合わせに配置すること。

動作７０３：第１のメモリチップ及び第２のメモリチップ上の同じ機能を有するそれぞれのピンが、互いに対向して配置され、且つ、ＰＣＢの第１の面及び第２の面間に配置されたそれぞれの信号トレースに対してビアによって接続されるように、第２のメモリチップＭ２を方向付けること。

要約すると、本明細書における実施形態によるメモリ配置４００及び５００のいくつかの効果は、以下の効果を含む。

第１に、ＰＣＢの２つの面上に２つのメモリチップが背中合わせに配置され、第１のメモリチップ及び第２のメモリチップ上の対応するピンが互いに向き合って配置されるので、ＣＰＵに対して２つのメモリチップを接続するためのＴブランチの従来技術の使用は、その代りに、ビアとして形成されることができる。従って、信号トレースは、対称的であり、従来技術の解決手段よりも非常に短い。その結果、伝送ライン影響は低減され、信号速度を増すことができる。

第２に、Ｔブランチが削減されるので、レイアウトトポロジーは、より単純になり、ＰＣＢ上の領域要件は、より小さくなる。設置面積は、３０〜４０％低減され得る。これは、製造コストを低減することになる。

さらに、ＰＣＢの各側上にメモリチップを１つずつ配置すると、それによって熱が２つの方向に放散することができるので、熱的特性が向上する。

さらに、配電を改善することもできる。

「備える、含む（comprise）」又は「備える、含む（comprising）」という用語を用いる場合、限定的ではなく、即ち「少なくとも〜から構成される（consist at least of）」の意味として解釈されるものとする。

本明細書における実施形態は、上記好ましい実施形態に限定されない。様々な代替案、改良、及び等価物が用いられてもよい。従って、上記の実施形態は、本発明の範囲の限定として見なすべきではなく、本発明の範囲は、添付の特許請求の範囲によって規定される。

Claims

プリント回路基板と、ＰＣＢと、ＰＣＢ上に配置された少なくとも２つのメモリチップ（Ｍ１、Ｍ２）とを備えるメモリ配置（４００、５００）であって、
第１のメモリチップ（Ｍ１）は、前記ＰＣＢの第１の面上に配置され、
第２のメモリチップ（Ｍ２）は、前記ＰＣＢの第２の面上に配置され、
各メモリチップ（Ｍ１、Ｍ２）は、中心軸によって分割された各メモリチップの第１の半部及び第２の半部が、ピン機能に関して互いに対称性を有するミラーであるように、前記中心軸に対して対称的であり、
前記第２のメモリチップ（Ｍ２）は、前記第１のメモリチップ（Ｍ１）及び前記第２のメモリチップ（Ｍ２）上の同じ機能を有するそれぞれのピンが互いに対向して配置されるように、前記第１のメモリチップ（Ｍ１）に対して背中合わせに配置されて方向付けられ、
前記第１のメモリチップ及び前記第２のメモリチップ上の機能アドレス（ＡＤＲ）、コマンド（ＣＭＤ）、及びクロック（ＣＬＫ）のいずれかを有するそれぞれのピンは、前記ＰＣＢの中央層上に配置されたそれぞれの信号トレースに対して、めっきスルーホール即ちＰＴＨビアによって接続される
メモリ配置（４００、５００）。
前記第１のメモリチップの第１の半部と前記第２のメモリチップの第１の半部とは、第１の中央処理装置即ちＣＰＵに対して接続するための第１の仮想物理メモリ装置として組み合わされる請求項１に記載のメモリ配置（４００、５００）。
前記第１のメモリチップの第２の半部と前記第２のメモリチップの第２の半部とは、第２のＣＰＵに対して接続するための第２の仮想物理メモリ装置として組み合わされる請求項１又は２に記載のメモリ配置（４００、５００）。
前記第１のメモリチップの第１の半部と前記第２のメモリチップの第１の半部とは、ＣＰＵの第１のメモリインタフェースに対して接続するための第１の仮想物理メモリ装置として組み合わされ、前記第１のメモリチップの第２の半部と前記第２のメモリチップの第２の半部とは、前記ＣＰＵの第２のメモリインタフェースに対して接続するための前記第２の仮想物理メモリ装置として組み合わされる請求項１に記載のメモリ配置（４００、５００）。
前記第１のメモリチップと前記第２のメモリチップとは、ＣＰＵに対して接続するための１つの仮想物理メモリ装置として組み合わされる請求項１に記載のメモリ配置（４００、５００）。
前記第１のメモリチップ及び前記第２のメモリチップ上の電源ピンは、前記ＰＣＢの前記中央層の上方の第１の層上に配置された電源プレーンに対して、ＰＴＨビアによって接続される請求項１〜５のいずれか１項に記載のメモリ配置（４００、５００）。
前記第１のメモリチップ及び前記第２のメモリチップ上の接地ピンは、前記ＰＣＢの前記中央層の下方の第２の層上に配置された接地プレーンに対して、ＰＴＨビアによって接続される請求項１〜６のいずれか１項に記載のメモリ配置（４００、５００）。
前記第１のメモリチップ上のＤＡＴＡ機能を有するピンは、前記ＰＣＢの前記中央層の上方の第３の層上に配置された少なくとも１つのデータバスに対して、マイクロビアによって接続される請求項１〜７のいずれか１項に記載のメモリ配置（４００、５００）。
前記第２のメモリチップ上のＤＡＴＡ機能を有するピンは、前記ＰＣＢの前記中央層の下方の第４の層上に配置された少なくとも１つのデータバスに対して、マイクロビアによって接続される請求項１〜８のいずれか１項に記載のメモリ配置（４００、５００）。
請求項１〜９のいずれか１項に記載のメモリ配置（４００、５００）を備える電子デバイス（６００）。
コンピュータ、ラップトップ、タブレット、ワイヤレス通信装置、無線データ取得装置、監視カメラなどのカメラ、ネットワークビデオレコーダ、ホームオートメーション装置、データロガー、ビデオエンコーダ、物理的アクセスコントローラ、又はドアステーションのうちのいずれか１つを備える請求項１０に記載の電子デバイス（６００）。
プリント回路基板即ちＰＣＢ上にメモリチップを配置する方法であって、各メモリチップは、中心軸によって分割された各メモリチップの第１の半部及び第２の半部がピン機能に関して互いに対称性を有するミラーであるように、前記中心軸に対して対称的であり、前記方法は、
前記ＰＣＢの前記第１の面上に第１のメモリチップを配置することと、
前記第１のメモリチップ及び前記第２のメモリチップ上の同一の機能を有するそれぞれのピンが互いに対向して配置されるように、前記ＰＣＢの第２の面上に第２のメモリチップを前記第１のメモリチップに対して背中合わせに配置することと、
前記第１のメモリチップ及び前記第２のメモリチップ上の機能アドレス（ＡＤＲ）、コマンド（ＣＭＤ）、及びクロック（ＣＬＫ）のいずれかを有するそれぞれのピンを、前記ＰＣＢの中央層上に配置されたそれぞれの信号トレースに対して、めっきスルーホール即ちＰＴＨビアによって接続することと
を含む方法。