KR100690992B1 - 데이터 입/출력 버퍼 회로 - Google Patents

Abstract

본 발명은 데이터 입/출력 버퍼 회로에 관한 것으로, 2개의 입/출력 패드(I/O PAD)의 전하를 비교 검출하여 서로 공유하도록 하므로써, 저전원 동작시 출력 버퍼의 속도를 향상시키고 안정적인 출력 전압 레벨을 확보할 수 있다.

본 발명의 데이터 입/출력 버퍼 회로는 데이터 입/출력 패드로부터 들어온 데이터를 완충시켜 내부 회로쪽으로 출력하는 데이터 입력 버퍼부와, 상기 내부 회로쪽에서 센싱된 데이터를 완충시켜 상기 데이터 입/출력 패드로 출력하는 데이터 출력 버퍼부와, 상기 데이터 입력 버퍼부의 출력 신호와 상기 데이터 출력 버퍼의 입력 신호를 비교 검출한 신호를 출력하는 데이터 입/출력 검출수단과, 상기 데이터 출력 버퍼부의 출력 신호 또는 상기 데이터 입력 버퍼부의 입력 신호에 따른 전하를 상기 데이터 입/출력 검출수단의 출력 신호에 의해 인접한 다른 데이터 입/출력 패드와 서로 공유하도록 스위칭하는 스위칭 수단을 포함하여 구성된 것을 특징으로 한다.

Description

데이터 입/출력 버퍼 회로{DATA INPUT/OUTPUT BUFFER CIRCUIT}

도 1은 종래 기술에 따른 데이터 입/출력 버퍼회로의 구성도

도 2는 본 발명에 의한 데이터 입/출력 버퍼회로의 구성도

도 3은 도 2에 도시된 데이터 입/출력 검출부(200)의 구성도

도 4는 도 2에 도시된 데이터 입/출력 검출부(200)의 다른 구성도

도 5는 본 발명의 데이터 입/출력 버퍼회로의 동작 타이밍도

도 6은 본 발명의 데이터 입/출력 검출수단의 동작 타이밍도

* 도면의 주요부분에 대한 부호의 설명 *

10, 20, 110, 120 : 데이터 입/출력 버퍼부

11 : 데이터 입력 버퍼단 12 : 데이터 출력 버퍼단

201∼208 : 1비트 데이터 입/출력 비교단

209∼216 : 이퀄라이징 펄스 발생단

221, 222, 231, 232 : 2비트 데이터 입/출력 비교단

223, 233 : 이퀄라이징 펄스 발생단

본 발명은 데이터 입/출력 버퍼 회로에 관한 것으로, 특히 2개의 입/출력 패드(I/O PAD)의 전하를 비교 검출하여 서로 공유하도록 하므로써, 저전원(low voltage) 동작시 출력 버퍼의 속도를 향상시키고 안정적인 출력 전압 레벨을 확보할 수 있는 입/출력 버퍼 회로에 관한 것이다.

이동 통신용 시스템에 사용되는 소자는 소비 전력이 최소화 되어야 하기때문에 전원 전압이 1V 내외로 낮아지고 있다. 하지만, 종래의 입/출력 버퍼 회로를 사용한 이동 통신용 시스템에 있어서는 1V 전원으로 입/출력 핀을 구동하면 입/출력 핀의 로딩(loading) 때문에 스피드(speed)가 매우 느려지고 전력을 많이 소비할 수 밖에 없다.

따라서, 저전원 소자에 사용되는 입/출력 버퍼에는 1V 내외의 전원 전압하에서도 동작이 가능한 입/출력 버퍼 회로가 요구되었다.

종래에 사용하고 있는 입/출력 버퍼 회로에서는 입/출력 버퍼 블럭 각각이 독립적으로 동작하도록 되어 있어 전원 전압이 1V 내외로 낮아지면 입/출력 단의 로딩 때문에 입/출력 버퍼가 동작을 거의 하지 않거나 동작을 한다고 해도 입/출력 단의 로딩 때문에 스피드(speed) 딜레이(delay)가 너무 커 거의 사용할 수 없는 정도가 된다.

도 1은 종래에 사용되고 있는 데이터 입/출력 버퍼회로를 나타낸 구성도로서, 데이터 입/출력 패드(D0)로부터 들어온 라이트 데이터를 완충시켜 내부 회로(도시하지 않음)쪽으로 출력하는 데이터 입력 버퍼단(11)과, 메모리 셀(도시하지 않음)로부터 센싱된 리드 데이터(Dout)를 완충시켜 상기 데이터 입/출력 패드(D0)로 출력하는 데이터 출력 버퍼단(12)으로 구성된다.

이와 같이 구성된 종래의 데이터 입/출력 버퍼회로는 다른 데이터 입/출력 패드(여기서는 D1 패드만 도시함)에 각각 접속된 데이터 입/출력 버퍼부(20)와 그 구성 및 동작이 동일하다.

도시된 바와 같이, 종래의 데이터 입/출력 버퍼회로는 각각의 데이터 입/출력 패드(D0, D1,...)에 각각 접속되며, 독립적으로 충전, 방전을 반복하는 구조이다.

그런데, 이동 통신용 단말기에 쓰이는 소자들은 소비 전력을 줄이기 위해 전원 전압이 1V 내외로 낮아지고 있는 추세이다. 이런 낮은 전원 전압하에서 종래의 데이터 입/출력 버퍼회로를 구동할 경우, 동작을 하지 않거나 동작을 한다고 해도 입/출력단의 로딩(loading) 때문에 스피드 딜레이(speed delay)가 너무 커서 거의 사용할 수 없는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 2개의 입/출력 패드(I/O PAD)의 전하를 비교 검출하여 서로 공유하도록 하므로써, 저전원 동작시 출력 버퍼의 속도를 향상시키고 안정적인 출력 전압 레벨을 확보할 수 있는 데이터 입/출력 버퍼 회로를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명의 데이터 입/출력 버퍼 회로는,

데이터 입/출력 패드로부터 들어온 데이터를 완충시켜 내부 회로쪽으로 출력하는 데이터 입력 버퍼부와,

상기 내부 회로쪽에서 센싱된 데이터를 완충시켜 상기 데이터 입/출력 패드로 출력하는 데이터 출력 버퍼부와,

상기 데이터 입력 버퍼부의 출력 신호와 상기 데이터 출력 버퍼의 입력 신호를 비교 검출한 신호를 출력하는 데이터 입/출력 검출수단과,

상기 데이터 출력 버퍼부의 출력 신호 또는 상기 데이터 입력 버퍼부의 입력 신호에 따른 전하를 상기 데이터 입/출력 검출수단의 출력 신호에 의해 인접한 다른 데이터 입/출력 패드와 서로 공유하도록 스위칭하는 스위칭 수단을 포함하여 구성된 것을 특징으로 한다.

본 발명의 데이터 입/출력 버퍼회로에 있어서, 상기 스위칭 수단은 N형 모스 트랜지스터로 구성된 것을 특징으로 한다.

본 발명의 데이터 입/출력 버퍼회로에 있어서, 상기 데이터 입/출력 검출수단은 1 비트 데이터에 대하여, 상기 데이터 입력 버퍼부의 출력 신호와 상기 데이터 출력 버퍼의 입력 신호를 비교하는 논리 게이트단과, 상기 논리 게이트단의 출력 신호에 의해 상기 스위칭 수단으로 펄스 신호를 발생하는 이퀄라이징 펄스 발생단으로 구성된 것을 특징으로 한다.

본 발명의 데이터 입/출력 버퍼회로에 있어서, 상기 논리 게이트단은 배타적 OR 게이트로 구성된 것을 특징으로 한다.

본 발명의 데이터 입/출력 버퍼회로에 있어서, 상기 데이터 입/출력 검출수단은, 다중 비트 데이터에 대하여, 제 1 비트 데이터 입력 버퍼부의 출력 신호와 제 1 비트 데이터 출력 버퍼의 입력 신호를 비교하는 제 1 비트 데이터 비교단과, 제 2 비트 데이터 입력 버퍼부의 출력 신호와 제 2 비트 데이터 출력 버퍼의 입력 신호를 비교하는 제 2 비트 데이터 비교단과, 상기 제 1 및 제 2 비트 데이터 비교단의 출력 신호를 입력하여 논리연산하는 제 1 논리 게이트단과, 제 3 비트 데이터 입력 버퍼부의 출력 신호와 제 3 비트 데이터 출력 버퍼의 입력 신호를 비교하는 제 3 비트 데이터 비교단과, 제 4 비트 데이터 입력 버퍼부의 출력 신호와 제 4 비트 데이터 출력 버퍼의 입력 신호를 비교하는 제 4 비트 데이터 비교단과, 상기 제 3 및 제 4 비트 데이터 비교단의 출력 신호를 입력하여 논리연산하는 제 2 논리 게이트단과, 상기 제 1 및 제 2 논리 게이트단의 출력 신호를 논리연산하는 제 3 논리 게이트단과, 상기 제 3 논리 게이트단의 출력 신호에 의해 상기 스위칭 수단으로 펄스 신호를 발생하는 이퀄라이징 펄스 발생단으로 구성된 것을 특징으로 한다.

본 발명의 데이터 입/출력 버퍼회로에 있어서, 상기 제 1 내지 제 4 비트 데이터 비교단은 배타적 OR 게이트로 구성된 것을 특징으로 한다.

본 발명의 데이터 입/출력 버퍼회로에 있어서, 상기 제 1 내지 제 2 논리 게이트단은 NOR 게이트로 구성된 것을 특징으로 한다.

본 발명의 데이터 입/출력 버퍼회로에 있어서, 상기 제 3 논리 게이트단은 NAND 게이트로 구성된 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 2는 본 발명에 의한 데이터 입/출력 버퍼회로의 구성도이다.

도시된 바와 같이, 본 발명의 데이터 입/출력 버퍼회로는, 데이터 입/출력 패드(D0)로부터 들어온 데이터를 완충시켜 내부 회로쪽으로 출력하는 데이터 입력 버퍼부(11)와, 상기 내부 회로쪽에서 센싱된 데이터를 완충시켜 상기 데이터 입/출력 패드(D0)로 출력하는 데이터 출력 버퍼부(12)와, 상기 데이터 입력 버퍼부(11)의 출력 신호와 상기 데이터 출력 버퍼(12)의 입력 신호를 비교 검출한 신호를 출력하는 데이터 입/출력 검출부(200)와, 상기 데이터 출력 버퍼부(12)의 출력 신호 또는 상기 데이터 입력 버퍼부(11)의 입력 신호에 따른 전하를 상기 데이터 입/출력 검출부(200)의 출력 신호에 의해 인접한 다른 데이터 입/출력 패드(D1)와 서로 공유하도록 스위칭하는 N형 모스 트랜지스터(N1)를 포함하여 구성된다.

도 3은 도 2에 도시된 상기 데이터 입/출력 검출부(200)의 구성도로서, 1 비트 데이터를 비교 검출한 신호를 발생하는 회로 구성도이다.

상기 도면에서, 1비트의 입/출력 패드에 대하여, 1비트의 입/출력 패드에 각각 접속된 데이터 입력 버퍼부의 출력 신호(D0in)와 데이터 출력 버퍼의 입력 신호(Dout)를 비교하는 배타적 OR 게이트(XOR1)(201∼208)와, 상기 배타적 OR 게이트(XOR1)(201∼208)의 출력 신호에 의해 상기 NMOS 트랜지스터(N1)의 동작을 제어하는 펄스 신호를 발생하는 이퀄라이징 펄스 발생단(209∼216)으로 각각 구성된다.

도 4는 도 2에 도시된 데이터 입/출력 검출부(200)의 다른 구성도로서, 다중 비트 데이터를 비교 검출한 신호를 발생하는 회로 구성도이다.

상기 도면에서, 상기 데이터 입/출력 검출부(200)는, 제 1 비트 데이터 입력 버퍼부의 출력 신호(D0in)와 제 1 비트 데이터 출력 버퍼의 입력 신호(D0out)를 비교하는 배타적 OR 게이트(XOR9)와, 제 2 비트 데이터 입력 버퍼부의 출력 신호(D1in)와 제 2 비트 데이터 출력 버퍼의 입력 신호(D1out)를 비교하는 배타적 OR 게이트(XOR10)와, 상기 배타적 OR 게이트(XOR9 및 XOR10)의 출력 신호를 입력하여 논리연산하는 NOR 게이트(NOR1)와, 제 3 비트 데이터 입력 버퍼부의 출력 신호(D3in)와 제 3 비트 데이터 출력 버퍼의 입력 신호(D3out)를 비교하는 배타적 OR 게이트(XOR11)와, 제 4 비트 데이터 입력 버퍼부의 출력 신호(D4in)와 제 4 비트 데이터 출력 버퍼의 입력 신호(D4out)를 비교하는 배타적 OR 게이트(XOR12)와, 상기 배타적 OR 게이트(XOR11 및 XOR12)의 출력 신호를 입력하여 논리연산하는 NOR 게이트(NOR2)와, 상기 NOR 게이트(NOR1 및 NOR2)의 출력 신호를 논리연산하는 NAND 게이트(NAND1)와, 상기 NAND 게이트(NAND1)의 출력 신호에 의해 상기 스위칭 수단으로 펄스 신호를 발생하는 이퀄라이징 펄스 발생단(223)으로 구성된다.

도시된 바와 같이, 본 발명의 데이터 입/출력 버퍼 회로는 도 1에 도시된 종래의 데이터 입/출력 버퍼 회로에 입/출력 핀과 데이터 출력을 모니터링하는 데이터 입/출력 검출부(200)와 전하 플로우 라인(charge flow line)을 두어 인접한 입/출력 핀들간에 전하를 재활용하게 함으로써 낮은 전원 전압하에서도 입/출력 핀을 구동할 수 있도록 한 구조를 가지고 있다.

본 발명의 데이터 입/출력 버퍼 회로에서 사용된 데이터 입/출력 검출부(200)는 도 3 및 도 4에 도시된 바와 같이, 데이터 비교부와 이퀄라이징 펄스 발생부가 조합된 구조를 가지고 있다. 그 동작은 입력핀(D0in)과 출력핀(D0out) 값을 비교해서 이들 값이 동일하면 데이터 비교부가 '로우' 상태를 출력하고, 이 신호를 입력으로 하는 이퀄라이징 펄스 발생부가 '로우'를 출력하므로써, 도 2의 NMOS 트랜지스터(N1)가 턴오프 상태를 유지하도록 한다(록킹 상태). 그리고, 상기 입력핀(D0in)의 데이터와 출력핀(D0out)의 데이터가 동일하지 않으면 비교부가 '하이' 상태를 출력하고, 이를 입력으로 하는 이퀄라이징 펄스 발생부가 '하이' 펄스를 출력하게 하므로써, 도 2의 NMOS 트랜지스터(N1)가 턴온되어 전하 플로우 라인을 사용가능 상태가 되게 한다.

그리고, 또 다른 입/출력 버퍼부(120)에서도 위와 같은 동작을 수행하여, NMOS 트랜지스터(N2)가 턴온되어 전하 플로우 라인을 사용가능한 상태로 만들게 되면, 두 입/출력 버퍼에서 NMOS 트랜지스터(N1, N2)가 동시에 턴온되게 되어 전하를 재활용할 수 있는 완전한 경로를 구성하게 된다. 이러한 조건을 갖춘 상태에서 데이터 입/출력 패드(D0)의 상태가 '하이'에서 '로우'로 천이하고, 데이터 입/출력 패드(D1)의 상태가 '로우'에서 '하이'로 천이하면 데이터 입/출력 패드(D0)의 전하가 데이터 입/출력 패드(D1)로 이동하여 전하를 재사용하게 되는 것이다. 여기에 사용된 이퀄라이징 펄스 발생부의 동작은 '로우'에서 '하이' 전이 상태는 '하이' 펄스를 출력하고, '하이'에서 '로우' 전이 상태는 '로우' 상태를 유지하는 동작을 수행한다.

도 5는 본 발명의 데이터 입/출력 버퍼 회로의 전체적인 동작 타이밍도를 나타낸 것이다.

데이터 입/출력 패드(D0)와 데이터 입/출력 패드(D1)가 전이를 반복할 때 데 이터 입력 버퍼의 출력 신호(D0in)와 데이터 출력 버퍼의 입력 신호(D0out)에 따라 데이터 입/출력 검출부(200)의 출력 신호가 '하이' 펄스가 발생하는 관계를 나타내고 있다.

도 6은 본 발명의 데이터 입/출력 검출부의 동작 타이밍을 나타내고 있다.

이상에서 설명한 바와 같이, 본 발명의 데이터 입/출력 버퍼 회로에 의하면, 2개의 입/출력 패드의 전하를 비교 검출하여 서로 공유하도록 하므로써, 저전원 동작시 출력 버퍼의 속도를 향상시키고 안정적인 출력 전압 레벨을 확보할 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

1. 데이터 입/출력 버퍼회로에 있어서,

   데이터 입/출력 패드로부터 들어온 데이터를 완충시켜 내부 회로쪽으로 출력하는 데이터 입력 버퍼부와,

   상기 내부 회로쪽에서 센싱된 데이터를 완충시켜 상기 데이터 입/출력 패드로 출력하는 데이터 출력 버퍼부와,

   상기 데이터 입력 버퍼부의 출력 신호와 상기 데이터 출력 버퍼의 입력 신호를 비교 검출한 신호를 출력하는 데이터 입/출력 검출수단과,

   상기 데이터 출력 버퍼부의 출력 신호 또는 상기 데이터 입력 버퍼부의 입력 신호에 따른 전하를 상기 데이터 입/출력 검출수단의 출력 신호에 의해 인접한 다른 데이터 입/출력 패드와 서로 공유하도록 스위칭하는 스위칭 수단을 포함하여 구성된 것을 특징으로 하는 데이터 입/출력 버퍼회로.
2. 제 1 항에 있어서, 상기 스위칭 수단은,

   N형 모스 트랜지스터로 구성된 것을 특징으로 하는 데이터 입/출력 버퍼회로.
3. 제 1 항에 있어서, 상기 데이터 입/출력 검출수단은,

   1 비트 데이터에 대하여,

   상기 데이터 입력 버퍼부의 출력 신호와 상기 데이터 출력 버퍼의 입력 신호를 비교하는 논리 게이트단과,

   상기 논리 게이트단의 출력 신호에 의해 상기 스위칭 수단으로 펄스 신호를 발생하는 이퀄라이징 펄스 발생단으로 구성된 것을 특징으로 하는 데이터 입/출력 버퍼회로.
4. 제 3 항에 있어서, 상기 논리 게이트단은,

   배타적 OR 게이트로 구성된 것을 특징으로 하는 데이터 입/출력 버퍼회로.
5. 제 1 항에 있어서, 상기 데이터 입/출력 검출수단은,

   다중 비트 데이터에 대하여,

   제 1 비트 데이터 입력 버퍼부의 출력 신호와 제 1 비트 데이터 출력 버퍼의 입력 신호를 비교하는 제 1 비트 데이터 비교단과,

   제 2 비트 데이터 입력 버퍼부의 출력 신호와 제 2 비트 데이터 출력 버퍼의 입력 신호를 비교하는 제 2 비트 데이터 비교단과,

   상기 제 1 및 제 2 비트 데이터 비교단의 출력 신호를 입력하여 논리연산하는 제 1 논리 게이트단과,

   제 3 비트 데이터 입력 버퍼부의 출력 신호와 제 3 비트 데이터 출력 버퍼의 입력 신호를 비교하는 제 3 비트 데이터 비교단과,

   제 4 비트 데이터 입력 버퍼부의 출력 신호와 제 4 비트 데이터 출력 버퍼의 입력 신호를 비교하는 제 4 비트 데이터 비교단과,

   상기 제 3 및 제 4 비트 데이터 비교단의 출력 신호를 입력하여 논리연산하는 제 2 논리 게이트단과,

   상기 제 1 및 제 2 논리 게이트단의 출력 신호를 논리연산하는 제 3 논리 게이트단과,

   상기 제 3 논리 게이트단의 출력 신호에 의해 상기 스위칭 수단으로 펄스 신호를 발생하는 이퀄라이징 펄스 발생단으로 구성된 것을 특징으로 하는 데이터 입/출력 버퍼회로.
6. 제 5 항에 있어서, 상기 제 1 내지 제 4 비트 데이터 비교단은,

   배타적 OR 게이트로 구성된 것을 특징으로 하는 데이터 입/출력 버퍼회로.
7. 제 5 항에 있어서, 상기 제 1 내지 제 2 논리 게이트단은 NOR 게이트로 구성된 것을 특징으로 하는 데이터 입/출력 버퍼회로.
8. 제 5 항에 있어서, 상기 제 3 논리 게이트단은 NAND 게이트로 구성된 것을 특징으로 하는 데이터 입/출력 버퍼회로.

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