KR19980030360A - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특정 셀의 저장된 데이타를 전송하는 다수개의 데이타 경로들과, 승압부를 가지며, 상기 데이타 경로들의 출력을 입력으로 하는 한개의 데이타 출력 버퍼 회로와, 상기 데이타 경로들 수 만큼의 수를 가지며 그 데이타 경로들의 출력과 상기 데이타 출력 버퍼 회로의 출력을 입력으로 하는 데이타 출력 드라이버 회로로 이루어지며, 데이타 경로 수 만큼의 데이타 출력 버퍼 회로의 수를 하나 또는 다수개로 줄여 전체적인 칩 면적의 축소를 구현할 수 있으며 또한, 데이타 출력 드라이버 회로는 데이타 출력 버퍼 회로로 부 터의 출력신호에 의해 미리 인에이블된 상태에서 데이타 경로의 정보를 입력 받음으로서 속도 향상을 기할 수 있는 효과가 있다.

Description

반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 주변 회로 영역의 축소된 면적을 구현하기 위한 반도체 메모리 장치에 관한 것이다.

일반적으로, 다이내믹 랜덤 억세스 반도체 메모리 장치의 기본 적인 동작은 셀에 저장된 데이타를 읽거나 외부의 데이타를 특정 셀에 저장하는 것이다. 셀내에 저장되어 있던 데이타를 읽어서 데이타 출력 패드로 출력하기 위해서는 먼저 X-어드레스에 의해서 선택되는 하나 또는 다수의 워드라인과 Y-어드레스에 의해서 선택되는 하나 또는 다수의 비트라인에 의해서 하나 또는 다수의 특정 셀의 데이타가 상기 비트라인으로 실린다. 이 데이타는 각기 다른 입출력 라인으로 실린 후 입출력 센스 앰프 회로에 의해 증폭된 전압 레벨로 각기 다른 데이타 출력 경로를 거쳐서 각각의 데이타 출력 버퍼의 입력 정보로 된다.

도 1은 종래 기술의 일실시예에 따른 데이타 출력 버퍼와 데이타 출력 드라이버 회로를 보인 도면이다. 도 1을 참조한다. 데이타 출력 버퍼 회로 103은 상기 입력 정보 DB0, DBB0 101를 입력으로 하여 데이타 출력 드라이버 회로 105를 구동시키는 신호 DOKP, DOKN 103을 출력한다. 상기 데이타 출력 버퍼 회로 103의 출력신호 DOKP, DOKN 중 하나는 그 데이타 출력 버퍼 회로 103내의 승압 회로(도면에 도시되지 않음)에 의해 내부 전원 전압 보다 높은 전압 레벨로서 승압된 후 상기 데이타 출력 드라이버 회로 105의 일단으로 입력된다. 즉, 상기 데이타 출력 드라이버 회로 105는 풀업 트랜지스터 105a와 풀다운 트랜지스터 105b로 구성되며 상기 승압 전압 레벨의 신호는 상기 풀업 트랜지스터 105a의 게이트단으로 입력되고 그 반대 위상의 다른 정보는 상기 풀다운 트랜지스터 105b의 게이트단으로 입력된다. 데이타 입출력 패드로 제공되는 신호 DQO는 상기 풀업 트랜지스터 105a가 하이이고 상기 풀다운 트랜지스터 105b가 로우일떼 하이로, 상기 풀업 트랜지스터 105a가 로우이고 상기 풀다운 트랜지스터 105b가 하이일때는 로우가 된다. 이때, 상기 풀업 트랜지스터 105a가 하이일때의 전압 레벨은 전술한 승압된 전압(내부 전원 전압 + Vth)이어야만 한다. 현재의 16메가 이상의 다이내믹 랜덤 억세스 반도체 메모리 장치 즉, 디램은 데이타 경로를 통해 각각의 데이타 출력 버퍼 103로 부터 입력되는 DBn, DBBn에 의한 데이타 출력 드라이버 회로 105 각각의 출력신호가 DOKP, DOKN 트랜지스터 105a, b의 입력으로 이용된다. 따라서, 도 1에 제시한 바와 같이 종래의 구성에서는 데이타 출력의 수 만큼 데이타 출력의 경로 및 데이타 출력 버퍼 회로, 데이타 출력 드라이버 회로가 존재하여 개별적으로 동작을 하여야만 한다. 이러한 구성은 데이타 출력 수 만큼 데이타 출력 버퍼 회로들이 존재하여야 한다. 또한, 데이타 출력 버퍼 회로들 내에는 전술한 바와 같은 승압 회로를 내장하여야 되며 이에 따라 메인 펌핑 커패시터 또한 그 수 만큼 요구되기 때문에 칩 면적의 상당 부분을 차지하게 되는 문제점이 있다.

상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 데이타 출력 버퍼 회로 수를 최소화하여 칩 면적을 줄이기 위한 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 하나의 데이타 출력 버퍼를 가지기 위한 반도체 메모리 장치를 제공함에 있다.

도 1은 종래 기술의 일실시예에 따른 데이타 출력 버퍼와 데이타 출력 드라이버 회로를 보인 도면이고,

도 2는 본 발명의 일실시예에 따른 데이타 출력 버퍼와 데이타 출력 드라이버 회로를 보인 도면이고,

도 3은 도 1에 따른 각각의 신호의 파형도이고,

도 4는 도 2에 따른 각각의 신호의 파형도이다.

이러한 본 발명의 목적들을 달성하기 위하여 본 발명은, 다수의 데이타 출력 드라이버 회로를 구동하기 위하여 하나 또는 그 수가 감소된 데이타 출력 버퍼 회로를 가지는 반도체 메모리 장치를 향한 것이다.

본 발명은 전체 칩의 면적을 감소할 수 있으며, 만일 16메가 디램인 경우 종래의 그 구성은 8개의 데이타 경로와 8개의 데이타 출력 버퍼 회로가 필요했지만 본 발명은 8개의 데이타 경로와 접속된 1개의 데이타 출력 버퍼 회로에 의해 이에 접속된 8개의 데이타 출력 드라이버 회로가 제어된다. 이에 대한 상세한 내용은 후술되는 바와 같다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

도 2는 본 발명의 일실시예에 따른 데이타 출력 버퍼와 데이타 출력 드라이버 회로를 보인 도면이다. 도 2를 참조하면, 다수의 데이타 경로들이 존재하여 그 데이타 경로들은 한쌍의 데이타 라인으로 구성된다. 이러한 데이타 라인은 프리차아지 동작 모드일때 동일한 레벨로 프리차아지 되어 있다가 액티브 시 하나의 라인이 선택되면 각기 다른 위상으로 전위증폭(develop)된다. 본 발명에 따른 데이타 출력 버퍼 회로 111은 상기 데이타 경로로 부터 유입되는 입력 정보 DB, DBB에 의해 제어된다. 데이타 출력 드라이버 회로들 109…115는 전원전압단과 접지전압단 사이에 채널이 직렬 접속된 풀업 트랜지스터 109a(115a), 풀업 스위칭 트랜지스터 109b(115b), 풀다운 스위칭 트랜지스터 109c(115c), 풀다운 트랜지스터 109d(115d)으로 이루어진다. 상기 데이타 출력 드라이버 회로들 109…115의 상기 풀업 트랜지스터 109a(115a)와 풀다운 트랜지스터 109d(115d)는 상기 본 발명에 따른 데이타 출력 버퍼 회로 111의 출력신호 DOKP, DOKN에 의해 구동되고, 상기 스위칭 트랜지스터들은 상기 입력 정보 DB, DBB에 의해 제어된다.

이에 대한 상세한 동작 설명은 도 4의 신호 파형을 보인 도면을 참조하여 동시에 설명한다. 한편, 도 3은 도 1의 종래 기술의 일실시예에 따른 신호 파형도로서 도 4의 그것과 유사함을 알 수 있다.

우선, 다수의 데이타 경로 중 임의의 데이타 경로가 선택되어 데이타가 실리게 되면 선택된 데이타는 로우로 프리차아지 되었다가 전위증폭되어 다수의 DB 측 데이타 라인 중 하나라도 하이로 전위증폭되면 데이타 출력 버퍼 회로 111내의 승압 부에 의해 승압된 레벨인 DOKP가 인에이블되어 모든 데이타 출력 드라이버 회로의 풀업 트랜지스터들은 109a(115a)가 턴온된다. 또한, DBB측의 데이타 라인 중 하나라도 하이로 전위증폭되면 데이타 출력 버퍼의 DOKN이 인에이블되어 모든 데이타 출력 드라이버 회로들의 풀다운 트랜지스터들 109d(115d)은 턴온된다. 다수의 데이타 경로중 임의의 데이타 경로가 선택되었을때 이 데이타 경로가 프리차아지되어 DB, DBB가 각각 하이, 로우로 프리차아지 되어 있다가 DB측 데이타 경로에 데이타가 실리어 DB, DBB가 모두 로우가 되면 데이타 출력 드라이버 회로의 풀업 스위칭 트랜지스터 109b(115b)가 턴온되어 DOKP에 의해 미리 턴온된 풀업 트랜지스터를 통하여 그 풀업 트랜지스터의 소오스단의 출력 레벨을 데이타 출력 패드로 전달한다. 데이타 경로가 프리차아지되어 DB, DBB가 각각 하이, 로우로 프리차아지되어 있다가 DBB측 데이타 경로에 데이타가 실리어 DB, DBB가 모두 하이가 되면 데이타 출력 드라이버 회로의 풀다운 스위칭 트랜지스터를 턴온시켜 DOKN에 의해서 미리 턴온된 풀다운 트랜지스터 109d의 드레인단의 데이타 출력 레벨을 데이타 출력 패드로 전달한다.

상기한 바와 같은 본 발명에 따르면, 종래의 데이타 경로 수 만큼의 데이타 출력 버퍼 회로의 수를 하나 또는 다수개로 줄여 전체적인 칩 면적의 축소를 구현할 수 있으며 또한, 데이타 출력 드라이버 회로는 데이타 출력 버퍼 회로 111로 부 터의 출력신호에 의해 미리 인에이블된 상태에서 데이타 경로의 정보를 입력 받음으로서 속도 향상을 기할 수 있는 효과가 있다.

Claims (7)

1. 반도체 메모리 장치에 있어서 특정 셀의 저장된 데이타를 전송하는 다수개의 데이타 경로들과, 승압부를 가지며, 상기 데이타 경로들의 출력을 입력으로 하는 한개의 데이타 출력 버퍼 회로와, 상기 데이타 경로들 수 만큼의 수를 가지며 그 데이타 경로들의 출력과 상기 데이타 출력 버퍼 회로의 출력을 입력으로 하는 데이타 출력 드라이버 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1항에 있어서 상기 데이타 출력 드라이버 회로는 전원전압단과 접지전압단 사이에 채널이 직렬 접속된 풀업 트랜지스터, 풀업 스위칭 트랜지터, 풀다운 스위칭 트랜지스터 그리고, 풀다운 트랜지스터로 각각 이루어짐을 특징으로 하는 반도체 메모리 장치.
3. 제 1항 또는 제 2항에 있어서 상기 풀업 트랜지스터는 상기 데이타 출력 버퍼 회로의 제 1출력신호에 의해 제어되고 상기 풀다운 트랜지스터는 상기 데이타 출력 버퍼 회로의 제 2출력신호에 의해 제어됨을 특징으로 하는 반도체 메모리 장치.
4. 제 3항에 있어서 상기 제 1출력신호는 상기 승압부를 통과한 신호이며 내부 전원 전압 ＋ 문턱전압의 승압된 레벨임을 특징으로 하는 반도체 메모리 장치.
5. 제 1항 또는 제 2항에 있어서 상기 풀업 및 풀다운 스위칭 트랜지스터는 상기 데이타 경로들의 출력신호에 의해 제어됨을 특징으로 하는 반도체 메모리 장치.
6. 제 1항에 있어서 상기 반도체 메모리 장치는 상기 데이타 경로가 프리차아지되어 있다가 특정 데이타 경로가 선택되면 상기 데이타 출력 버퍼 회로의 제 1, 2출력신호가 발생되어 상기 모든 데이타 출력 드라이버 회로의 풀업, 풀다운 트랜지스터가 미리 구동되며 상기 선택된 데이타 경로에 접속된 상기 데이타 출력 드라이버 회로의 풀업 풀다운 스위칭 트랜지스터가 구동되어 출력된 데이타를 데이타 출력 패드로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
7. 제 1항에 있어서 상기 데이타 출력 버퍼 회로는 상기 데이타 출력 드라이버 회로의 구동 능력을 향상시키기 위하여 하나 또는 그 이상으로 이루어짐을 특징으로 하는 반도체 메모리 장치.