JPH1123667A - 回路装置の試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 プログラマブル論理素子を含んだ回路試験を
簡単にする。 【解決手段】 回路装置２００内において、試験対象素
子２０４の周辺のＦＰＧＡ２０２ａ〜２０２ｄの演算論
理を原回路の構成から書き換える。具体的には、回路装
置２００の入出力端子２０６と試験対象素子２０４との
間の信号が素通りするように、周辺のＦＰＧＡ内にスル
ーパスが構成されるように書き換えを行う。これによ
り、試験対象となる回路の構成をプローブ針等を用いる
ことなく簡単にすることができ、テストパターンの削減
による試験時間の短縮等が図られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラムにより
外部から論理回路構成を書き換え可能なプログラマブル
論理素子を含んで構成される回路装置の回路試験を行う
試験方法に関する。

【０００２】

【従来の技術】プログラマブル論理素子としては、例え
ば、ＦＰＧＡ（Field Programmable Gate Array）があ
る。ＦＰＧＡは、ＡＮＤやＯＲのエレメントのアレイを
含んでおり、端子から所定の電流パルスを印加すること
によりアレイ状の配線の交点を溶断したりすることによ
り、チップ内に所望の論理回路構成をプログラミングす
ることができる。配線を溶断する種類のものは、一旦書
き込んだ内容を書き換えることは困難であるが、他にフ
ローティングゲートなどを用いて繰り返し電気的に書き
換え可能とした構成を有するものがある。

【０００３】この書き換え可能なＦＰＧＡを含んで構成
される回路装置を試験する回路試験方法の従来技術とし
て、特開平７−１９８７８４号公報に開示される「演算
論理診断装置」がある。これを以下、説明する。図１３
は、ＦＰＧＡデバイスの内部を構成する基本論理ブロッ
クの一般的なブロック構成図である。基本論理ブロック
２は、少なくとも一つの入力信号４を入力され、出力信
号６を出力する。基本論理ブロック２内には、入力信号
４の値“ａ”、“ｂ”、“ｃ”に基づいて論理演算“ｘ
＝ｆ（ａ，ｂ，ｃ）”を行う論理セル８が含まれる。こ
の論理セル８の出力ｘは、レジスタ１０とセレクタ１２
に渡される。セレクタ１２は、論理セル８から直接渡さ
れる当該論理セル８の出力と、一旦レジスタ１０に保持
された論理セル８の出力とを入力され、これらのいずれ
かを選択して、基本論理ブロック２の出力信号６として
出力する。図１３に示す構成は、一般形であり、実際に
はレジスタ１０やセレクタ１２を含まない構成もあり得
る。

【０００４】図１４は、このような基本論理ブロック２
が９個含まれて構成されるＦＰＧＡの一例の概略の回路
構成図である。図において、ＦＰＧＡ２０は、点線で区
切られる縦３列、横３行の９個の基本論理ブロック２か
らなることが示されている。ここで述べる従来技術は、
この原回路にスキャンレジスタを内蔵させて、故障箇所
の特定を図るものである。図１５は、スキャンレジスタ
が内蔵されたＦＰＧＡの一例の概略の回路構成図であ
る。従来技術は、ＦＰＧＡのプログラミングを行うに際
して、原回路の回路情報に基づいて、スキャンレジスタ
３０を組み込む修正処理を行い、スキャンレジスタ３０
を含んだ回路情報を生成する。そしてその生成された回
路情報によってＦＰＧＡのプログラミングが行われる。
スキャンレジスタ３０は、ＦＰＧＡ２０の信号端子３
２、３４の間でチェーン状に接続される。これらスキャ
ンレジスタ３０は、各基本論理ブロック２の演算結果を
一時保持して、ＦＰＧＡ外部で観測するために用いられ
る。またスキャンレジスタ３０は、例えば信号端子３２
から制御信号にて指定され値を設定されたり、信号端子
３４へ値を読み出されたりする。

【０００５】このようにスキャンレジスタ３０を各基本
論理ブロック２間に配置することにより、各基本論理ブ
ロック２の入力側のスキャンレジスタ３０に既知の値を
設定し、それに対する基本論理ブロック２の出力をその
出力側のスキャンレジスタ３０にて観測することができ
る。すなわち、これにより、ＦＰＧＡ内の故障箇所の特
定が容易となる。

【０００６】なお、故障箇所が回路の信号経路上に一つ
のみ存在する単一縮退故障を検出できるような入出力デ
ータのパターンは例えばＡＴＰＧ（Auto Test Pattern
Generator）で生成される。このＡＴＰＧのアルゴリズ
ムについては、例えば渡部誠：編著「超ＬＳＩ設計」株
式会社企画センター：発行（昭和５８年）ｐ．１９８〜
２０７に示されている。

【０００７】図１６は、上記従来技術の回路試験方法の
手順を示すフロー図である。まず、図１４に示す原回路
（Ｓ１００）を構成する各基本論理ブロック２の出力側
にスキャンレジスタを挿入し（Ｓ１０２）、第２の回路
を得る（Ｓ１０４）。

【０００８】このスキャンレジスタにおいて、各基本論
理ブロックの出力結果を観測することができるので、こ
のスキャンレジスタはあたかも出力値を観測するための
ピンと見立てられる。よって、スキャンレジスタをピン
と見立てる変換を回路構成情報に対して行い（Ｓ１０
６）、第３の回路の回路構成情報を得る（Ｓ１０８）。
この第３の回路に対して、単一縮退故障を仮定してテス
トパターンを生成し（Ｓ１１０）、入力試験データ（Ｓ
１１２）とそれに対する期待値（Ｓ１１４）とを得る。

【０００９】レジスタを挿入された第２の回路の回路構
成情報は、ＦＰＧＡに書き込まれる（Ｓ１１６）。この
ＦＰＧＡのレジスタに、上記入力試験データが設定され
Ｓ１１８）、論理演算を１クロック進める（Ｓ１２
０）。その結果、レジスタに出力データが格納され、こ
れが読み出される（Ｓ１２２）。この出力データと上記
期待値とが比較され（Ｓ１２４）、不一致であればその
基本論理ブロックに関して故障が存在することになる
（Ｓ１２６）。処理Ｓ１１８〜Ｓ１２４は、入力データ
が残っている限り（Ｓ１２８）、繰り返され、入力デー
タが無くなれば試験が終了する（Ｓ１３０）。上述した
従来方法によれば、ＦＰＧＡ内部の故障箇所を特定する
ことができる。

【００１０】また、他の従来技術は、複数の素子が配置
された基板上の特定の素子を試験対象素子とするもので
ある。これは、試験対象素子の信号端子につながる当該
素子の周辺の配線にプローブ針を配置、接触させ、この
プローブ針を介して試験のための信号の入出力を行うと
いうものである。これには、例えば各端子ごとにプロー
ブ針の位置調整を行う方法と、信号端子の配置が同一で
ある試験を多数行う場合によく用いられるプローブカー
ドによる方法とがある。後者のプローブカードは、単一
の基板にプローブ針が試験対象素子の信号端子配列に合
わせて予め取り付けられているので、プローブ針の位置
調整の手間が削減される。

【００１１】複数の素子が配置された基板の回路試験を
行う他の従来技術として、基板全体を対象としてファン
クション試験を行うという方法と、境界スキャン法によ
り試験する方法がある。このうち前者は、回路装置の基
板上の全素子に対応して考えられる様々なテストパター
ンを入力し、その出力によって故障箇所を特定するもの
である。後者の境界スキャン法は、試験対象素子のなる
べく近傍に配置されるスキャンレジスタ等を介してテス
トパターンの入力及びその出力の取り出しを行うもので
ある。

【００１２】また、ＦＰＧＡの外部の故障、つまりＦＰ
ＧＡが取り付けられる基板配線の不良などの検出に関連
する従来技術として、特開昭６０−１６７５５４号公報
に開示される「導通試験方式」がある。この導通試験方
式は、時分割交換機のサービス呼ごとの、通話路に発生
し得る障害箇所を発見するためのものであるが、ＦＰＧ
Ａに適用することができる。

【００１３】図１７、図１８は、上記導通試験方式を説
明する伝送システムの概略の構成図である。図におい
て、個別終端回路４０ａ、４０ｂは、各種の回線に係る
加入者電話機４２ａ、４２ｂにて使用されるデータと、
伝送路に適用される伝送方式に適した信号とを変換する
装置である。個別終端回路４０ａ、４０ｂ内には、それ
ぞれ導通試験機能部４８ａ、４８ｂが設けられる。個別
終端回路４０ａ、４０ｂと伝送路との間には通信端末イ
ンターフェース４４ａ、４４ｂが設けられ、これにより
所定のプロトコル変換が行われる。伝送路上には交換機
が存在し、交換機の時間スイッチ４６ａ〜４６ｃを介し
て、個別終端回路４０ａ、４０ｂは相互に接続される。

【００１４】サービス発呼側の加入者電話機と被呼側の
加入者電話機とは、各時間スイッチにおいて、図に示す
点線矢印の接続によって、相互に接続される。上記従来
技術は、この実際の通話接続をする前に、各時間スイッ
チにおいて図１７又は図１８に示す幅広空白矢印の接続
によって実現される折り返し接続を行う。例えば、図１
７に示す例では、発呼側の導通試験機能部４８ａが、通
話に使用するチャネルにデジタル試験パターンを送出す
る。この試験パターンは時間スイッチ４６ａで折り返し
て、導通試験機能部４８ａに戻る。導通試験機能部４８
ａは、送出したパターンと受信したパターンとを比較し
て伝送路５０ａ、５０ｂの導通を確認する。伝送路５０
ａ、５０ｂの導通を確認すると、時間スイッチ４６ａと
時間スイッチ４６ａの次に接続される時間スイッチ４６
ｂとの間の伝送路５２ａ、５２ｂの導通が確認される。
これは、伝送路５０ａ、５０ｂについての上記導通試験
と同様に、時間スイッチ４６ｂにおいて折り返し接続を
形成して行われる。このようにして、順次発呼側から被
呼側までの伝送路の導通が確認される。もしある時間ス
イッチでの折り返し接続試験において異常が検出された
場合には、その時間スイッチを含んだ折り返し伝送路に
異常があることが特定される。

【００１５】図１８も、折り返し接続による導通試験の
順序が図１７と異なるのみで、基本的に同様である。こ
の技術を用いれば、ある素子からＦＰＧＡへの２線につ
いて、ＦＰＧＡ内で折り返し接続を構成して、それら２
線に関する配線の異常を検出することが可能である。

【００１６】

【発明が解決しようとする課題】このように、特開平７
−１９８７８４号公報に示される従来技術は、ＦＰＧＡ
を構成する基本論理ブロック内に起こる縮退故障を検出
することに対しては有効であるが、ＦＰＧＡが搭載され
た基板やマルチチップモジュール（以下、ＭＣＭと略
す。）において部品実装時、並びに装置使用時の振動な
どで発生し得る部品接合部や基板上でのオープン故障、
ショート故障の検出には適していないという問題点があ
った。また、ＦＰＧＡを含んで構成される回路装置に
は、ＦＰＧＡ以外の部品も使用されるため、上述したＦ
ＰＧＡ内部の縮退故障を検出する回路試験方法は、ＦＰ
ＧＡ以外の部品で発生する不良の検出に適したものでは
ないという問題点もあった。

【００１７】また、プローブ針を用いるプロービングで
は、プローブ針の位置合わせが大変であるという問題が
あった。特にこの問題は素子の集積度が高い場合など、
その信号端子数が多くなるほど重大となる。一方、プロ
ーブカード等の治具を用いるプロービングでは、治具を
制作する必要があるため、そのための制作時間やコスト
を要し、回路試験を簡単に行うことができないという問
題があった。プローブカードのメリットは同じ端子配列
に対する試験を繰り返し行う場合には発揮されるが、そ
うでない場合にはこの問題点によるデメリットの方が大
きくなる。

【００１８】次に、基板全体を対象としてファンクショ
ン試験を行う方法では、試験対象を特定の素子に絞り込
むことができないという問題がある。よって、試験対象
が基板上の全素子となり、対象が複雑となるのに応じて
級数的にテストパターンの数が増大する。そのため、テ
ストパターンの生成やそれを用いた試験の実施に長時間
を要するという問題があった。

【００１９】また、境界スキャン法による方法は、試験
対象素子が境界スキャンを内蔵していない場合には適用
できないという問題があった。なお。その場合でも、試
験対象素子の周辺の素子が境界スキャンを有している場
合には、それを介してテストパターンの入出力を行うこ
とができる。しかし、その場合、境界スキャンにより定
義される範囲内には試験対象素子以外の部分も含まれる
ことになり、その分、対象が複雑となる。よって、上記
基板全体を対象とする場合ほどではないが、同種の問題
を生じる。

【００２０】特開昭６０−１６７５５４号公報に開示さ
れる「導通試験方式」を用いた試験方法では、ＦＰＧＡ
内での折り返しにより接続される２信号線のいずれに異
常があるのかまでは特定できないという問題があった。

【００２１】本発明は上記問題点を解消するためになさ
れたもので、ＦＰＧＡ等のプログラマブル論理素子を含
んで構成される回路装置において発生し得る故障の箇所
の特定を簡単に行うことができる回路試験方法を提供す
ることを目的とする。

【００２２】

【課題を解決するための手段】第１の本発明に係る回路
試験方法は、外部からのアクセスによりその内部の演算
論理を書き換え可能なプログラマブル論理素子を含んで
構成される回路装置を試験する回路試験方法であって、
前記回路装置に含まれる試験対象素子の試験を行う際
に、当該試験対象素子と前記回路装置の入出力端子との
間に介在する前記プログラマブル論理素子の前記演算論
理を書き換えて、当該プログラマブル論理素子内に前記
試験対象素子と前記入出力端子との間の信号を透過させ
るスルーパスを形成するものである。

【００２３】第２の本発明に係る回路試験方法は、第１
の発明に係る回路試験方法を、前記回路装置の基板配線
にプローブ針を接触させプロービングによる回路試験を
行うことができ、前記プロービングを制御するプローブ
制御部を備えた回路装置の試験装置に適用するものであ
り、前記試験対象素子の信号端子のうち前記回路装置の
前記入出力端子との間で直接、前記信号を伝達できない
ものについては、前記プローブ制御部が、前記スルーパ
スの形成情報及び前記回路装置の基板配線情報に基づい
て、当該信号端子につながる前記基板配線に前記プロー
ブ針を接触させ、前記回路装置の前記入出力端子及び前
記プローブ針と前記試験対象素子との間で前記信号を伝
達させて前記試験対象素子の前記回路試験を行うもので
ある。

【００２４】第３の本発明に係る回路試験方法は、第１
の発明に係る回路試験方法において、前記試験対象素子
の信号端子の少なくとも一部に関して、当該信号端子と
前記回路装置の前記入出力端子との間に介在する前記プ
ログラマブル論理素子のうち、信号経路上、当該信号端
子に最も近い近傍プログラマブル論理素子を選択し、前
記近傍プログラマブル論理素子の前記演算論理を書き換
えて、当該近傍プログラマブル論理素子内に、前記入出
力端子から当該信号端子への入力データ又は当該信号端
子から前記入出力端子への出力データを一時保持するス
キャンレジスタを構成するというものである。

【００２５】第４の本発明に係る回路試験方法は、第３
の発明に係る回路試験方法において、前記回路装置に含
まれる試験対象素子の試験を行う際に、前記プログラマ
ブル論理素子には、前記入力データを一時保持する前記
スキャンレジスタの後段に複数の前記信号端子に対応し
てその出力を振り分け可能なデコーダが形成され、前記
スキャンレジスタには複数の前記入力データが一つにま
とめられた符号化データが前記入出力端子から入力され
て格納され、前記デコーダは、前記符号化データを読み
出し、複数の前記入力データを復元し、それら前記入力
データをそれぞれ対応する前記信号端子へ向けて出力す
るというものである。

【００２６】第５の本発明に係る回路試験方法は、第３
の発明に係る回路試験方法において、前記回路装置に含
まれる試験対象素子の試験を行う際に、前記プログラマ
ブル論理素子には、前記出力データを一時保持する前記
スキャンレジスタの前段に複数の前記信号端子に対応す
る前記出力データを受け付け可能なコーダが形成され、
前記コーダは受け付けた複数の前記出力データを一つの
符号化データに統合し、前記スキャンレジスタは、前記
符号化データを一時保持するというものである。

【００２７】第６の本発明に係る回路試験方法は、第３
の発明に係る回路試験方法において、前記回路装置に含
まれる試験対象素子の試験を行う際に、前記プログラマ
ブル論理素子には、前記入力データを一時保持する前記
スキャンレジスタの後段に、前記信号端子にそれぞれ対
応した複数の出力線の一つを選択するセレクタが形成さ
れ、前記セレクタは、選択した前記出力線に前記スキャ
ンレジスタから読み出した前記入力データを出力すると
いうものである。

【００２８】第７の本発明に係る回路試験方法は、第３
の発明に係る回路試験方法において、前記回路装置に含
まれる試験対象素子の試験を行う際に、前記プログラマ
ブル論理素子には、前記出力データを一時保持する前記
スキャンレジスタの前段に、前記信号端子にそれぞれ対
応した複数の入力線の一つを選択するセレクタが形成さ
れ、前記セレクタは、選択した前記入力線から得られる
前記出力データを前記スキャンレジスタに出力するとい
うものである。

【００２９】第８の本発明に係る回路試験方法は、外部
からのアクセスによりその内部の演算論理を書き換え可
能なプログラマブル論理素子を含んで構成される回路装
置を試験する回路試験方法であって、前記プログラマブ
ル論理素子の２つの信号端子を選択して、当該プログラ
マブル論理素子の前記演算論理を書き換えて当該２信号
端子間を接続し、当該２信号端子間での信号の導通の有
無に基づいて、当該２信号端子に関わる基板配線の不良
を検知し、前記２信号端子の一方と当該２信号端子以外
の前記信号端子とからなる２信号端子の組合せを生成
し、前記プログラマブル論理素子の前記演算論理を書き
換えて当該２信号端子間を接続し、当該２信号端子間で
の信号の導通の有無に基づいて、いずれの信号端子に関
わる基板配線が不良であるかを特定するというものであ
る。

【００３０】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００３１】［実施の形態１］図１は、第１の実施の形
態に係るＦＰＧＡを含んだ回路装置の原回路の一例を示
す模式的な回路構成図である。この回路装置２００は、
基板に４つの書き換え可能なＦＰＧＡ２０２ａ〜２０２
ｄと試験対象素子２０４が搭載されて構成される。試験
対象素子２０４は、ＦＰＧＡであってもよいし、そうで
なくても構わない。基板には、この回路装置への入出力
端子２０６を集めたコネクタ２０８ａ、２０８ｂが設け
られている。一般に、試験対象素子２０４の信号端子の
少なくとも一部は、他の部品を介在して入出力端子２０
６と接続される。ここで実施される本発明は、その介在
する部品にＦＰＧＡ等のプログラマブル論理素子が含ま
れる場合に効力を発揮するものである。

【００３２】図に示す例では、試験対象素子２０４の各
信号端子はそれぞれＦＰＧＡ２０２ａ〜２０２ｄのいず
れかを介して入出力端子２０６に接続されている。ＦＰ
ＧＡ２０２ａ〜２０２ｄ内には、演算論理がプログラム
されている。つまり、試験対象素子２０４の信号端子と
入出力端子２０６との間には、それら演算論理が介在す
るので、一般には入出力端子２０６から入力されたテス
トデータは直接、試験対象素子２０４の信号端子には届
かないし、試験対象素子２０４から出力された出力結果
も直接、入出力端子２０６に届かない。そのため、試験
対象素子２０４の試験を行うことが難しい。すなわち、
基板全体が試験対象とされる場合における上述した問題
が生じる。

【００３３】図２は、第１の実施の形態に係る回路試験
方法を適用した回路装置の一例を示す模式的な回路構成
図である。本方法では、試験対象素子２０４の周辺に存
在するＦＰＧＡ２０２ａ〜２０２ｄの演算論理を、当該
試験対象素子２０４の試験に際して書き換え、各ＦＰＧ
Ａ２０２ａ〜２０２ｄ内に、試験対象素子２０４の信号
端子と入出力端子２０６との間の信号を透過させるスル
ーパスを形成する。ここで、「信号を透過させる」と
は、ＦＰＧＡのある信号端子から入力された入力信号が
そのまま他の信号端子から出力される、いわばＦＰＧＡ
がバイパスされることをいう。このＦＰＧＡの書き換え
は、入出力端子２０６からの入力信号によって行われ
る。

【００３４】このＦＰＧＡをバイパスする書き換えによ
り、試験対象素子２０４への入力信号端子の可制御性、
及び出力信号端子の可観測性が向上し、試験対象素子２
０４の試験が容易となる。

【００３５】図２に示す例では、試験対象素子２０４の
各信号端子が、入出力端子２０６と一対一対応で直接接
続される。つまり、テストパターンは試験対象素子２０
４のみを対象としたものでよいので、その数が必要最小
限に限定される。通常、各素子は一つの基板に搭載され
る前に、個々に試験を行われる。図２に示す例では、そ
のような試験対象素子２０４単体での試験に用いられた
テストパターンを用いて、試験対象素子２０４に関する
試験を行うことができる。ここで、試験対象素子２０４
に関する試験とは、基板への組み付け後に生じる試験対
象素子２０４自体の不良だけでなく、試験対象素子２０
４と基板との接続不良や、試験対象素子２０４周辺の配
線の不良をも検知対象とするものである。

【００３６】なお、試験対象素子２０４の信号端子と入
出力端子２０６との間に、プログラマブル論理素子以外
の部品も存在する場合には、試験対象素子２０４の信号
端子と入出力端子２０６とを直接接続することはできな
い。しかし、プログラマブル論理素子を上記のようにバ
イパスする書き換えを行うことによって、原回路に比べ
て回路構成は単純化されるので、この場合においても上
記入力端子の可制御性、出力端子の可観測性の向上は図
られ、原回路全体を試験対象とする場合よりも少ないテ
ストパターンで試験を実施することができる。

【００３７】試験対象素子が複数ある場合には、それら
を一つずつ対象として上記試験を行う。全試験が終了し
たら、入出力端子２０６から入力信号を与えてＦＰＧＡ
２０２ａ〜２０２ｄの内容を原回路の演算論理に復元す
る処理が行われる。このように、試験においては、他に
新たな部品を追加する必要がなく、基板上のＦＰＧＡが
有効に活用される。

【００３８】本実施の形態の回路試験方法は、例えば、
回路装置２００の全体の回路構成情報、また各部品ごと
の回路構成情報を記憶した電子計算機を用いて実現する
ことができる。そのような電子計算機は、例えばインタ
ーフェースを介して入出力端子２０６に接続され、回路
構成情報に基づいてＦＰＧＡの書き換えのための入力信
号を生成したり、書き換えられＦＰＧＡがバイパスされ
た回路構成におけるテストパターンの生成及びそのパタ
ーンを回路装置２００にインターフェースを介して入力
することなどを行うように構成される。

【００３９】［実施の形態２］本発明の第２の実施の形
態は、プローブ針の移動装置を備えた試験装置（プロー
バー）に関するものである。図３は、第２の実施の形態
に係る試験装置の概略の構成を示す模式図である。試験
対象となる基板２２０上には、複数の素子２２２が配置
されている。基板２２０は試験台２２４上に載置され、
その入出力端子が試験台２２４に設けられた、例えばコ
ネクタ等に接続される。

【００４０】一方、基板２２０上には、これら素子２２
２を相互に接続する配線が設けられる。プローブ針２３
０は、プローブ移動装置２３２に取り付けられ、これに
より移動されて基板２２０上の配線に位置合わせされた
後、降下され当該配線にコンタクトされる。

【００４１】制御装置２３４は、プローブ移動装置２３
２の制御や、試験台２２４及びプローブ針２３０と基板
２２０との間のテストパターンの入出力の制御を行う。
制御装置２３４には入力装置２３６と表示装置２３８と
が接続される。入力装置２３６は制御装置２３４へのテ
ストパターンデータや基板２２０の配線パターンデータ
等の入力を行うために用いられる。表示装置２３８は、
テスト結果の表示を行う。制御装置２３４は、例えばプ
ローバーに接続された、又はプローバーに内蔵されたコ
ンピュータである。

【００４２】図４は、本実施の形態に係る回路試験方法
を適用した回路装置の一例を示す模式的な回路構成図で
ある。図に示す構成でのＦＰＧＡ２４２ａ〜２４２ｄ
は、実施の形態１で説明したように、原回路の演算論理
が、入出力端子２０６と試験対象素子２４４との間の信
号をスルーパスするような論理に書き換えられたもので
ある。

【００４３】本実施の形態が上記実施の形態１と異なる
のは、試験対象素子２４４が入出力端子２０６に通じて
いない信号端子２４６ａ、２４６ｂを有している点にあ
る。つまり、これらの信号端子２４６ａ、２４６ｂに
は、基板２２０の配線２４８ａ、２４８ｂを介して素子
２５０ａ、２５０ｂが接続されているが、これらの素子
２５０ａ、２５０ｂは、入出力端子２０６に接続されて
いない。そのため、入出力端子２０６を介したテストパ
ターンの入出力では、配線２４８ａ、２４８ｂの断線や
当該配線と信号端子２４６ａ、２４６ｂとの接触不良を
検出することができない。

【００４４】本実施の形態では、このような信号端子２
４６ａ、２４６ｂに関わる故障検出をも行うため、２つ
のプローブ針２３０をそれぞれ配線２４８ａ、２４８ｂ
に移動させ、これら配線にコンタクトさせる。なお、プ
ローブ針２３０は必ずしもこのような場合のみだけでな
く、入出力端子２０６からの信号の入出力が可能な試験
対象素子２４４の信号端子に対しても用いることができ
る。例えば、設計上は入出力端子２０６からの入出力が
可能であっても、試験対象素子２４４の周辺の素子、図
に示す例ではＦＰＧＡ２４２ａ〜２４２ｄに関する故障
等があり、実際には入出力端子２０６からの入出力が困
難となっているような場合に、プローブ針２３０を用い
てその故障箇所を回避した試験を行うことができる。

【００４５】図５は、本実施の形態の試験方法の処理の
流れを示すフロー図である。まず、制御装置２３４は、
ＦＰＧＡ２４２ａ〜２４２ｄに書き込まれた原回路を試
験回路に書き換える（Ｓ３００〜Ｓ３０４）。試験回路
は基本的に、実施の形態１で説明したように、信号のス
ルーパスを行うように構成される。制御装置２３４は、
基板２２０の配線パターン情報や、すでに行われた試験
により得られた故障箇所情報に基づいて、プローブ針２
３０をコンタクトさせる位置を決定する。そしてこの決
定された位置へ、プローブ移動装置２３２を制御してプ
ローブ針２３０の位置を変更する（Ｓ３０６）。

【００４６】さらに制御装置２３４は、このように構成
された試験回路に対してテストパターンを生成する（Ｓ
３０８）。ここでは、既検出の故障箇所を考慮してプロ
ーブ針２３０の配置を決定することにより試験回路が定
められるので、一般にテストパターンも、既得の試験結
果に応じて変更される。

【００４７】ここでテストパターンは、試験回路への入
力のパターンと、それに対してシミュレートされた出力
のパターンとから構成される。制御装置２３４は、入力
のパターンを試験回路に入力し、それに対する出力を、
テストパターンに含まれる出力のパターンと比較する
（Ｓ３１０）。

【００４８】比較の結果が不一致の場合は、故障が存在
する可能性が示されたことになるので、その故障箇所の
特定を行う（Ｓ３１２）。故障箇所を特定できない場合
には、制御装置２３４は、さらにその絞り込みを行うこ
とができるようなテストパターンを生成したり、プロー
ブ針２３０の配置を変更したりして、処理Ｓ３０８又は
Ｓ３０６に戻り、故障箇所の特定を試みる。

【００４９】試験はさまざまな箇所について行われる。
予定された箇所についての試験が残っている場合には
（Ｓ３１４）、試験回路を変更して（Ｓ３１６）処理Ｓ
３０４に戻り試験を続行する。全ての試験箇所について
の試験が終了した場合には、回路試験処理を終了する
（Ｓ３１８）。

【００５０】［実施の形態３］図６は、第３の実施の形
態に係る回路試験方法を適用した回路装置の一例を示す
模式的な回路構成図である。図に示す構成でのＦＰＧＡ
３３２ａ〜３３２ｄは、基本的には実施の形態１で説明
したように、原回路の演算論理が、入出力端子２０６と
試験対象素子２４４との間の信号をスルーパスするよう
な論理に書き換えられたものである。但し、本実施の形
態では、試験対象素子３３４の信号端子の全てに対し
て、入出力端子２０６との間で信号をスルーパスさせる
回路をＦＰＧＡ３３２ａ〜３３２ｄに書き込むわけでは
ない点で、第１の実施の形態と相違する。つまり、試験
対象素子３３４の信号端子の一部に対しては、ＦＰＧＡ
３３２ａ〜３３２ｄ内にスキャンレジスタ（境界スキャ
ンレジスタ）を構成する。図に示す例では、試験対象素
子３３４の信号端子３３６ａ、３３６ｂに対して、それ
ぞれスキャンレジスタ３３８ａ、３３８ｂがＦＰＧＡ３
３２ｂ、３３２ｄに書き込まれる。

【００５１】例えば、ＦＰＧＡ３３２ａ〜３３２ｄの信
号端子のうち、コネクタ２０８に接続されている本数
が、試験対象素子３３４の信号端子の数より少ないよう
な場合、コネクタ２０８に用意される入出力端子２０６
のみでは、試験対象素子３３４の全信号端子を独立に制
御することができない。

【００５２】このような場合、実施の形態２のようにプ
ローブ針２３０を備えたプローバーでは、入出力端子２
０６が不足する分は、プローブ針２３０で補って回路試
験を行うこともできる。しかし、プローブ針２３０を基
板２２０に立てるための機構を有していない試験装置で
は、それは不可能である。また、プローブ針２３０の位
置を自動制御するためのプローブ移動装置２３２及び制
御装置２３４を有していない装置では、プローブ針２３
０を手動で調整しなければならず、これは多数のテスト
パターンによる試験において現実的な困難をもたらす。

【００５３】本実施の形態の回路試験方法は、これらプ
ローブ針２３０を用いた試験を行うことができないよう
な試験装置に適用可能な方法である。つまり、ＦＰＧＡ
３３２ａ〜３３２ｄ内に、入出力端子２０６が不足する
分に応じた数のスキャンレジスタを構成し、それらをチ
ェーン状に接続する。チェーンは１つの場合もあるし、
複数の場合もある。スキャンレジスタと基板２２０外の
制御装置との間の入出力のために、各チェーン端に通常
それぞれ一つの入出力端子２０６が割り当てられる。こ
のチェーン端の入出力端子２０６から、そのチェーン上
のスキャンレジスタに一つずつデータが設定される。設
定されたデータは、そのチェーン端の入出力端子からの
制御信号によって一斉に試験対象素子３３４へ出力され
る。また、試験対象素子３３４からスキャンレジスタに
設定されたデータは、そのチェーン端の入出力端子２０
６から一つずつ読み出すことができる。このように各ス
キャンレジスタへのデータの設定、読み出しはスキャン
レジスタの数より少ない入出力端子で制御することがで
き、上記入出力端子２０６の不足という問題を、プロー
ブ針２３０やその移動装置を用いることなく回避するこ
とができる。

【００５４】［実施の形態４］本実施の形態は、上記実
施の形態３と同様の場合に適用される回路試験方法であ
る。つまり、本方法は、入出力端子２０６の本数が不足
する場合に、スキャンレジスタを用いてその不足を補う
方法の一つである。図７、図８は本実施の形態と実施の
形態３との差異を説明するための模式図である。図７
は、実施の形態３での試験対象素子からの出力とスキャ
ンレジスタの対応関係を示す模式図である。図におい
て、試験対象素子からの出力３５０ａ〜３５０ｄに対し
てはそれぞれ別個のスキャンレジスタ３５２ａ〜３５２
ｄが設けられるのが、実施の形態３で説明した形態であ
った。

【００５５】これに対して、図８は本実施の形態での試
験対象素子からの出力とスキャンレジスタの対応関係を
示す模式図である。本実施の形態では、試験対象素子か
らの出力３５０ａ〜３５０ｄはそれぞれ、まずコーダ３
５４に入力される。コーダ３５４は、入力された出力３
５０ａ〜３５０ｄを一つの符号化データに統合して出力
する。このコーダ３５４に対して、スキャンレジスタ３
５６は一つだけ用意され、コーダ３５４から出力される
符号化データ３５８を格納する。基板からはこの符号化
データが読み出される。

【００５６】これらコーダ３５４とスキャンレジスタ３
５６は試験対象素子の周辺のＦＰＧＡ内の演算論理を書
き換えて構成される。このような書き換えを行うことに
より、スキャンレジスタの個数を減少することができ
る。

【００５７】上述したのは、試験対象素子の出力側での
例であるが、同様に試験対象素子の入力側においても類
似のことを行うことができる。この場合には、試験対象
素子への入力が通過する周辺ＦＰＧＡ内に、複数の入力
データを統合した符号化データを格納するスキャンレジ
スタとこれに対応したデコーダとが構成される。そし
て、基板の入出力端子からは符号化データが入力され、
これはスキャンレジスタに格納される。そして試験開始
のトリガ制御信号を受けてデコーダに読み出され、この
デコーダで、試験対象素子の複数の信号端子への入力デ
ータにデコードされ、これが試験対象素子に入力され
る。

【００５８】これにより、やはり、入力データを保持す
るためのスキャンレジスタの個数を減少することができ
る。

【００５９】このようにデコーダ、コーダを用いてスキ
ャンレジスタを減少することにより、スキャンレジスタ
へのデータの格納や逆に読み出しの動作のオーバーヘッ
ドを軽減することができる。

【００６０】［実施の形態５］本実施の形態は、上記実
施の形態３と同様の場合に適用される回路試験方法であ
る。つまり、本方法は、入出力端子２０６の本数が不足
する場合に、スキャンレジスタを用いてその不足を補う
方法の一つである。図９は本実施の形態での試験対象素
子からの出力とスキャンレジスタの対応関係を示す模式
図である。これに対応する実施の形態３での図は、上記
実施の形態４で用いた図７である。ここでは、図７を援
用しつつ、説明を行う。

【００６１】本実施の形態では、試験対象素子からの出
力３５０ａ〜３５０ｄはそれぞれ、まずセレクタ３７０
に入力される。セレクタ３７０は、制御信号３７２ａ、
３７２ｂにより入力信号のうちの一つを選択して出力す
る。このセレクタ３７０に対して、スキャンレジスタ３
７４は一つだけ用意され、セレクタ３７０からの出力さ
れるデータ３７６を格納する。スキャンレジスタ３７４
に対して読み出し動作を行うことにより、基板からはこ
のデータ３７６が読み出される。

【００６２】これらセレクタ３７０とスキャンレジスタ
３７４は試験対象素子の周辺のＦＰＧＡ内の演算論理を
書き換えて構成される。このような書き換えを行うこと
により、スキャンレジスタの個数を減少することができ
る。なお、セレクタ３７０に入力される４つのデータそ
れぞれを読み出すには、同じ入力データのテストパター
ンを用いて４回試験を行えばよい。これにより、試験に
要する時間すなわちクロック数は４倍になるが、逆にス
キャンレジスタからの読み出し動作は単純化され、その
オーバーヘッドが減少する。

【００６３】上述したのは、試験対象素子の出力側での
例であるが、同様に試験対象素子の入力側においても類
似のことを行うことができる。この場合には、試験対象
素子への入力が通過する周辺ＦＰＧＡ内に、一つの入力
データを格納するスキャンレジスタとこれに対応したセ
レクタとが構成される。セレクタは、その切り換えを行
う制御信号に応じて、スキャンレジスタから読み出した
データの出力先となる試験対象素子の信号端子を切り換
える。

【００６４】これにより、やはり、入力データを保持す
るためのスキャンレジスタの個数を減少することができ
る。

【００６５】このようにセレクタを用いてスキャンレジ
スタを減少することにより、スキャンレジスタへのデー
タの格納や逆に読み出しの動作のオーバーヘッドを軽減
することができる。

【００６６】［実施の形態６］図１０、図１１は、それ
ぞれ本発明の第６の実施の形態である回路試験方法を説
明するためのＦＰＧＡの接続例を示す模式図である。

【００６７】図において左側が基板の入出力端子に近い
側である。また、図に示す例では入出力端子に近いＦＰ
ＧＡ４００とその後段に位置するＦＰＧＡ４０２とが接
続されている。まず、ＦＰＧＡ４００の信号端子のうち
基板の入出力端子につながる２つの信号端子４０４ａ、
４０４ｂ間で折り返し接続がされるように、ＦＰＧＡ４
００の演算論理を書き換える（図１０（ａ））。この状
態で、基板の入出力端子につながる信号端子４０４ａ〜
４０４ｃ等にテストパターンを与える。これにより特に
信号端子４０４ａ、４０４ｂを中心としたＦＰＧＡの信
号端子に係わる故障の有無が検知される。

【００６８】その故障とは、例えば、ＦＰＧＡ内部の故
障も含まれるが、むしろＦＰＧＡ４００を基板に搭載す
る際に発生し得るオープン故障、ショート故障であるこ
とが多いと思われる。もし、図１０（ａ）に示す接続に
おいて故障がなければ、信号端子４０４ａ−４０４ｂ間
は導通し、その他の信号端子４０４ａ−４０４ｃ間や４
０４ｂ−４０４ｃ間は非導通となるはずである。従っ
て、信号端子４０４ａ−４０４ｂ間が非道通の場合に
は、信号端子４０４ａ又は４０４ｂのいずれかに関して
基板と端子との接触不良等のオープン故障があることが
推定される。しかし、そのどちらの端子に関係するかま
では、この接続パターンだけでは特定できない。また、
信号端子４０４ａ−４０４ｃ間が導通状態となる場合に
は、これらの端子間又はそれらに関係する配線間にショ
ート故障がある可能性が示される。しかし、信号端子４
０４ａと４０４ｂとがＦＰＧＡ内で接続されているた
め、この場合には通常、信号端子４０４ｂ−４０４ｃ間
も期待に反して導通状態となるはずである。よって、や
はりこの接続パターンだけでは、信号端子４０４ａ−４
０４ｃ間と信号端子４０４ｂ−４０４ｃ間のどちらにシ
ョート故障の原因があるのかまでは特定できない。

【００６９】本実施の形態に係る回路試験方法の特徴
は、さらにＦＰＧＡ内の接続パターンを変えて、上述し
たような故障の原因箇所を特定する点にある。図１０
（ｂ）、（ｃ）は故障箇所の特定を行う回路試験手続を
説明する図である。

【００７０】図１０（ｂ）は、信号端子４０４ａ、４０
４ｃ間で折り返し接続がされるように、ＦＰＧＡ４００
の演算論理を書き換えた状態を示している。また図１０
（ｃ）は、信号端子４０４ｂ、４０４ｃ間で折り返し接
続がされるように、ＦＰＧＡ４００の演算論理を書き換
えた状態を示している。それぞれこの状態で、信号端子
４０４ａ〜４０４ｃ等にテストパターンが与えられる。

【００７１】例えば、図１０（ａ）に示す試験で信号端
子４０４ａ−４０４ｂ間でオープン故障が検知された場
合には、図１０（ｂ）での信号端子４０４ａ−４０４ｃ
間、図１０（ｃ）での信号端子４０４ｂ−４０４ｃ間の
いずれかでオープン故障が検知されることが予想され
る。もし、信号端子４０４ａ−４０４ｃ間でそれが検知
されたならば、そのオープン故障は信号端子４０４ａに
関係するものであると特定される。一方、信号端子４０
４ｂ−４０４ｃ間で検知されたならば、信号端子４０４
ｂに関係するものと特定される。

【００７２】また、図１０（ａ）に示す試験で信号端子
４０４ａ−４０４ｃ間が導通状態となる場合について
も、図１０（ｂ）、（ｃ）に示す異なる接続パターンで
の様々な信号端子間での導通／非導通の情報からショー
ト故障の箇所が特定される。

【００７３】このようにして、入出力端子とそれに直接
接続されるＦＰＧＡ４００との間でのオープン故障やシ
ョート故障が特定される。その上で本回路試験方法は、
ＦＰＧＡ４００とその後段に位置するＦＰＧＡ４０２と
の間でのオープン故障やショート故障の特定する回路試
験を行う。図１１（ａ）〜（ｃ）は、その方法を説明す
る模式図である。ここでは、ＦＰＧＡ４００での回路試
験では、故障はなかった例を示している。その場合、Ｆ
ＰＧＡ４００の入出力端子側の信号端子とＦＰＧＡ４０
２側の信号端子との間にスルーパスが形成される。これ
により入出力端子からＦＰＧＡ４０２に直接、テストパ
ターンを供給することができ、そのテストパターンを用
いて、ＦＰＧＡ４００について行ったと同様の回路試験
が行われる。

【００７４】以下、同様にして、対象を配線上、入出力
端子から遠いＦＰＧＡへ順次、進めることができ、基板
上の広範な部分に対してこの回路試験を行うことができ
る。

【００７５】図１２は、本実施の形態の試験方法の処理
の流れを示すフロー図である。まず、この回路試験を行
う回路試験装置の制御装置は、例えば図１０、図１１に
示すＦＰＧＡ４００、４０２に書き込まれた原回路を書
き換え、折り返し接続を含んだ試験回路を構成する（Ｓ
５００〜Ｓ５０４）。

【００７６】さらに制御装置は、このように構成された
試験回路に対して入力されるテストパターンを生成する
（Ｓ５０６）。また、テストパターンに対する出力パタ
ーンを生成し、これと実際の出力とを比較して、両者が
相違する場合には、故障箇所の特定を試みる（Ｓ５０
８、Ｓ５１０）。

【００７７】故障箇所が特定されていない場合には（Ｓ
５１２）、さらに別の接続パターンへの回路変更やテス
トパターンの変更を行って（Ｓ５１４）、処理Ｓ５０４
からの処理を繰り返す。故障箇所が特定され、さらに他
の予定された箇所についての試験が残っている場合には
（Ｓ５１６）、試験回路を変更して（Ｓ５１８）、処理
Ｓ５０４に戻り試験を続行する。全ての試験箇所につい
ての試験が終了した場合には、回路試験処理を終了する
（Ｓ５２０）。

【００７８】

【発明の効果】第１の発明によれば、試験対象素子の周
辺のプログラマブル論理素子にスルーパスが形成され、
回路装置の入出力端子と試験対象素子との間の信号に対
して透過が図られる。これにより、試験対象となる回路
構成を単純化することができるので、テストパターンの
種類が削減され、回路試験が簡単になるという効果が得
られる。また、試験にプローブ針やプローブカードとい
った治具、それらの移動手段等を必要としないので、試
験自体が簡単に行えるようになるとともに、試験装置の
構成が簡単となり低い経費での回路試験が可能となると
いう効果も得られる。

【００７９】第２の発明によれば、試験対象素子の信号
端子のうち入出力端子との間で直接信号を伝達できない
ものについては、プローブ針を用いて、試験対象素子と
の信号の伝達が行われる。これにより、プローブ針の使
用本数が減少し、それらの相互位置の調整が容易となっ
たり、その移動装置の構成が容易となるという効果が得
られる。また、プローブカードを作成する場合において
も、それに取り付けられるプローブ針の本数が少ないこ
とにより、低価格での作成が可能となり、回路試験を容
易に行えるようになるという効果が得られる。

【００８０】第３の発明によれば、試験対象素子への入
力データ、又はそれからの出力データを一時保持するス
キャンレジスタが、試験対象素子周辺のプログラマブル
論理素子に構成される。１つのプログラマブル論理素子
内に設けられる複数のスキャンレジスタはチェーン状に
接続され、それらへのデータの設定、又は読み出しには
レジスタ数より少ない数の信号端子しか必要としない。
これにより、例えば、回路装置への入出力端子が、試験
対象素子の信号端子より少ない場合等においても、試験
対象素子の各信号端子に独立の信号を供給したり、逆に
試験対象素子の各信号端子からの独立の信号を読み出す
ことが可能になるという効果が得られる。

【００８１】第４の発明によれば、１つのスキャンレジ
スタに対して、プログラマブル論理素子内にデコーダ、
コーダが設けられる。デコーダはスキャンレジスタに格
納される複数の入力データを符号化した符号化データを
デコードし、試験対象素子の対応する各信号端子へ出力
し、コーダは試験対象素子からの複数の出力データを符
号化してスキャンレジスタに格納する。これにより、ス
キャンレジスタの数を減少させることができ、プログラ
マブル論理素子内に構成されるこれらスキャンレジスタ
に関するデータの入出力処理のオーバーヘッドが低減す
るという効果が得られる。

【００８２】第５の発明によれば、１つのスキャンレジ
スタに対して、プログラマブル論理素子内にセレクタが
設けられる。スキャンレジスタに保持されたデータは、
セレクタによりその複数の出力端にそれぞれ接続され
た、試験対象素子の信号端子のうちの一つに供給され
る。または試験対象素子からの複数の出力データのうち
の一つがセレクタにより選択され、そのデータがスキャ
ンレジスタに格納される。これにより、スキャンレジス
タの数を減少させることができ、プログラマブル論理素
子内に構成されるこれらスキャンレジスタに関するデー
タの入出力処理のオーバーヘッドが低減するという効果
が得られる。

【００８３】第６の発明によれば、プログラマブル論理
素子の演算論理を書き換えて、その２信号端子の間を折
り返し接続する。折り返し接続箇所を変える等により、
当該２信号端子のいずれにオープン故障、ショート故障
があるのかまで故障箇所を特定することができるという
効果が得られる。

【図面の簡単な説明】

【図１】 第１の実施の形態に係るＦＰＧＡを含んだ回
路装置の原回路の一例を示す模式的な回路構成図であ
る。

【図２】 第１の実施の形態に係る回路試験方法を適用
した回路装置の一例を示す模式的な回路構成図である。

【図３】 第２の実施の形態に係る試験装置の概略の構
成を示す模式図である。

【図４】 第２の実施の形態に係る回路試験方法を適用
した回路装置の一例を示す模式的な回路構成図である。

【図５】 第２の実施の形態の試験方法の処理の流れを
示すフロー図である。

【図６】 第３の実施の形態に係る回路試験方法を適用
した回路装置の一例を示す模式的な回路構成図である。

【図７】 第３の実施の形態での試験対象素子からの出
力とスキャンレジスタの対応関係を示す模式図である。

【図８】 第４の実施の形態での試験対象素子からの出
力とスキャンレジスタの対応関係を示す模式図である。

【図９】 第５の実施の形態での試験対象素子からの出
力とスキャンレジスタの対応関係を示す模式図である。

【図１０】 第６の実施の形態である回路試験方法を説
明するためのＦＰＧＡの接続例を示す模式図である。

【図１１】 第６の実施の形態である回路試験方法を説
明するためのＦＰＧＡの接続例を示す模式図である。

【図１２】 第６の実施の形態の試験方法の処理の流れ
を示すフロー図である。

【図１３】 ＦＰＧＡデバイスの内部を構成する基本論
理ブロックの一般的なブロック構成図である。

【図１４】 基本論理ブロックが９個含まれて構成され
るＦＰＧＡの一例の概略の回路構成図である。

【図１５】 スキャンレジスタが内蔵されたＦＰＧＡの
一例の概略の回路構成図である。

【図１６】 第１の従来技術の回路試験方法の手順を示
すフロー図である。

【図１７】 第２の従来技術の導通試験方式を説明する
伝送システムの概略の構成図である。

【図１８】 第２の従来技術の導通試験方式を説明する
伝送システムの概略の構成図である。

【符号の説明】

２００ 回路装置、２０２，２４２，３３２，４００，
４０２ ＦＰＧＡ、２０４，２４４，３３４ 試験対象
素子、２０６ 入出力端子、２０８ コネクタ、２２０
基板、２２２ 素子、２３０ プローブ針、２３２
プローブ移動装置、２３４ 制御装置、３５２，３５
６，３７４ スキャンレジスタ、３５４コーダ、３７０
セレクタ。

フロントページの続き (72)発明者 千葉 一雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部からのアクセスによりその内部の演
   算論理を書き換え可能なプログラマブル論理素子を含ん
   で構成される回路装置を試験する回路試験方法であっ
   て、 前記回路装置に含まれる試験対象素子の試験を行う際
   に、当該試験対象素子と前記回路装置の入出力端子との
   間に介在する前記プログラマブル論理素子の前記演算論
   理を書き換えて、当該プログラマブル論理素子内に前記
   試験対象素子と前記入出力端子との間の信号を透過させ
   るスルーパスを形成することを特徴とする回路装置の試
   験方法。
2. 【請求項２】 前記回路装置を試験する試験装置が、前
   記回路装置の基板配線にプローブ針を接触させプロービ
   ングによる回路試験を行うことができ、前記プロービン
   グを制御するプローブ制御部を備えた装置であり、 前記試験対象素子の信号端子のうち前記回路装置の前記
   入出力端子との間で直接、前記信号を伝達できないもの
   については、前記プローブ制御部が、前記スルーパスの
   形成情報及び前記回路装置の基板配線情報に基づいて、
   当該信号端子につながる前記基板配線に前記プローブ針
   を接触させ、前記回路装置の前記入出力端子及び前記プ
   ローブ針と前記試験対象素子との間で前記信号を伝達さ
   せて前記試験対象素子の前記回路試験を行うことを特徴
   とする請求項１記載の回路装置の試験方法。
3. 【請求項３】 前記試験対象素子の信号端子の少なくと
   も一部に関して、当該信号端子と前記回路装置の前記入
   出力端子との間に介在する前記プログラマブル論理素子
   のうち、信号経路上、当該信号端子に最も近い近傍プロ
   グラマブル論理素子を選択し、 前記近傍プログラマブル論理素子の前記演算論理を書き
   換えて、当該近傍プログラマブル論理素子内に、前記入
   出力端子から当該信号端子への入力データ又は当該信号
   端子から前記入出力端子への出力データを一時保持する
   スキャンレジスタを構成すること、 を特徴とする請求項１記載の回路装置の試験方法。
4. 【請求項４】 前記回路装置に含まれる試験対象素子の
   試験を行う際に、前記プログラマブル論理素子には、前
   記入力データを一時保持する前記スキャンレジスタの後
   段に複数の前記信号端子に対応してその出力を振り分け
   可能なデコーダが形成され、 前記スキャンレジスタには複数の前記入力データが一つ
   にまとめられた符号化データが前記入出力端子から入力
   されて格納され、 前記デコーダは、前記符号化データを読み出し、複数の
   前記入力データを復元し、それら前記入力データをそれ
   ぞれ対応する前記信号端子へ向けて出力すること、 を特徴とする請求項３記載の回路装置の試験方法。
5. 【請求項５】 前記回路装置に含まれる試験対象素子の
   試験を行う際に、前記プログラマブル論理素子には、前
   記出力データを一時保持する前記スキャンレジスタの前
   段に複数の前記信号端子に対応する前記出力データを受
   け付け可能なコーダが形成され、 前記コーダは受け付けた複数の前記出力データを一つの
   符号化データに統合し、 前記スキャンレジスタは、前記符号化データを一時保持
   すること、 を特徴とする請求項３記載の回路装置の試験方法。
6. 【請求項６】 前記回路装置に含まれる試験対象素子の
   試験を行う際に、前記プログラマブル論理素子には、前
   記入力データを一時保持する前記スキャンレジスタの後
   段に、前記信号端子にそれぞれ対応した複数の出力線の
   一つを選択するセレクタが形成され、 前記セレクタは、選択した前記出力線に前記スキャンレ
   ジスタから読み出した前記入力データを出力すること、 を特徴とする請求項３記載の回路装置の試験方法。
7. 【請求項７】 前記回路装置に含まれる試験対象素子の
   試験を行う際に、前記プログラマブル論理素子には、前
   記出力データを一時保持する前記スキャンレジスタの前
   段に、前記信号端子にそれぞれ対応した複数の入力線の
   一つを選択するセレクタが形成され、 前記セレクタは、選択した前記入力線から得られる前記
   出力データを前記スキャンレジスタに出力すること、 を特徴とする請求項３記載の回路装置の試験方法。
8. 【請求項８】 外部からのアクセスによりその内部の演
   算論理を書き換え可能なプログラマブル論理素子を含ん
   で構成される回路装置を試験する回路試験方法であっ
   て、 前記プログラマブル論理素子の２つの信号端子を選択し
   て、当該プログラマブル論理素子の前記演算論理を書き
   換えて当該２信号端子間を接続し、 当該２信号端子間での信号の導通の有無に基づいて、当
   該２信号端子に関わる基板配線の不良を検知し、 前記２信号端子の一方と当該２信号端子以外の前記信号
   端子とからなる２信号端子の組合せを生成し、前記プロ
   グラマブル論理素子の前記演算論理を書き換えて当該２
   信号端子間を接続し、 当該２信号端子間での信号の導通の有無に基づいて、い
   ずれの信号端子に関わる基板配線が不良であるかを特定
   すること、 を特徴とする回路装置の試験方法。