JP2015203953A - 自己診断回路、装置、自己診断方法およびプログラム - Google Patents

Abstract

【課題】検査の柔軟性を向上させることが可能な自己診断回路を提供する。【解決手段】ＦＰＧＡ３は、装置１００内に具備され、コンフィグデータに基づいてＣＰＵを構築し、ＣＰＵに装置１００を検査するための検査プログラムを実行させることで、装置１００の検査を実施する。このため、装置１００の入力ポート１に装置１００を検査するための信号を入力する必要がなく、また、装置１００の出力ポート２から検査結果を示す信号を出力する必要もなくなる。したがって、装置１００の自己診断による検査が可能となり、装置１００の入力ポート１や出力ポート２に接続する検査治具や測定機器などの検査装置が不要となる。また、ＦＰＧＡ３がコンフィグデータに基づいて構築したＣＰＵにて検査が行われるので、検査を行うＣＰＵの構成やＣＰＵが実行する検査プログラムなどを変更することができるため、検査の柔軟性を向上させることが可能になる。【選択図】図１

Description

本発明は、装置の自己診断を行う自己診断回路、装置、自己診断方法およびプログラムに関し、特には、ＦＰＧＡ（Filed Programmable Gate Array）を用いて装置の自己診断を行う自己診断回路、装置、自己診断方法およびプログラムに関する。

ＦＰＧＡは、そのＦＰＧＡ内に論理回路をプログラムすることで、様々な回路を構築することができる。ＦＰＧＡ内に論理回路をプログラムするための論理回路情報は、書き換え可能であり、ＦＰＧＡの外部にある外部メモリにコンフィグデータとして格納される。そして、電源が投入されると、コンフィグデータは、外部メモリから読み出されて、ＦＰＧＡ内に論理回路情報として書き込まれ、その論理回路情報に基づいて論理回路がプログラムされる。

また、ＦＰＧＡにて構築可能な回路のうち頻繁に利用される回路を構築するための論理回路情報は、ＩＰコア（Intellectual Property Core）としてＦＰＧＡベンダなどから提供されている。例えば、ＣＰＵ（Central Processing Unit）を実現するための論理回路情報もＩＰコアとして提供されているが、そのＣＰＵとしては、簡単な演算処理を行う汎用ＣＰＵから、多ビットで複雑な演算処理が可能な高性能ＣＰＵまで様々なものを選択することができる。また、ＣＰＵに実行させるプログラムは、コンパイルされた形式で外部メモリに予め格納され、ＦＰＧＡ内に論理回路情報が書き込まれた後、外部メモリからＦＰＧＡ内のメモリに書き込まれ、その後、順次実行される。なお、ＣＰＵに実行させるプログラムは、Ｃ言語などのプログラミング言語を用いて容易に作成することができる。

また、電気部品としてＬＳＩ（Large Scale Integration）のような半導体や周辺素子が実装されている装置では、その装置の出荷時や故障時に検査が行われる。例えば、出荷時の検査である出荷検査では、一般的に、検査治具や測定機器のような検査を行うための検査機器が装置の入力ポートや出力ポートと接続され、検査機器を用いて装置の検査が行われる。また、製品出荷後に故障が生じた場合、出荷検査と同様に検査機器を用いた検査が行われ、故障箇所が特定された後、修理が行われる。

しかしながら、上記のような検査方法では、装置内に実装される電気部品の近年の増加に伴い、検査時間が長くなっている上に、検査機器が必要になってしまうため、検査コストや修理コストが大きいという問題がある。

これに対して特許文献１には、ＦＰＧＡを具備し、検査時に、ＦＰＧＡを集積回路のテストを行うためのＴＡＰ(Test Access Port)コントローラとして機能させることで、検査機器を不要にする情報処理装置が記載されている。

また、特許文献２には、ＣＰＵを内蔵したＬＳＩを具備し、ＬＳＩの検査を行うためのプログラムをＣＰＵに実行させることで、検査機器を不要にするユニットが記載されている。

また、特許文献３には、ＬＳＩを検査する検査機器の機能の一部をＬＳＩ自身に組み込むＢＩＳＴ（Built-In Self Test）技術を利用した半導体集積回路が記載されている。この半導体集積回路は、ＬＳＩに搭載されたＦＰＧＡに、複数の記憶装置のそれぞれを検査するのに適した複数のコンフィグデータを連続して取り込ませることで、各記憶装置を検査するための複数の検査回路のそれぞれをＦＰＧＡに順次実現させることで、検査時間の短縮を図っている。

特開２００８−０９７２４６号公報 特開２００６−０５２９７０号公報 特開２０００−２５２３６１号公報

しかしながら、特許文献１〜３に記載の技術では、検査の柔軟性に課題が残る。例えば、特許文献１に記載の情報処理装置では、ＦＰＧＡをＴＡＰコントローラとして機能させているが、ＴＡＰコントローラは特定の検査しか行うことができない。また、特許文献２に記載のユニットは、論理回路をプログラムすることができない一般的なＣＰＵを用いて検査を行っているため、検査を行う回路のハードウェア構成を変更することができない。さらに特許文献３に記載の技術では、ＬＳＩを検査する検査機器の機能の一部だけをＬＳＩに組み込むＢＩＳＴ技術を使用しているため、検査機器を不要にすることができない。
本発明の目的は、検査の柔軟性を向上させることが可能な自己診断回路、装置、自己診断方法およびプログラムを提供することである。

本発明による自己診断回路は、装置内に具備され、コンフィグデータに基づいてＣＰＵを構築し、前記ＣＰＵに前記装置を検査するための検査プログラムを実行させるＦＰＧＡを含む。
本発明による装置は、前記自己診断回路を含む。
本発明による自己診断方法は、装置内に具備されたＦＰＧＡに、コンフィグデータに基づいてＣＰＵを構築させ、前記ＣＰＵに前記装置を検査するための検査プログラムを実行させる。
本発明によるプログラムは、コンピュータに、装置内に具備されたＦＰＧＡに、コンフィグデータに基づいてＣＰＵを構築させる手順と、前記ＣＰＵに前記装置を検査するための検査プログラムを実行させることで、前記装置の検査を実施する手順と、を実行させる。

本発明によれば、検査の柔軟性を向上させることが可能になる。

本発明の第１の実施形態の装置の原理的な構成を示す図である。 本発明の第１の実施形態のＦＰＧＡの構成の一例を示す図である。 本発明の第１の実施形態の装置のより具体的な構成を示す図である。 通常時における装置の動作の一例を説明するためのタイミングチャートである。 検査時における装置の動作の一例を説明するためのタイミングチャートである。 装置による検査を行うための設定動作の一例を説明するためのフローチャートである。

以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明では、同じ機能を有するものには同じ符号を付け、その説明を省略する場合がある。

図１は、本発明の第１の実施形態の装置の原理的な構成を示す図である。図１に示すように本実施形態の装置１００は、入力ポート１と、出力ポート２と、ＦＰＧＡ３と、電気部品４とを具備する。また、ＦＰＧＡ３は、入力端子３Ａ１および３Ａ２と、出力端子３Ｂ１および３Ｂ２とを有し、電気部品４は、入力端子４Ａ１および出力端子４Ｂ１を有する。なお、装置１００の動作モードには、装置１００の検査を行う検査モードと、通常の動作を行う通常モードとがある。

ＦＰＧＡ３は、装置の入力ポート１および出力ポート２と、電気部品４の入力端子４Ａ１および出力端子４Ｂ１と接続される。具体的には、入力ポート１は、ＦＰＧＡ３の入力端子３Ａ１と接続され、出力ポート２は、ＦＰＧＡ３の出力端子３Ｂ２と接続される。そして、電気部品４の入力端子４Ａ１は、ＦＰＧＡ３の出力端子３Ｂ１と接続され、電気部品４の出力端子４Ｂ１は、ＦＰＧＡ３の入力端子３Ａ２と接続される。

入力ポート１は、外部からの入力に応じた信号を入力ポート信号１１として出力する。外部からの入力は、例えば、外部装置からの信号入力や、装置１００のユーザからの操作入力などである。出力ポート２は、ＦＰＧＡ３からの出力ポート信号１４に応じた出力処理を行う。出力処理は、例えば、外部装置に信号を出力する処理や、ＬＥＤ（Light Emitting Diode）のようなユーザに通知を行うための通知部を駆動する処理などである。

ＦＰＧＡ３は、自己診断回路の一例である。ＦＰＧＡ３は、自身（ＦＰＧＡ３内）の論理回路をプログラムするためのコンフィグデータに基づいて、自身（ＦＰＧＡ３内）の論理回路をプログラムしてＣＰＵを構築し、そのＣＰＵに装置１００を検査するための検査プログラムを実行させる。電気部品４は、例えば、ＬＳＩなどの半導体や周辺素子であり、所定の処理を実行するものである。

以下、ＦＰＧＡ３についてより詳細に説明する。
コンフィグデータには、装置１００を検査するための検査用コンフィグデータと、検査用コンフィグデータとは異なる通常用コンフィグデータとがある。装置１００が通常モードで動作する場合、つまり、装置１００を検査しないときには、ＦＰＧＡ３は、通常用コンフィグデータを論理回路情報として読み込み、その読み込んだ論理回路情報に応じた通常回路を構築する。この場合、ＦＰＧＡ３は、入力ポート１から入力端子３Ａ１に入力された入力ポート信号１１をそのまま出力ポート信号１４として出力端子３Ｂ１から出力する。この場合、入力信号１２は、電気部品４の入力端子４Ａ１に入力され、電気部品４にて所定の処理が行われる。そして、電気部品４の出力端子４Ｂ１から出力された出力信号１３は、ＦＰＧＡ３の入力端子３Ａ２に入力される。ＦＰＧＡ３は、出力信号１３をそのまま出力ポート信号１４として出力ポート２に出力する。

また、装置１００が検査モードで動作する場合、つまり、装置１００を検査するときには、ＦＰＧＡ３は検査用コンフィグデータに基づいてＣＰＵを構築し、そのＣＰＵに検査プログラムを実行させる。図２は、このときのＦＰＧＡ３の構成の一例を示す図である。図２に示すように、ＦＰＧＡ３は、入力端子３Ａ１および３Ａ２と、出力端子３Ｂ１および３Ｂ２と、メモリ３１と、ＣＰＵ３２とを具備する。より具体的には、ＦＰＧＡ３は、装置１００の電源が投入されると、外部からコンフィグデータを論理回路情報としてメモリ３１に読み込み、その論理回路情報に基づいてＣＰＵ３２を構築する。そして、ＦＰＧＡ３は、ＣＰＵ３２に実行させる検査プログラムをメモリ３１に格納する。そして、ＦＰＧＡ３は、ＣＰＵ３２に対してメモリ３１に格納された検査プログラムをプログラムデータ３０１として順次読み込ませ、その読み込ませたプログラムデータ３０１を実行させることで、装置１００の検査を行う。なお、検査プログラムはコンパイルされた形式であることが望ましい。

この場合、ＣＰＵ３２は、検査プログラムに従って、入力ポート１からの信号として装置１００（具体的には、電気部品４）を検査するための検査信号を生成し、その検査信号を制御信号３０２として出力端子３Ｂ１に出力する。これにより、出力端子３Ｂ１から制御信号３０２が入力信号１２として電気部品４の入力端子４Ａ１に入力される。この場合でも電気部品４では、通常モード時と同様に所定の処理が行われ、電気部品４の出力端子４Ｂ１から出力ポートへの出力信号１３がＦＰＧＡ３の入力端子３Ａ２に入力される。そして出力信号は入力端子３Ａ２から処理結果信号３０３としてＣＰＵ３２に入力され、ＣＰＵ３２は、その処理結果信号３０３に基づいて、装置１００に異常があるか否かを判断する。具体的には、ＦＰＧＡ３は、処理結果信号３０３に異常があるか否かを判断することで、電気部品４に異常があるか否かを判断する。

以上説明したように本実施形態によれば、ＦＰＧＡ３は、装置１００内に具備され、コンフィグデータに基づいてＣＰＵ３２を構築し、ＣＰＵ３２に装置１００を検査するための検査プログラムを実行させることで、装置１００の検査を実施する。このため、装置１００の入力ポート１に装置１００を検査するための信号を入力する必要がなく、また、装置１００の出力ポート２から検査結果を示す信号を出力する必要もなくなる。したがって、装置１００の自己診断による検査が可能となり、装置１００の入力ポート１や出力ポート２に接続する検査治具や測定機器などの検査装置が不要となる。また、ＦＰＧＡ３がコンフィグデータに基づいて構築したＣＰＵ３２にて検査が行われるので、検査を行うＣＰＵ３２の構成やＣＰＵ３２が実行する検査プログラムなどを変更することができるため、検査の柔軟性を向上させることが可能になる。

図３は、図１および図２で示した本実施形態の装置１００のより具体的な構成を示す図である。図３に示す装置１００は、入力コネクタ１０１と、スイッチ１０２と、出力コネクタ１０３と、ＬＥＤ１０４と、ＦＰＧＡ１０５と、ＬＳＩ１０６とを具備する。また、ＦＰＧＡ１０５は、入力端子５Ａ１−１、５Ａ１−２、５Ａ２−１および５Ａ２−２と、出力端子５Ｂ１−１、５Ｂ１−２、５Ｂ２−１および５Ｂ２−２とを有する。また、ＬＳＩ１０６は、入力端子６Ａ１−１および６Ａ１−２と、出力端子６Ｂ１−１および６Ｂ１−２とを有する。

ここで、入力コネクタ１０１およびスイッチ１０２は、図１の入力ポート１に対応し、出力コネクタ１０３およびＬＥＤ１０４は、図１の出力ポート２に対応し、ＦＰＧＡ１０５は図１のＦＰＧＡ３に対応し、ＬＳＩ１０６は図１の電気部品４に対応する。また、入力端子５Ａ１−１および５Ａ１−２は、図１の入力端子３Ａ１に対応し、入力端子５Ａ２−１および５Ａ２−２は、図１の入力端子３Ａ２に対応し、出力端子５Ｂ１−１および５Ｂ１−２は、図１の出力端子３Ｂ１に対応し、出力端子５Ｂ２−１および５Ｂ２−２は、図１の出力端子３Ｂ２に対応する。

また、入力コネクタ１０１は、ＦＰＧＡ１０５の入力端子５Ａ１−１と接続され、スイッチ１０２は、ＦＰＧＡ１０５の入力端子５Ａ１−２と接続される。ＦＰＧＡ１０５の出力端子５Ｂ１−１は、ＬＳＩの入力端子６Ａ１−１と接続され、ＦＰＧＡ１０５の出力端子５Ｂ１−２は、ＬＳＩ１０６の入力端子６Ａ１−２と接続される。ＬＳＩ１０６の出力端子６Ｂ１−１は、ＦＰＧＡ１０５の入力端子５Ａ２−１と接続され、ＬＳＩ１０６の出力端子６Ｂ１−２は、ＦＰＧＡ１０５の入力端子５Ａ２−２と接続される。ＦＰＧＡ１０５の出力端子５Ｂ２−１は、出力コネクタ１０３と接続され、ＦＰＧＡ１０５の出力端子５Ｂ２−２は、ＬＥＤ１０４と接続される。

入力コネクタ１０１には、外部装置（図示せず）が接続され、その外部装置から種々のパケット信号が入力される。入力コネクタ１０１は、入力されたパケット信号を入力パケット信号２０１として出力する。スイッチ１０２は、ユーザからの入力に応じた入力スイッチ信号２０２を出力する。本実施形態では、スイッチ１０２は、押下可能な部品であり、押下されていな場合には、ロウレベルの信号を入力スイッチ信号２０２として出力し、押下されるとハイレベルの信号を入力スイッチ信号２０２として出力する。

出力コネクタ１０３は、外部装置（図示せず）と接続され、ＦＰＧＡ１０５からの置換出力パケット信号２０７を外部装置に対して信号を出力する。また、ＬＥＤ１０４は、ユーザに装置１００の状態などを通知する通知部であり、ＦＰＧＡ１０５からの出力ステータスフラグ信号２０８に応じて発光する。

［動作の説明］
図４は、通常モード時における装置１００の動作の一例を説明するためのタイミングチャートである。なお、通常モード時には、ＦＰＧＡ１０５は、通常用コンフィグデータを論理回路情報として読み込み、その読み込んだ論理回路情報に応じた通常回路を構築しているものする。

通常モードでは、入力コネクタ１０１に入力されたパケット信号は、入力パケット信号２０１としてＦＰＧＡ１０５の入力端子５Ａ１−１に入力される。また、スイッチ１０２は、ユーザにて押下されたか否かに応じて、ロウレベルかハイレベルを示す入力スイッチ信号２０２をＦＰＧＡ１０５の入力端子５Ａ１−２に入力する。

ＦＰＧＡ１０５（具体的には、ＦＰＧＡ１０５が構築した通常回路）は、入力パケット信号２０１をそのまま出力端子５Ｂ１−１から出力パケット信号２０３としてＬＳＩ１０６の入力端子６Ａ１−１に入力する。また、ＦＰＧＡ１０５は、入力スイッチ信号２０２をそのまま出力端子５Ｂ１−２から出力スイッチ信号２０４としてＬＳＩ１０６の入力端子６Ａ１−２に入力する。

ＬＳＩ１０６は、入力された出力パケット信号２０３および出力スイッチ信号２０４を確認する。出力スイッチ信号２０４がハイレベルの場合、ＬＳＩ１０６は、出力パケット信号２０３の一部のデータに対してデータ変換処理を行い、かつ、パケット置換処理を行い、そのデータ変換処理およびパケット置換処理を行った出力パケット信号２０３を置換パケット信号２０５として出力端子６Ｂ１−１からＦＰＧＡ１０５の入力端子５Ａ２−１に入力する。また、出力スイッチ信号２０４がロウレベルの場合、ＬＳＩ１０６は、出力パケット信号２０３に対してパケットの置換処理を行い、その置換処理を行った出力パケット信号２０３を置換パケット信号２０５として出力端子６Ｂ１−１からＦＰＧＡ１０５の入力端子５Ａ２−１に入力する。

また、ＬＳＩ１０６は、入力された出力パケット信号２０３のフォーマットチェックを行い、そのチェック結果を、ステータスフラグ信号２０６として出力端子６Ｂ１−２からＦＰＧＡ１０５の入力端子５Ａ２−２に入力する。

ＦＰＧＡ１０５は、入力された置換パケット信号２０５およびステータスフラグ信号２０６をそのまま、置換出力パケット信号２０７および出力ステータスフラグ信号２０８として、出力端子５Ｂ２−１および５Ｂ２−２のそれぞれから出力コネクタ１０３およびＬＥＤ１０４に入力する。

出力コネクタ１０３は、置換出力パケット信号２０７を外部装置に出力する。また、ＬＥＤ１０４は、出力ステータスフラグ信号２０８に応じた発光を行う。例えば、ＬＥＤ１０４は、出力ステータスフラグ信号２０８がロウレベルかハイレベルかに応じて、緑色または赤色で発光する。

図５は、検査モード時における装置１００の動作の一例を説明するための図であり、図６は、検査モード時における装置１００の動作の一例を説明するためのフローチャートである。なお、ここでは、電気部品であるＬＳＩを検査する際の装置１００の動作を説明する。また、ＦＰＧＡ１０５は、検査用コンフィグデータを論理回路情報として読み込み、その読み込んだ論理回路情報に基づいて、図２に示すＣＰＵ３２を構築しているものとする。なお、図２では、上述したように、入力端子３Ａ１が入力端子５Ａ１−１および５Ａ１−２に対応し、入力端子３Ａ２が入力端子５Ａ２−１および５Ａ２−２に対応し、出力端子３Ｂ１が出力端子５Ｂ１−１および５Ｂ１−２に対応し、出力端子３Ｂ２が出力端子５Ｂ２−１および５Ｂ２−２に対応する。

先ず、ＦＰＧＡ１０５のＣＰＵ３２は、入力コネクタ１０１からの入力パケット信号２０１としてＬＳＩを検査するための第１の検査信号を生成し、その第１の検査信号を出力端子５Ｂ１−１から出力パケット信号２０３として出力する（ステップＳ６０１）。また、ＣＰＵ３２は、スイッチ１０２からの入力スイッチ信号２０２としてＬＳＩを検査するための第２の検査信号を生成し、その第２の検査信号を出力端子５Ｂ１−２から出力スイッチ信号２０４として出力する（ステップＳ６０２）。

出力パケット信号２０３はＬＳＩ１０６の入力端子６Ａ１−１に入力され、出力スイッチ信号２０４はＬＳＩ１０６の入力端子６Ａ１−２に入力される。ＬＳＩ１０６は、通常モード時の処理と同じ処理を行い、置換パケット信号２０５を出力端子６Ｂ１−１からＦＰＧＡ１０５の入力端子５Ａ２−１に入力し、ステータスフラグ信号２０６を出力端子６Ｂ１−２からＦＰＧＡ１０５の入力端子５Ａ２−２に入力する（ステップＳ６０３）。

そしてＣＰＵ３２は、入力された置換パケット信号２０５およびステータスフラグ信号２０６を解析し（ステップＳ６０４）、置換パケット信号２０５およびステータスフラグ信号２０６に異常があるか否かを判断することで、ＬＳＩ１０６に異常があるか否かを判断する（ステップＳ６０５）。

（変形例）
以上説明した構成および動作は単なる一例であり、これらに限定されるものではない。
例えば、装置１００の検査時では、ＣＰＵ３２は、入力ポート１からの信号を出力ポート２に出力してもよい。具体的には、ＣＰＵ３２は、スイッチ１０２からの入力スイッチ信号２０２をそのままＬＥＤ１０４に出力する。これにより、スイッチ１０２が押下された時には、ＬＥＤ１０４を赤色で発光させ、スイッチ１０２が押下されていない時には、ＬＥＤ１０４を緑色で発光させるなどとすることが可能となり、入力ポート１や出力ポート２の検査を容易に行うことが可能になる。

また、装置１００が電気部品としてＦＰＧＡを既に使用している場合、その使用されているＦＰＧＡを、検査を行うためのＦＰＧＡ１０５として使用することができる。この場合、装置１００の部品点数の増加を抑制しつつ、検査を容易に行うことができる。

装置１００の実施例として、図３で示した装置１００が画像処理装置の場合について説明する。
通常動作モードの場合、入力コネクタ１０１には映像信号が入力される。なお、映像信号は、複数フレームからなり、パケットごとに、１フレーム単位の画像を示すものとする。ＬＳＩ１０６は、フレーム単位で映像信号に対して画像処理を行い、その画像処理を行った映像信号を出力コネクタ１０３から出力する。また、スイッチ１０２は、出力コネクタ１０３から出力する映像信号が示す画像のサイズを変更するために使用される。また、ＬＥＤ１０４は、映像信号に対して正常に画像処理ができている時は緑色で発光し、映像信号に対して正常に画像処理ができていない時には赤色で発光する。

検査モードの場合、ＦＰＧＡ１０５は、入力コネクタ１０１からの映像信号の代わりに、検査信号として、例えば、１フレーム分の映像信号を生成してＬＳＩ１０６に出力する。この場合、ＦＰＧＡ１０５は、ＬＳＩ１０６から画像処理が行われた映像信号が入力されると、その映像信号のフォーマットの確認を行い、その映像信号に異常があるか否かを検査する。なお、ＦＰＧＡ１０５による映像信号の生成や、異常の検査は、ＦＰＧＡ１０５内のＣＰＵにより実行され、その実行手順は検査プログラムにて規定される。

装置１００の別の実施例としては、画像処理装置の機能を構成する電気部品としてＦＰＧＡが使用されている場合を挙げる。この場合、ＦＰＧＡ内の論理情報の書き込むコンフィグデータを複数用意することで対応することができる。
以上説明した各実施形態および各実施例において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
例えば、装置１００の機能は、その機能を実現するためのプログラムを、コンピュータにて読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ実行させることで、実現されてもよい。

１ 入力ポート
２ 出力ポート
３ ＦＰＧＡ
４ 電気部品
３１ メモリ
３２ ＣＰＵ
１００ 装置
１０１ 入力コネクタ
１０２ スイッチ
１０３ 出力コネクタ
１０４ ＬＥＤ
１０５ ＦＰＧＡ
１０６ ＬＳＩ

Claims (8)

1. 装置内に具備され、コンフィグデータに基づいてＣＰＵ（Central Processing Unit）を構築し、前記ＣＰＵに前記装置を検査するための検査プログラムを実行させるＦＰＧＡ（Filed Programmable Gate Array）を含む自己診断回路。
2. 請求項１に記載の自己診断回路において、
   前記ＣＰＵは、前記検査プログラムに従って、前記装置を検査するための検査信号を生成して前記装置の入力ポートからの信号として出力し、当該信号に応じて前記装置の出力ポートへ出力される出力信号に基づいて、前記装置に異常があるか否かを判断する、自己診断回路。
3. 請求項１または２に記載の自己診断回路において、
   前記ＦＰＧＡは、前記装置の入力ポートおよび出力ポートと接続され、
   前記ＣＰＵは、前記検査プログラムに従って、前記入力ポートからの信号を出力ポートに出力する、自己診断回路。
4. 請求項１ないし３のいずれか１項に記載の自己診断回路において、
   前記ＦＰＧＡは、前記装置内の電気部品の入力端子および出力端子と接続され、
   前記ＣＰＵは、前記検査プログラムに従って、前記装置を検査するための検査信号を生成して前記電気部品に出力し、前記電気部品の出力端子から前記装置の出力ポートへの出力信号に基づいて、前記電気部品に異常があるか否かを判断する、自己診断回路。
5. 請求項１ないし４のいずれか１項に記載の自己診断回路において、
   前記コンフィグデータは、前記装置を検査するための検査用コンフィグデータと、前記検査用コンフィグデータとは異なる通常用コンフィグデータとがあり、
   前記ＦＰＧＡは、前記装置を検査するときには、前記コンフィグデータとして前記検査用コンフィグデータに基づいて前記ＣＰＵを構築し、前記装置を検査しないときには、前記コンフィグデータとして前記通常用コンフィグデータに応じた通常回路を構築する、自己診断回路。
6. 請求項１ないし５のいずれか１項に記載の自己診断回路を具備する装置。
7. 装置内に具備されたＦＰＧＡに、コンフィグデータに基づいてＣＰＵを構築させ、
   前記ＣＰＵに前記装置を検査するための検査プログラムを実行させる、自己診断方法。
8. コンピュータに、
   装置内に具備されたＦＰＧＡに、コンフィグデータに基づいてＣＰＵを構築させる手順と、
   前記ＣＰＵに前記装置を検査するための検査プログラムを実行させる手順と、を実行させるためのプログラム。