JP2006258718A

JP2006258718A - 検査回路

Info

Publication number: JP2006258718A
Application number: JP2005079327A
Authority: JP
Inventors: Hiroshi Kondo; 浩近藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-03-18
Filing date: 2005-03-18
Publication date: 2006-09-28

Abstract

【課題】半導体集積回路の任意の端子間のオープンショートチェックを行えるようにする。
【解決手段】外部端子Ａ２が外部端子Ａ１または外部端子Ａ３とショートしているかをチェックする場合、第１テスト信号入力端子Ｂ１〜Ｂ３に与えられる第１テスト入力信号の論理値をそれぞれ“１”、“０”、“１”に設定するとともに、外部端子Ａ１〜Ａ３に入力される入力信号の論理値をそれぞれ“１”、“０”、“１”に設定し、第２テスト信号入力端子Ｂ４に与えられる第２テスト入力信号の論理値を“１”に設定して、テスト信号出力端子Ｃ１の論理値を判別する。
【選択図】図１

Description

本発明は検査回路に関し、特に、半導体集積回路のボンディング不良などを検査する方法に適用して好適なものである。

従来の半導体集積回路の検査では、半導体集積回路のボンディング不良を検出するために、半導体集積回路に設けられた端子のオープンショートチェックが行われている。また、例えば、特許文献１には、外部端子に入力された信号の論理和および論理積をとることにより、全端子のオープンショートチェックを一度に行えるようにして、テスト時間を短縮する方法が開示されている。さらに、特許文献１には、外部端子にインバータを１個置きに配置することにより、隣接端子間のオープンショートチェックも短時間で行えるようにする方法が開示されている。
特開平５−１１０１５号公報

しかしながら、特許文献１に開示された方法では、自己の端子のオープンショートチェックおよび隣接端子間のオープンショートチェックは行うことができるが、任意の端子間のオープンショートチェックを行うことができないという問題があった。
そこで、本発明の目的は、任意の端子間のオープンショートチェックを行うことが可能な検査回路を提供することである。

上述した課題を解決するために、本発明の一態様に係る検査回路によれば、複数の外部端子と、第１テスト入力信号に基づいて、前記外部端子にそれぞれ入力された入力信号または前記入力信号を反転させた反転信号のいずれかを選択して出力する反転信号選択回路と、前記反転信号選択回路から出力された出力信号の論理和演算を行う第１論理和演算回路と、前記反転信号選択回路から出力された出力信号の論理積演算を行う第１論理積演算回路と、前記第１論理和演算回路から出力された論理和演算結果の反転信号と、前記第１論理積演算回路から出力された論理積演算結果との論理和演算を行う第２論理和演算回路と、第２テスト入力信号と、前記第２論理和演算回路から出力された論理和演算結果との論理積演算を行う第２論理積演算回路とを備えることを特徴とする。

これにより、第１テスト入力信号を入力することで、複数の外部端子の入力信号またはその反転信号を任意に選択して出力させることが可能となる。このため、選択された外部端子間がショートしている場合には、第１論理和演算回路および第１論理積演算回路の出力がいずれも論理値“０”になることから、第２論理積演算回路の出力を論理値“０”にすることができ、任意の端子間のショートチェックを効率よく行うことが可能となる。

また、本発明の一態様に係る検査回路によれば、前記第１テスト入力信号が論理値“１”に設定された時に前記外部端子に入力された入力信号を選択して出力するクロックド・バッファと、前記第１テスト入力信号が論理値“０”に設定され時に前記外部端子に入力された入力信号を反転させて出力するクロックド・インバータとを備えることを特徴とする。

これにより、第１テスト入力信号の論理値を“０”または“１”に設定することで、外部端子にそれぞれ入力された入力信号またはその反転信号のいずれかを選択して出力させることができ、任意の端子間のショートチェックを効率よく行うことが可能となる。

以下、本発明の実施形態に係る検査回路について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る検査装置の回路構成を示す図である。
図１において、検査装置には、外部端子Ａ１〜Ａ３にそれぞれ入力された入力信号またはその入力信号を反転させた反転信号のいずれかを選択して出力する反転信号選択回路１ａ〜１ｃが設けられている。なお、外部端子Ａ１〜Ａ３は入力端子または入出力端子のいずれでもよい。

ここで、反転信号選択回路１ａ〜１ｃには、クロックド・バッファ２ａ〜２ｃおよびクロックド・インバータ３ａ〜３ｃがそれぞれ設けられている。そして、クロックド・バッファ２ａおよびクロックド・インバータ３ａの入力端子には、外部端子Ａ１が共通に接続されるとともに、クロックド・バッファ２ａおよびクロックド・インバータ３ａのクロック端子には、第１テスト入力信号を入力する第１テスト信号入力端子Ｂ１が接続されている。また、クロックド・バッファ２ｂおよびクロックド・インバータ３ｂの入力端子には、外部端子Ａ２が共通に接続されるとともに、クロックド・バッファ２ｂおよびクロックド・インバータ３ｂのクロック端子には、第１テスト入力信号を入力する第１テスト信号入力端子Ｂ２が接続されている。さらに、クロックド・バッファ２ｃおよびクロックド・インバータ３ｃの入力端子には、外部端子Ａ３が共通に接続されるとともに、クロックド・バッファ２ｃおよびクロックド・インバータ３ｃのクロック端子には、第１テスト入力信号を入力する第１テスト信号入力端子Ｂ３が接続されている。

また、クロックド・バッファ２ａ〜２ｃおよびクロックド・インバータ３ａ〜３ｃの出力端子はＡＮＤ回路４の入力端子に接続されるとともに、クロックド・バッファ２ａ〜２ｃおよびクロックド・インバータ３ａ〜３ｃの出力端子はＮＯＲ回路５の入力端子に接続されている。
また、ＡＮＤ回路４およびＮＯＲ回路５の出力端子は、ラッチ回路６、７をそれぞれ介してＯＲ回路８の入力端子に接続されている。また、ＯＲ回路８の出力端子および第２テスト入力信号を入力する第２テスト信号入力端子Ｂ４は、ＡＮＤ回路９の入力端子に接続され、ＡＮＤ回路９の出力端子はテスト信号出力端子Ｃ１に接続されている。

そして、外部端子Ａ１〜Ａ３のオープンショートチェックを行う場合、第１テスト信号入力端子Ｂ１〜Ｂ３に与えられる第１テスト入力信号の論理値をそれぞれ“１”に設定する。そして、外部端子Ａ１〜Ａ３に入力される入力信号の論理値をそれぞれ“１”に設定する。ここで、第１テスト信号入力端子Ｂ１〜Ｂ３に与えられる第１テスト入力信号の論理値をそれぞれ“１”に設定すると、外部端子Ａ１〜Ａ３に入力された入力信号がクロックド・バッファ２ａ〜２ｃをそれぞれ介してそのままＡＮＤ回路４およびＮＯＲ回路５に出力される。

このため、外部端子Ａ１〜Ａ３にショート不良やオープン不良がなければ、反転信号選択回路１ａ〜１ｃから論理値“１”がＡＮＤ回路４およびＮＯＲ回路５にそれぞれ出力されることから、ＡＮＤ回路４から論理値“１”が出力されるとともに、ＮＯＲ回路５から論理値“０”が出力される。この結果、ラッチ回路６には論理値“１”が保持されるとともに、ラッチ回路７には論理値“０”が保持され、ＯＲ回路８を介してＡＮＤ回路９には論理値“１”が入力される。この状態で、第１テスト信号入力端子Ｂ１〜Ｂ３に与えられる第１テスト入力信号の論理値を“１”に設定すると、テスト信号出力端子Ｃ１には論理値“１”が出力される。

一方、外部端子Ａ１〜Ａ３にショート不良やオープン不良があれば、外部端子Ａ１〜Ａ３の電位はほぼ０Ｖになる。このため、反転信号選択回路１ａ〜１ｃから論理値“０”がＡＮＤ回路４およびＮＯＲ回路５にそれぞれ出力され、ＡＮＤ回路４から論理値“０”が出力されるとともに、ＮＯＲ回路５から論理値“０”が出力される。この結果、ラッチ回路６には論理値“０”が保持されるとともに、ラッチ回路７には論理値“０”が保持され、ＯＲ回路８を介してＡＮＤ回路９には論理値“０”が入力される。この状態で、第２テスト信号入力端子Ｂ４に与えられる第２テスト入力信号の論理値を“１”に設定すると、テスト信号出力端子Ｃ１には論理値“０”が出力される。この結果、テスト信号出力端子Ｃ１の論理値を判別することで、外部端子Ａ１〜Ａ３にショート不良やオープン不良を識別することができる。

また、外部端子Ａ２が外部端子Ａ１または外部端子Ａ３とショートしているかをチェックする場合、第１テスト信号入力端子Ｂ１〜Ｂ３に与えられる第１テスト入力信号の論理値をそれぞれ“１”、“０”、“１”に設定する。そして、外部端子Ａ１〜Ａ３に入力される入力信号の論理値をそれぞれ“１”、“０”、“１”に設定する。ここで、第１テスト信号入力端子Ｂ１〜Ｂ３に与えられる第１テスト入力信号の論理値をそれぞれ“１”、“０”、“１”に設定すると、外部端子Ａ１、Ａ３に入力された入力信号がクロックド・バッファ２ａ、２ｃをそれぞれ介してそのままＡＮＤ回路４およびＮＯＲ回路５に出力されるとともに、外部端子Ａ２に入力された入力信号がクロックド・インバータ２ｂを介してＡＮＤ回路４およびＮＯＲ回路５に出力される。

このため、外部端子Ａ２が外部端子Ａ１、Ａ３とショートしていなければ、反転信号選択回路１ａ〜１ｃから論理値“１”がＡＮＤ回路４およびＮＯＲ回路５にそれぞれ出力されることから、ＡＮＤ回路４から論理値“１”が出力されるとともに、ＮＯＲ回路５から論理値“０”が出力される。この結果、ラッチ回路６には論理値“１”が保持されるとともに、ラッチ回路７には論理値“０”が保持され、ＯＲ回路８を介してＡＮＤ回路９には論理値“１”が入力される。この状態で、第１テスト信号入力端子Ｂ１〜Ｂ３に与えられる第１テスト入力信号の論理値を“１”に設定すると、テスト信号出力端子Ｃ１には論理値“１”が出力される。

一方、例えば、外部端子Ａ２が外部端子Ａ１とショートしていれば、外部端子Ａ１、Ａ２の電位はほぼ０Ｖになる。このため、反転信号選択回路１ａ〜１ｃから論理値“０”、“１”、“１”がＡＮＤ回路４およびＮＯＲ回路５にそれぞれ出力され、ＡＮＤ回路４から論理値“０”が出力されるとともに、ＮＯＲ回路５から論理値“０”が出力される。この結果、ラッチ回路６には論理値“０”が保持されるとともに、ラッチ回路７には論理値“０”が保持され、ＯＲ回路８を介してＡＮＤ回路９には論理値“０”が入力される。この状態で、第２テスト信号入力端子Ｂ４に与えられる第２テスト入力信号の論理値を“１”に設定すると、テスト信号出力端子Ｃ１には論理値“０”が出力される。この結果、テスト信号出力端子Ｃ１の論理値を判別することで、外部端子Ａ２が外部端子Ａ１、Ａ３とショートしているかをチェックすることができる。

また、外部端子Ａ１が外部端子Ａ２または外部端子Ａ３とショートしているかをチェックする場合、第１テスト信号入力端子Ｂ１〜Ｂ３に与えられる第１テスト入力信号の論理値をそれぞれ“０”、“１”、“１”に設定する。そして、外部端子Ａ１〜Ａ３に入力される入力信号の論理値をそれぞれ“０”、“１”、“１”に設定する。ここで、第１テスト信号入力端子Ｂ１〜Ｂ３に与えられる第１テスト入力信号の論理値をそれぞれ“０”、“１”、“１”に設定すると、外部端子Ａ２、Ａ３に入力された入力信号がクロックド・バッファ２ｂ、２ｃをそれぞれ介してそのままＡＮＤ回路４およびＮＯＲ回路５に出力されるとともに、外部端子Ａ１に入力された入力信号がクロックド・インバータ２ａを介してＡＮＤ回路４およびＮＯＲ回路５に出力される。

このため、外部端子Ａ１が外部端子Ａ２、Ａ３とショートしていなければ、反転信号選択回路１ａ〜１ｃから論理値“１”がＡＮＤ回路４およびＮＯＲ回路５にそれぞれ出力されることから、ＡＮＤ回路４から論理値“１”が出力されるとともに、ＮＯＲ回路５から論理値“０”が出力される。この結果、ラッチ回路６には論理値“１”が保持されるとともに、ラッチ回路７には論理値“０”が保持され、ＯＲ回路８を介してＡＮＤ回路９には論理値“１”が入力される。この状態で、第１テスト信号入力端子Ｂ１〜Ｂ３に与えられる第１テスト入力信号の論理値を“１”に設定すると、テスト信号出力端子Ｃ１には論理値“１”が出力される。

一方、例えば、外部端子Ａ１が外部端子Ａ３とショートしていれば、外部端子Ａ１、Ａ３の電位はほぼ０Ｖになる。このため、反転信号選択回路１ａ〜１ｃから論理値“１”、“１”、“０”がＡＮＤ回路４およびＮＯＲ回路５にそれぞれ出力され、ＡＮＤ回路４から論理値“０”が出力されるとともに、ＮＯＲ回路５から論理値“０”が出力される。この結果、ラッチ回路６には論理値“０”が保持されるとともに、ラッチ回路７には論理値“０”が保持され、ＯＲ回路８を介してＡＮＤ回路９には論理値“０”が入力される。この状態で、第２テスト信号入力端子Ｂ４に与えられる第２テスト入力信号の論理値を“１”に設定すると、テスト信号出力端子Ｃ１には論理値“０”が出力される。この結果、テスト信号出力端子Ｃ１の論理値を判別することで、外部端子Ａ１が外部端子Ａ２、Ａ３とショートしているかをチェックすることができる。

これにより、第１テスト入力信号を反転信号選択回路１ａ〜１ｃにそれぞれ入力することで、複数の外部端子Ａ１〜Ａ３の入力信号またはその反転信号を任意に選択して出力させることが可能となる。このため、選択された外部端子１ａ〜１ｃ間がショートしている場合には、ＡＮＤ回路４およびＮＯＲ回路５の出力がいずれも論理値“０”になることから、ＡＮＤ回路９の出力を論理値“０”にすることができ、任意の外部端子Ａ１〜Ａ３間のショートチェックを効率よく行うことが可能となる。

なお、上述した実施形態では、反転信号選択回路１ａ〜１ｃを全ての外部端子Ａ１〜Ａ３に対して設ける方法について説明したが、反転信号選択回路を一部の外部端子Ａ１〜Ａ３に対してのみ設けるようにしてもよい。

本発明の一実施形態に係る検査装置の回路構成を示す図。

符号の説明

Ａ１〜Ａ３外部端子、Ｂ１〜Ｂ３第１テスト信号入力端子、Ｂ４第２テスト信号入力端子、Ｃ１テスト信号出力端子、１ａ〜１ｃ反転信号選択回路、２ａ〜２ｃクロックド・バッファ、３ａ〜３ｃクロックド・インバータ、４、９ＡＮＤ回路、５ＮＯＲ回路、６、７ラッチ回路、８ＯＲ回路

Claims

複数の外部端子と、
第１テスト入力信号に基づいて、前記外部端子にそれぞれ入力された入力信号または前記入力信号を反転させた反転信号のいずれかを選択して出力する反転信号選択回路と、
前記反転信号選択回路から出力された出力信号の論理和演算を行う第１論理和演算回路と、
前記反転信号選択回路から出力された出力信号の論理積演算を行う第１論理積演算回路と、
前記第１論理和演算回路から出力された論理和演算結果の反転信号と、前記第１論理積演算回路から出力された論理積演算結果との論理和演算を行う第２論理和演算回路と、
第２テスト入力信号と、前記第２論理和演算回路から出力された論理和演算結果との論理積演算を行う第２論理積演算回路とを備えることを特徴とする検査回路。
前記第１テスト入力信号が論理値“１”に設定された時に前記外部端子に入力された入力信号を選択して出力するクロックド・バッファと、
前記第１テスト入力信号が論理値“０”に設定され時に前記外部端子に入力された入力信号を反転させて出力するクロックド・インバータとを備えることを特徴とする請求項１記載の検査回路。