JP2009025086A

JP2009025086A - 半導体テスト回路

Info

Publication number: JP2009025086A
Application number: JP2007187003A
Authority: JP
Inventors: Yuichi Nakajima; 祐一中島; Katsumi Miura; 克己三浦; Mitsuya Nakano; 三矢中野; Fumikado Matsuoka; 史門松岡
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-07-18
Filing date: 2007-07-18
Publication date: 2009-02-05

Abstract

【課題】半導体マクロのアイソレーションテストの機能を有し、かつ、チップ面積を削減した半導体テスト回路を提供すること。
【解決手段】半導体テスト回路は、内部でデータをバイパスするバイパス経路をそれぞれ有する複数の半導体マクロと、２つの半導体マクロ間を接続する組合せ回路と、外部から入力されたデータを先頭の半導体マクロに入力する入力回路と、終端の半導体マクロから得られたデータを出力する出力回路とを備える。組合せ回路を介して複数の半導体マクロが直列接続されている。
【選択図】図１

Description

本発明は、半導体集積回路に含まれるマクロ（以下「半導体マクロ」という。）のアイソレーションテストを実施する半導体テスト回路に関する。

歩留及び品質の向上を目的として、半導体集積回路に生じた不良を検出するテストが行われる。しかし、特に最先端プロセスで製造された半導体集積回路では、新たな不良が発生すると歩留及び品質が低下する。このため、新たな不良を解析する機能の追加と、新たな不良に対するスクリーニングパターンの追加が重要である。その中でも、半導体マクロのアイソレーションテストは、不良の解析が容易であり、テストパターンも比較的容易に作成できるため、最先端のプロセスで製造される半導体集積回路にはアイソレーションテスト回路が必ず実装される。

アイソレーションテスト回路を実装するに当たり、特に複数の半導体マクロが半導体集積回路に存在する場合、従来は、半導体マクロを並列に接続する際に生じる外部端子周辺の配線混雑を回避するために、半導体マクロの端子に対してバウンダリスキャン等を行うテスト回路やエリアパッド等を実装している（例えば、特許文献１参照）。

図６は、特許文献１に開示されている半導体集積回路を示すブロック図である。図６に示す半導体集積回路は、通常メモリ入力ピン１５１と、テスト入力用エリアパッド１２１と、通常メモリ入力ピン１５１又はテスト入力用エリアパッド１２１からの信号を選択して半導体メモリ１０１に供給するテスト入力セレクタ１３１と、半導体メモリ１０１の出力が接続された通常メモリ出力ピン１８１と、半導体メモリ１０１の出力が接続されたテスト出力用エリアパッド１２２とを備える。図１に示すように、テスト入力用エリアパッド１２１及びテスト出力用エリアパッド１２２を半導体メモリ１０１の近傍に配置することにより、外部端子周辺での配線混雑を緩和することができる。

特開２００５−２６７８１０号公報

半導体マクロのアイソレーションテスト回路が実装された従来の半導体集積回路では、アイソレーションテストの対象となる半導体マクロが増加すると、外部端子周辺の配線数が増加する。また、特許文献１のように外部端子周辺の配線数を減らすことができても、バウンダリスキャン等を行うテスト回路及びエリアパッド等を追加することにより、チップ面積が増大してしまう。

本発明の目的は、半導体マクロのアイソレーションテストの機能を有し、かつ、チップ面積を削減した半導体テスト回路を提供することである。

本発明は、内部でデータをバイパスするバイパス経路をそれぞれ有する複数の半導体マクロと、２つの半導体マクロ間を接続する組合せ回路と、外部から入力されたデータを先頭の半導体マクロに入力する入力回路と、終端の半導体マクロから得られたデータを出力する出力回路と、を備え、前記組合せ回路を介して前記複数の半導体マクロが直列接続された半導体テスト回路を提供する。

上記半導体テスト回路では、前記半導体マクロが、メモリマクロ、ロジックマクロ、又はアナログマクロである。

上記半導体テスト回路では、前記半導体マクロが、前記バイパス経路上に設けられたフリップフロップ回路を有する。

上記半導体テスト回路では、前記複数の半導体マクロの一部が、前記組合せ回路を介して並列接続されている。

上記半導体テスト回路では、前記入力回路及び前記出力回路がＩＯパッドである。

上記半導体テスト回路では、前記入力回路及び前記出力回路がＢＩＳＴ回路である。

上記半導体テスト回路では、前記入力回路及び前記出力回路がバウンダリスキャン回路である。

本発明に係る半導体テスト回路によれば、半導体マクロのアイソレーションテストの機能を有し、かつ、チップ面積を削減することができる。

以下、本発明の実施形態について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態の半導体テスト回路を示すブロック図である。図１に示す半導体テスト回路は、アイソレーションテストの対象となる３つの半導体マクロ１０１（１０１ａ〜１０１ｃ）と、セレクタ等の４つの組合せ回路１０３（１０３ａ〜１０３ｄ）と、７つの組合せ回路１０５（１０５ａ〜１０５ｇ）と、外部端子に接続された入力回路１０６と、外部端子に接続された出力回路１０７とを備える。各半導体マクロ１０１は、マクロセル１５１と、半導体マクロ内でデータをバイパスするバイパス経路１５２と、マクロセル１５１からのデータ及びバイパス経路１５２からのデータのいずれかを選択的に出力するセレクタ等の組合せ回路１５３とを有する。

組合せ回路１０３ａは、入力回路１０６と先頭の半導体マクロ１０１ａの間に設けられたセレクタであり、入力回路１０６からのデータ及び組合せ回路１０５ａからのデータのいずれかを選択的に出力して半導体マクロ１０１ａに入力する。また、組合せ回路１０３ｂ，１０３ｃは、２つの半導体マクロ間に設けられたセレクタであり、前段の半導体マクロからのデータ及び組合せ回路１０５からのデータのいずれかを選択的に出力して後段の半導体マクロに入力する。さらに、組合せ回路１０３ｄは、終端の半導体マクロ１０１ｃと出力回路１０７の間に設けられたセレクタであり、半導体マクロ１０１ｃからのデータ及び組合せ回路１０５ｄからのデータのいずれかを選択的に出力して出力回路１０７に入力する。なお、組合せ回路１０３ｂ，１０３ｃ，１０３ｄの半導体マクロ側の入力には、各半導体マクロと並列に、それぞれ組合せ回路１０５ｅ，１０５ｆ，１０５ｇが接続されている。

入力回路１０６は、外部端子から入力されたデータを組合せ回路１０３ａを介して先頭の半導体マクロ１０１ａに入力する。出力回路１０７は、組合せ回路１０３ｄを介して終端の半導体マクロ１０１ｃ又は組合せ回路１０５ｄから得られたデータを出力する。

本実施形態の半導体テスト回路では、３つの半導体マクロ１０１ａ〜１０１ｃが組合せ回路１０３ｂ，１０３ｃを介して直列接続されている。また、半導体マクロ１０１毎に、入力されたデータがバイパス経路１５２を通過するよう組合せ回路１５３が制御される。このため、入力回路１０６及び出力回路１０７をインターフェイスとして、任意の半導体マクロ１０１を外部端子より直接制御することができるため、外部端子から各半導体マクロのアイソレーションテストを実施できる。

このため、本実施形態の半導体テスト回路によれば、外部端子周辺の配線数を減らすことができ、テスト回路の増加を最小限に抑えた上で半導体マクロ１０１毎にアイソレーションテストを実施することができる。なお、外部端子に繋がる組合せ回路１０３，１５３の制御では、アイソレーションテスト時の外部データを分割して入力及び出力することにより、外部端子を減らした上で半導体マクロ１０１毎にアイソレーションテストを実施することができる。

本実施形態で説明した半導体マクロ１０１は、メモリマクロ、ロジックマクロ又はアナログマクロであっても良い。また、入力回路１０６及び出力回路１０７は、ＩＯパッドによって構成されていても良い。

（第２の実施形態）
図２は、第２の実施形態の半導体テスト回路を示すブロック図である。図２に示すように、第２の実施形態の半導体テスト回路では、半導体マクロ１０１中のバイパス経路１５２上に、同期式記憶素子であるフリップフロップ回路５０１が設けられている。

バイパス経路１５２上にフリップフロップ回路５０１が設けられたことにより、データをバイパスする半導体マクロ１０１の経路のタイミングを調整することができるため、アイソレーションテストを実施する際のデータ入力の経路上の遅延によるタイミングエラーを回避できる。また、フリップフロップ回路５０１をスキャンテスト時のテストポイント用の素子とすることで、バイパス経路１５２周辺の故障を検出できる。

（第３の実施形態）
図３は、第３の実施形態の半導体テスト回路を示すブロック図である。図３に示すように、第３の実施形態の半導体テスト回路では、アイソレーションの対象となる３つの半導体マクロ１０１が直列接続され、かつ、その内の１つの半導体マクロ１０１ｂに別の半導体マクロ１０１ｄが並列接続されている。なお、複数の半導体マクロの直列接続と並列接続との組み合わせは無限である。したがって、半導体テスト回路の設計段階で、半導体マクロ１０１間の配線を可能な限り短く、また配線数を可能な限り少なくするために最適な半導体マクロのレイアウトを構築することができる。

（第４の実施形態）
図４は、第４の実施形態の半導体テスト回路を示すブロック図である。図４に示すように、第４の実施形態の半導体テスト回路では、第１の実施形態の入力回路１０６及び出力回路１０７の代わりにＢＩＳＴ回路８０１が用いられている。このため、アイソレーションテストを実施する際の外部入力及び外部出力がＢＩＳＴ回路８０１を介して可能となり、外部出力がＩＯパッドである場合に限って外部端子数を削減することができる。また、出荷検査時の同側対応が容易になる。

（第５の実施形態）
図５は、第５の実施形態の半導体テスト回路を示すブロック図である。図５に示すように、第５の実施形態の半導体テスト回路では、第１の実施形態の入力回路１０６の代わりにバウンダリスキャン回路９０１が用いられ、第１の実施形態の出力回路１０７の代わりにバウンダリスキャン回路９０２が用いられている。このため、アイソレーションテストを実施する際の外部入力及び外部出力が、バウンダリスキャン回路９０１及びバウンダリスキャン回路９０２を介して可能となり、外部出力がＩＯパッドである場合に限って外部端子数を削減することができる。また、出荷検査時の同側対応が容易になる。

本発明に係る半導体テスト回路は、半導体マクロのアイソレーションテスト回路等として有用である。

本発明の実施形態を示す図である。第２の実施形態の半導体テスト回路を示すブロック図第３の実施形態の半導体テスト回路を示すブロック図第４の実施形態の半導体テスト回路を示すブロック図第５の実施形態の半導体テスト回路を示すブロック図特開２００５−２６７８１０号公報に開示されている半導体集積回路を示すブロック図

符号の説明

１０１（１０１ａ〜１０１ｃ）半導体マクロ
１０３（１０３ａ〜１０３ｄ）組合せ回路
１０５（１０５ａ〜１０５ｇ）組合せ回路
１０６入力回路
１０７出力回路
１５１マクロセル
１５２バイパス経路
１５３組合せ回路
５０１フリップフロップ回路
８０１ＢＩＳＴ回路
９０１，９０２バウンダリスキャン回路

Claims

内部でデータをバイパスするバイパス経路をそれぞれ有する複数の半導体マクロと、
２つの半導体マクロ間を接続する組合せ回路と、
外部から入力されたデータを先頭の半導体マクロに入力する入力回路と、
終端の半導体マクロから得られたデータを出力する出力回路と、を備え、
前記組合せ回路を介して前記複数の半導体マクロが直列接続されたことを特徴とする半導体テスト回路。
請求項１に記載の半導体テスト回路であって、
前記半導体マクロが、メモリマクロ、ロジックマクロ、又はアナログマクロであることを特徴とする半導体テスト回路。
請求項１に記載の半導体テスト回路であって、
前記半導体マクロが、前記バイパス経路上に設けられたフリップフロップ回路を有することを特徴とする半導体テスト回路。
請求項１に記載の半導体テスト回路であって、
前記複数の半導体マクロの一部が、前記組合せ回路を介して並列接続されたことを特徴とする半導体テスト回路。
請求項１に記載の半導体テスト回路であって、
前記入力回路及び前記出力回路がＩＯパッドであることを特徴とする半導体テスト回路。
請求項１に記載の半導体テスト回路であって、
前記入力回路及び前記出力回路がＢＩＳＴ回路であることを特徴とする半導体テスト回路。
請求項１に記載の半導体テスト回路であって、
前記入力回路及び前記出力回路がバウンダリスキャン回路であることを特徴とする半導体テスト回路。