JPH08233904A - バウンダリスキャン回路 - Google Patents
バウンダリスキャン回路Info
- Publication number
- JPH08233904A JPH08233904A JP7037886A JP3788695A JPH08233904A JP H08233904 A JPH08233904 A JP H08233904A JP 7037886 A JP7037886 A JP 7037886A JP 3788695 A JP3788695 A JP 3788695A JP H08233904 A JPH08233904 A JP H08233904A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- boundary scan
- data signal
- test data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 大規模な集積回路を多数対象にしてもシリア
ルテストを迅速に行い得るバウンダリスキャン回路を提
供すること。 【構成】 このバウンダリスキャン回路においては、各
集積回路１０ａ，１０ｂ，１０ｃにおける各入力端子Ｉ
と各出力端子Ｏとをそれぞれ別個なシリアル配線Ｃ１，
Ｃ２で接続し、各集積回路１０ａ，１０ｂ，１０ｃの制
御回路５０ａ，５０ｂ，５０ｃでそれぞれ切り換えスイ
ッチ回路３ａ，３ｂ，３ｃ及びセレクタ回路４ａ，４
ｂ，４ｃをバウンダリスキャン用インストラクションコ
ードを用いた制御信号により制御して各シリアル配線Ｃ
１，Ｃ２を選択可能にしているため、テストデータ信号
又はスキャンアウトテストデータ信号の入力，出力に際
して各入力端子Ｉ側又は各出力端子Ｏ側のみのスキャン
で済み、シリアルテストが迅速に行われる。
ルテストを迅速に行い得るバウンダリスキャン回路を提
供すること。 【構成】 このバウンダリスキャン回路においては、各
集積回路１０ａ，１０ｂ，１０ｃにおける各入力端子Ｉ
と各出力端子Ｏとをそれぞれ別個なシリアル配線Ｃ１，
Ｃ２で接続し、各集積回路１０ａ，１０ｂ，１０ｃの制
御回路５０ａ，５０ｂ，５０ｃでそれぞれ切り換えスイ
ッチ回路３ａ，３ｂ，３ｃ及びセレクタ回路４ａ，４
ｂ，４ｃをバウンダリスキャン用インストラクションコ
ードを用いた制御信号により制御して各シリアル配線Ｃ
１，Ｃ２を選択可能にしているため、テストデータ信号
又はスキャンアウトテストデータ信号の入力，出力に際
して各入力端子Ｉ側又は各出力端子Ｏ側のみのスキャン
で済み、シリアルテストが迅速に行われる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の集積回路（Ｉ
Ｃ）をシリアル配線でテストデータ信号及びテスト用補
助信号を入力可能に接続して成ると共に、各集積回路の
実装状態を確認するためのバウンダリスキャン回路に関
する。
Ｃ）をシリアル配線でテストデータ信号及びテスト用補
助信号を入力可能に接続して成ると共に、各集積回路の
実装状態を確認するためのバウンダリスキャン回路に関
する。
【０００２】
【従来の技術】従来、この種のバウンダリスキャン回路
は、例えば図４に示すように、ボード上でそれぞれ複数
（３個）の集積回路１ａ，１ｂ，１ｃをシリアル配線Ｃ
でテストデータ信号及びテスト用補助信号を入力可能に
接続して成っている。ここで各集積回路１ａ，１ｂ，１
ｃは、複数の入力端子Ｉ及び複数の出力端子Ｏと、テス
トデータ信号又はこのテストデータ信号を用いてスキャ
ンに供された後のスキャンアウトテストデータ信号の何
れかを入力するテスト用入力端子ＴＤＩと、テストデー
タ信号又はスキャンアウトテストデータ信号の何れかを
出力するテスト用出力端子ＴＤＯとをそれぞれ備える
他、それぞれテスト用制御信号（ＴＭＳ，ＴＲＳＴ）や
テスト用クロック信号ＴＣＫを含むテスト用補助信号を
入力してテストデータ信号又はスキャンアウトテストデ
ータ信号の入力端子ＴＤＩにおける入力のタイミングを
制御する制御回路５ａ，５ｂ，５ｃを備えている。
は、例えば図４に示すように、ボード上でそれぞれ複数
（３個）の集積回路１ａ，１ｂ，１ｃをシリアル配線Ｃ
でテストデータ信号及びテスト用補助信号を入力可能に
接続して成っている。ここで各集積回路１ａ，１ｂ，１
ｃは、複数の入力端子Ｉ及び複数の出力端子Ｏと、テス
トデータ信号又はこのテストデータ信号を用いてスキャ
ンに供された後のスキャンアウトテストデータ信号の何
れかを入力するテスト用入力端子ＴＤＩと、テストデー
タ信号又はスキャンアウトテストデータ信号の何れかを
出力するテスト用出力端子ＴＤＯとをそれぞれ備える
他、それぞれテスト用制御信号（ＴＭＳ，ＴＲＳＴ）や
テスト用クロック信号ＴＣＫを含むテスト用補助信号を
入力してテストデータ信号又はスキャンアウトテストデ
ータ信号の入力端子ＴＤＩにおける入力のタイミングを
制御する制御回路５ａ，５ｂ，５ｃを備えている。
【０００３】このバウンダリスキャン回路においては、
各集積回路１ａ，１ｂ，１ｃにおける各入力端子Ｉ及び
各出力端子Ｏ，テスト用入力端子ＴＤＩ，テスト用出力
端子ＴＤＯ等が区別されずにシリアル配線Ｃにより一続
きで接続され、シリアルテストに際しては集積回路１ａ
のテスト用入力端子ＴＤＩから入力されたテストデータ
信号がそのテスト用出力端子ＴＤＯを経てスキャンアウ
トテストデータ信号となり、このスキャンアウトテスト
データ信号が集積回路１ｂのテスト用入力端子ＴＤＩへ
と入力されて最終的に集積回路１ｃのテスト用出力端子
ＴＤＯから出力されるようになっている。
各集積回路１ａ，１ｂ，１ｃにおける各入力端子Ｉ及び
各出力端子Ｏ，テスト用入力端子ＴＤＩ，テスト用出力
端子ＴＤＯ等が区別されずにシリアル配線Ｃにより一続
きで接続され、シリアルテストに際しては集積回路１ａ
のテスト用入力端子ＴＤＩから入力されたテストデータ
信号がそのテスト用出力端子ＴＤＯを経てスキャンアウ
トテストデータ信号となり、このスキャンアウトテスト
データ信号が集積回路１ｂのテスト用入力端子ＴＤＩへ
と入力されて最終的に集積回路１ｃのテスト用出力端子
ＴＤＯから出力されるようになっている。
【０００４】因みに、このようなバウンダリスキャン回
路に関連した周知技術としては、特開平４−２０８７９
号公報に開示されたバウンダリイスキャン回路や、特開
平４−２５０３６９号公報に開示されたバウンダリ・ス
キャン・テスト回路等が挙げられる。
路に関連した周知技術としては、特開平４−２０８７９
号公報に開示されたバウンダリイスキャン回路や、特開
平４−２５０３６９号公報に開示されたバウンダリ・ス
キャン・テスト回路等が挙げられる。
【０００５】
【発明が解決しようとする課題】上述したバウンダリス
キャン回路の場合、各集積回路で各入力端子及び各出力
端子を区別無くシリアル配線で接続し、シリアルテスト
時には各入力端子及び各出力端子が一斉にスキャンされ
るため、大規模な集積回路が多数搭載されたプリント基
板を対象にしたり、或いはテストデータが長大なときに
はシリアルテストに要する時間がかかり過ぎるという欠
点がある。
キャン回路の場合、各集積回路で各入力端子及び各出力
端子を区別無くシリアル配線で接続し、シリアルテスト
時には各入力端子及び各出力端子が一斉にスキャンされ
るため、大規模な集積回路が多数搭載されたプリント基
板を対象にしたり、或いはテストデータが長大なときに
はシリアルテストに要する時間がかかり過ぎるという欠
点がある。
【０００６】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、大規模な集積回路
を多数対象にしてもシリアルテストを迅速に行い得るバ
ウンダリスキャン回路を提供することにある。
なされたもので、その技術的課題は、大規模な集積回路
を多数対象にしてもシリアルテストを迅速に行い得るバ
ウンダリスキャン回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、複数の
集積回路をシリアル配線でテストデータ信号及びテスト
用補助信号を入力可能に接続して成るバウンダリスキャ
ン回路において、複数の集積回路は、シリアルテストに
供される複数の入力端子及び複数の出力端子と、複数の
入力端子を順番に接続して入力系バウンダリスキャンバ
ッファを成す上記シリアル配線とは別な第１のシリアル
配線と、複数の出力端子を順番に接続して出力系バウン
ダリスキャンバッファを成す上記シリアル配線とは別な
第２のシリアル配線と、第１のシリアル配線及び第２の
シリアル配線の始端に接続されると共に、テストデータ
信号又は該テストデータ信号を用いてスキャンに供され
た後のスキャンアウトテストデータ信号を入力する切り
換えスイッチ回路と、第１のシリアル配線及び第２のシ
リアル配線の終端に接続されると共に、入力系バウンダ
リスキャンバッファにおけるテストデータ信号又はスキ
ャンアウトテストデータ信号，或いは出力系バウンダリ
スキャンバッファにおけるテストデータ信号又はスキャ
ンアウトテストデータ信号の何れかを選択するセレクタ
回路と、切り換えスイッチ回路における切り換え制御及
びセレクタ回路における選択制御を行うための制御信号
を発生する制御回路とをそれぞれ含むバウンダリスキャ
ン回路が得られる。
集積回路をシリアル配線でテストデータ信号及びテスト
用補助信号を入力可能に接続して成るバウンダリスキャ
ン回路において、複数の集積回路は、シリアルテストに
供される複数の入力端子及び複数の出力端子と、複数の
入力端子を順番に接続して入力系バウンダリスキャンバ
ッファを成す上記シリアル配線とは別な第１のシリアル
配線と、複数の出力端子を順番に接続して出力系バウン
ダリスキャンバッファを成す上記シリアル配線とは別な
第２のシリアル配線と、第１のシリアル配線及び第２の
シリアル配線の始端に接続されると共に、テストデータ
信号又は該テストデータ信号を用いてスキャンに供され
た後のスキャンアウトテストデータ信号を入力する切り
換えスイッチ回路と、第１のシリアル配線及び第２のシ
リアル配線の終端に接続されると共に、入力系バウンダ
リスキャンバッファにおけるテストデータ信号又はスキ
ャンアウトテストデータ信号，或いは出力系バウンダリ
スキャンバッファにおけるテストデータ信号又はスキャ
ンアウトテストデータ信号の何れかを選択するセレクタ
回路と、切り換えスイッチ回路における切り換え制御及
びセレクタ回路における選択制御を行うための制御信号
を発生する制御回路とをそれぞれ含むバウンダリスキャ
ン回路が得られる。
【０００８】又、本発明によれば、上記バウンダリスキ
ャン回路において、複数の集積回路は、テストデータ信
号又はスキャンアウトテストデータ信号の何れかを入力
すると共に、切り換えスイッチ回路の前段に配置された
テスト用入力端子と、テストデータ信号又はスキャンア
ウトテストデータ信号の何れかを出力すると共に、セレ
クタ回路の後段に配置されたテスト用出力端子とを含
み、シリアル配線はテスト用入力端子及びテスト用出力
端子の間を接続したバウンダリスキャン回路が得られ
る。
ャン回路において、複数の集積回路は、テストデータ信
号又はスキャンアウトテストデータ信号の何れかを入力
すると共に、切り換えスイッチ回路の前段に配置された
テスト用入力端子と、テストデータ信号又はスキャンア
ウトテストデータ信号の何れかを出力すると共に、セレ
クタ回路の後段に配置されたテスト用出力端子とを含
み、シリアル配線はテスト用入力端子及びテスト用出力
端子の間を接続したバウンダリスキャン回路が得られ
る。
【０００９】更に、本発明によれば、上記何れかのバウ
ンダリスキャン回路において、制御回路は、制御信号を
テスト用補助信号に含まれるテスト用制御信号に基づい
て生成したバウンダリスキャン用のインストラクション
コードを用いて生成するバウンダリスキャン回路が得ら
れる。
ンダリスキャン回路において、制御回路は、制御信号を
テスト用補助信号に含まれるテスト用制御信号に基づい
て生成したバウンダリスキャン用のインストラクション
コードを用いて生成するバウンダリスキャン回路が得ら
れる。
【００１０】
【実施例】以下に実施例を挙げ、本発明のバウンダリス
キャン回路について、図面を参照して詳細に説明する。
キャン回路について、図面を参照して詳細に説明する。
【００１１】図１は、本発明のバウンダリスキャン回路
に用いられる集積回路の基本構成を概略図により示した
ものである。
に用いられる集積回路の基本構成を概略図により示した
ものである。
【００１２】この集積回路は、従来の場合と同様にシリ
アルテストに供される複数の入力端子Ｉ及び複数の出力
端子Ｏと、テストデータ信号又はスキャンアウトテスト
データ信号の何れかを入力するテスト用入力端子ＴＤＩ
と、テストデータ信号又はスキャンアウトテストデータ
信号の何れかを出力するテスト用出力端子ＴＤＯとを備
えるが、その他に各入力端子Ｉを順番に接続して入力系
バウンダリスキャンバッファを成す第１のシリアル配線
Ｃ１と、各出力端子Ｏを順番に接続して出力系バウンダ
リスキャンバッファを成す第２のシリアル配線Ｃ２とを
備えている。
アルテストに供される複数の入力端子Ｉ及び複数の出力
端子Ｏと、テストデータ信号又はスキャンアウトテスト
データ信号の何れかを入力するテスト用入力端子ＴＤＩ
と、テストデータ信号又はスキャンアウトテストデータ
信号の何れかを出力するテスト用出力端子ＴＤＯとを備
えるが、その他に各入力端子Ｉを順番に接続して入力系
バウンダリスキャンバッファを成す第１のシリアル配線
Ｃ１と、各出力端子Ｏを順番に接続して出力系バウンダ
リスキャンバッファを成す第２のシリアル配線Ｃ２とを
備えている。
【００１３】又、この集積回路には、第１のシリアル配
線Ｃ１及び第２のシリアル配線Ｃ２の始端に接続される
と共に、テストデータ信号又はスキャンアウトテストデ
ータ信号を入力する切り換えスイッチ回路３と、第１の
シリアル配線Ｃ１及び第２のシリアル配線Ｃ２の終端に
接続されると共に、入力系バウンダリスキャンバッファ
におけるテストデータ信号又はスキャンアウトテストデ
ータ信号，或いは出力系バウンダリスキャンバッファに
おけるテストデータ信号又はスキャンアウトテストデー
タ信号の何れかを選択するセレクタ回路４とが備えられ
ている。
線Ｃ１及び第２のシリアル配線Ｃ２の始端に接続される
と共に、テストデータ信号又はスキャンアウトテストデ
ータ信号を入力する切り換えスイッチ回路３と、第１の
シリアル配線Ｃ１及び第２のシリアル配線Ｃ２の終端に
接続されると共に、入力系バウンダリスキャンバッファ
におけるテストデータ信号又はスキャンアウトテストデ
ータ信号，或いは出力系バウンダリスキャンバッファに
おけるテストデータ信号又はスキャンアウトテストデー
タ信号の何れかを選択するセレクタ回路４とが備えられ
ている。
【００１４】更に、この集積回路に備えられた制御回路
５０は、従来の場合と同様にテスト用制御信号（ＴＭ
Ｓ，ＴＲＳＴ）やテスト用クロック信号ＴＣＫを含むテ
スト用補助信号を入力してテストデータ信号又はスキャ
ンアウトテストデータ信号の入力端子ＴＤＩにおける入
力のタイミングを制御する他、切り換えスイッチ回路３
における切り換え制御及びセレクタ回路４における選択
制御を行うための制御信号を発生する。尚、このバウン
ダリスキャン回路では、テスト用入力端子ＴＤＩが切り
換えスイッチ回路３の前段に配置され、テスト用出力端
子ＴＤＯがセレクタ回路４の後段に配置されている。
５０は、従来の場合と同様にテスト用制御信号（ＴＭ
Ｓ，ＴＲＳＴ）やテスト用クロック信号ＴＣＫを含むテ
スト用補助信号を入力してテストデータ信号又はスキャ
ンアウトテストデータ信号の入力端子ＴＤＩにおける入
力のタイミングを制御する他、切り換えスイッチ回路３
における切り換え制御及びセレクタ回路４における選択
制御を行うための制御信号を発生する。尚、このバウン
ダリスキャン回路では、テスト用入力端子ＴＤＩが切り
換えスイッチ回路３の前段に配置され、テスト用出力端
子ＴＤＯがセレクタ回路４の後段に配置されている。
【００１５】図２は、このバウンダリスキャン回路の構
成を更に詳細に示したものであるが、制御回路５０は、
ＴＡＰコントローラ８，インストラクションレジスタ
６，及びインストラクションデコータ７から成ってお
り、後述するように制御信号をテスト用補助信号のうち
のテスト用制御信号（ＴＭＳ，ＴＲＳＴ）に基づいて生
成したバウンダリスキャン用のインストラクションコー
ドを用いて生成する。
成を更に詳細に示したものであるが、制御回路５０は、
ＴＡＰコントローラ８，インストラクションレジスタ
６，及びインストラクションデコータ７から成ってお
り、後述するように制御信号をテスト用補助信号のうち
のテスト用制御信号（ＴＭＳ，ＴＲＳＴ）に基づいて生
成したバウンダリスキャン用のインストラクションコー
ドを用いて生成する。
【００１６】そこで、以下は制御回路５０の働きと合わ
せてバウンダリスキャン回路のシリアルテスト時の動作
を説明する。
せてバウンダリスキャン回路のシリアルテスト時の動作
を説明する。
【００１７】先ず、テストデータ信号をテスト用入力端
子ＴＤＩから第２のシリアル配線Ｃ２で各出力端子Ｏが
順番に接続された出力系バウンダリスキャンバッファに
入力する場合、テスト用制御信号（ＴＭＳ，ＴＲＳＴ）
によりＴＡＰコントローラ８を制御し、ＴＡＰコントロ
ーラ８の出力信号を受けてインストラクションレジスタ
６で例えばＡ＝０，Ｂ＝０，Ｃ＝０というインストラク
ションコードを生成し、これに従ってインストラクショ
ンデコータ７から制御信号として１を生成出力し、切り
換えスイッチ回路３及びセレクタ回路４で第２のシリア
ル配線Ｃ２を選択する。これにより、テスト入力端子Ｔ
ＤＩからのテストデータ信号が第１のシリアル配線Ｃ１
で各入力端子Ｉが順番に接続された入力系バウンダリス
キャンバッファを介さずにテスト用クロック信号ＴＣＫ
に従って出力系バウンダリスキャンバッファに入力され
る。
子ＴＤＩから第２のシリアル配線Ｃ２で各出力端子Ｏが
順番に接続された出力系バウンダリスキャンバッファに
入力する場合、テスト用制御信号（ＴＭＳ，ＴＲＳＴ）
によりＴＡＰコントローラ８を制御し、ＴＡＰコントロ
ーラ８の出力信号を受けてインストラクションレジスタ
６で例えばＡ＝０，Ｂ＝０，Ｃ＝０というインストラク
ションコードを生成し、これに従ってインストラクショ
ンデコータ７から制御信号として１を生成出力し、切り
換えスイッチ回路３及びセレクタ回路４で第２のシリア
ル配線Ｃ２を選択する。これにより、テスト入力端子Ｔ
ＤＩからのテストデータ信号が第１のシリアル配線Ｃ１
で各入力端子Ｉが順番に接続された入力系バウンダリス
キャンバッファを介さずにテスト用クロック信号ＴＣＫ
に従って出力系バウンダリスキャンバッファに入力され
る。
【００１８】一方、テストデータ信号をテスト用出力端
子ＴＤＯから第１のシリアル配線Ｃ１で各入力端子Ｉが
順番に接続された入力系バウンダリスキャンバッファに
入力する場合、テスト用制御信号（ＴＭＳ，ＴＲＳＴ）
によりＴＡＰコントローラ８を制御し、ＴＡＰコントロ
ーラ８の出力信号を受けてインストラクションレジスタ
６で例えばＡ＝１，Ｂ＝１，Ｃ＝１というインストラク
ションコードを生成し、これに従ってインストラクショ
ンデコータ７から制御信号として０を生成出力し、切り
換えスイッチ回路３及びセレクタ回路４で第１のシリア
ル配線Ｃ１を選択する。これにより、テスト入力端子Ｔ
ＤＩからのテストデータ信号が第２のシリアル配線Ｃ２
で各出力端子Ｏが順番に接続された出力系バウンダリス
キャンバッファを介さずにテスト用クロック信号ＴＣＫ
に従って入力系バウンダリスキャンバッファに入力され
る。
子ＴＤＯから第１のシリアル配線Ｃ１で各入力端子Ｉが
順番に接続された入力系バウンダリスキャンバッファに
入力する場合、テスト用制御信号（ＴＭＳ，ＴＲＳＴ）
によりＴＡＰコントローラ８を制御し、ＴＡＰコントロ
ーラ８の出力信号を受けてインストラクションレジスタ
６で例えばＡ＝１，Ｂ＝１，Ｃ＝１というインストラク
ションコードを生成し、これに従ってインストラクショ
ンデコータ７から制御信号として０を生成出力し、切り
換えスイッチ回路３及びセレクタ回路４で第１のシリア
ル配線Ｃ１を選択する。これにより、テスト入力端子Ｔ
ＤＩからのテストデータ信号が第２のシリアル配線Ｃ２
で各出力端子Ｏが順番に接続された出力系バウンダリス
キャンバッファを介さずにテスト用クロック信号ＴＣＫ
に従って入力系バウンダリスキャンバッファに入力され
る。
【００１９】図３は、このような集積回路を複数用いて
構成した本発明の一実施例に係るバウンダリスキャン回
路の基本構成を概略図により示したものである。
構成した本発明の一実施例に係るバウンダリスキャン回
路の基本構成を概略図により示したものである。
【００２０】このバウンダリスキャン回路は、３個の集
積回路１０ａ，１０ｂ，１０ｃをそれぞれのテスト用入
力端子ＴＤＩ及びテスト用出力端子ＴＤＯにおける間を
シリアル配線Ｃにより接続してテストデータ信号及びテ
スト用補助信号を入力可能にしたものである。
積回路１０ａ，１０ｂ，１０ｃをそれぞれのテスト用入
力端子ＴＤＩ及びテスト用出力端子ＴＤＯにおける間を
シリアル配線Ｃにより接続してテストデータ信号及びテ
スト用補助信号を入力可能にしたものである。
【００２１】このバウンダリスキャン回路では、シリア
ルテスト時に際してテスト用制御信号（ＴＭＳ，ＴＲＳ
Ｔ）により各集積回路１０ａ，１０ｂ，１０ｃにおける
それぞれの各制御回路５０ａ，５０ｂ，５０ｃでそれぞ
れ各入力端子Ｉを接続した第１のシリアル配線Ｃ１，或
いは各出力端子Ｏを接続した第２のシリアル配線Ｃ２の
何れかを選択すると共に、テスト用クロック信号ＴＣＫ
により集積回路１０ａのテスト用入力端子ＴＤＩから入
力されたテストデータ信号を、集積回路１０ａにおける
入力系バウンダリスキャンバッファ又は出力系バウンダ
リスキャンバッファと、集積回路１０ｂにおける入力系
バウンダリスキャンバッファ又は出力系バウンダリスキ
ャンバッファと、集積回路１０ｃにおける入力系バウン
ダリスキャンバッファ又は出力系バウンダリスキャンバ
ッファとに経由させ、スキャンアウトテストデータ信号
を集積回路１０ｃのテスト用出力端子ＴＤＯから出力さ
せるように制御する。
ルテスト時に際してテスト用制御信号（ＴＭＳ，ＴＲＳ
Ｔ）により各集積回路１０ａ，１０ｂ，１０ｃにおける
それぞれの各制御回路５０ａ，５０ｂ，５０ｃでそれぞ
れ各入力端子Ｉを接続した第１のシリアル配線Ｃ１，或
いは各出力端子Ｏを接続した第２のシリアル配線Ｃ２の
何れかを選択すると共に、テスト用クロック信号ＴＣＫ
により集積回路１０ａのテスト用入力端子ＴＤＩから入
力されたテストデータ信号を、集積回路１０ａにおける
入力系バウンダリスキャンバッファ又は出力系バウンダ
リスキャンバッファと、集積回路１０ｂにおける入力系
バウンダリスキャンバッファ又は出力系バウンダリスキ
ャンバッファと、集積回路１０ｃにおける入力系バウン
ダリスキャンバッファ又は出力系バウンダリスキャンバ
ッファとに経由させ、スキャンアウトテストデータ信号
を集積回路１０ｃのテスト用出力端子ＴＤＯから出力さ
せるように制御する。
【００２２】以下は、集積回路１０ａ及び集積回路１０
ｂの間と集積回路１０ｂ及び集積回路１０ｃの間との接
続テストとして、テスト用制御信号（ＴＭＳ，ＴＲＳ
Ｔ）により各集積回路１０ａ，１０ｂ，１０ｃにおける
それぞれの各制御回路５０ａ，５０ｂ，５０ｃでそれぞ
れ各出力端子Ｏを接続した第２のシリアル配線Ｃ２を選
択すると共に、テスト用クロック信号ＴＣＫにより集積
回路１０ａのテスト用入力端子ＴＤＩから入力されたテ
ストデータ信号を、初期的に集積回路１０ａにおける出
力系バウンダリスキャンバッファと、集積回路１０ｂに
おける出力系バウンダリスキャンバッファとに入力設定
させた場合について説明する。この際、シリアルパター
ン数は、集積回路１０ａの各出力端子Ｏの個数分の６パ
ターンと、集積回路１０ｂの各出力端子Ｏの個数分の６
パターンとによる総計１２パターンでデータセットが完
了する。
ｂの間と集積回路１０ｂ及び集積回路１０ｃの間との接
続テストとして、テスト用制御信号（ＴＭＳ，ＴＲＳ
Ｔ）により各集積回路１０ａ，１０ｂ，１０ｃにおける
それぞれの各制御回路５０ａ，５０ｂ，５０ｃでそれぞ
れ各出力端子Ｏを接続した第２のシリアル配線Ｃ２を選
択すると共に、テスト用クロック信号ＴＣＫにより集積
回路１０ａのテスト用入力端子ＴＤＩから入力されたテ
ストデータ信号を、初期的に集積回路１０ａにおける出
力系バウンダリスキャンバッファと、集積回路１０ｂに
おける出力系バウンダリスキャンバッファとに入力設定
させた場合について説明する。この際、シリアルパター
ン数は、集積回路１０ａの各出力端子Ｏの個数分の６パ
ターンと、集積回路１０ｂの各出力端子Ｏの個数分の６
パターンとによる総計１２パターンでデータセットが完
了する。
【００２３】そこで、テスト用制御信号（ＴＭＳ，ＴＲ
ＳＴ）により、集積回路１０ａ及び集積回路１０ｂの間
と集積回路１０ｂ及び集積回路１０ｃの間とで接続テス
トを行うと、そのテスト結果が集積回路１０ｂ及び集積
回路１０ｃの入力系バウンダリスキャンバッファに蓄え
られる。次に、テスト用制御信号（ＴＭＳ，ＴＲＳＴ）
により各集積回路１０ａ，１０ｂ，１０ｃにおけるそれ
ぞれの各制御回路５０ａ，５０ｂ，５０ｃで各入力端子
Ｉを接続した第１のシリアル配線Ｃ１を選択し、集積回
路１０ｂ及び集積回路１０ｃの入力系バウンダリスキャ
ンバッファに蓄えられたテスト結果をテスト用クロック
信号ＴＣＫによりテスト用出力端子ＴＤＯへ出力する。
このとき、シリアルパターン数は集積回路１０ｂの各入
力端子Ｉの個数分の６パターンと集積回路１０ｃの入力
端子Ｉの個数分の６パターンとによる総計１２パターン
である。
ＳＴ）により、集積回路１０ａ及び集積回路１０ｂの間
と集積回路１０ｂ及び集積回路１０ｃの間とで接続テス
トを行うと、そのテスト結果が集積回路１０ｂ及び集積
回路１０ｃの入力系バウンダリスキャンバッファに蓄え
られる。次に、テスト用制御信号（ＴＭＳ，ＴＲＳＴ）
により各集積回路１０ａ，１０ｂ，１０ｃにおけるそれ
ぞれの各制御回路５０ａ，５０ｂ，５０ｃで各入力端子
Ｉを接続した第１のシリアル配線Ｃ１を選択し、集積回
路１０ｂ及び集積回路１０ｃの入力系バウンダリスキャ
ンバッファに蓄えられたテスト結果をテスト用クロック
信号ＴＣＫによりテスト用出力端子ＴＤＯへ出力する。
このとき、シリアルパターン数は集積回路１０ｂの各入
力端子Ｉの個数分の６パターンと集積回路１０ｃの入力
端子Ｉの個数分の６パターンとによる総計１２パターン
である。
【００２４】従って、集積回路１０ａ及び集積回路１０
ｂの間と集積回路１０ｂ及び集積回路１０ｃの間とで接
続テストを行う場合、必要なシリアルパターンの全数
は、データセット時の１２パターンとテスト結果観測時
の１２パターンとによる総計２４パターンで行うことが
できる。
ｂの間と集積回路１０ｂ及び集積回路１０ｃの間とで接
続テストを行う場合、必要なシリアルパターンの全数
は、データセット時の１２パターンとテスト結果観測時
の１２パターンとによる総計２４パターンで行うことが
できる。
【００２５】因みに、図４に示した従来のバウンダリス
キャン回路において、上述した手順に従って集積回路１
ａ及び集積回路１ｂの間と集積回路１ｂ及び集積回路１
ｃの間とで接続テストを行った場合を比較説明する。こ
のバウンダリスキャン回路でテスト用クロック信号ＴＣ
Ｋにより集積回路１ａのテスト用入力端子ＴＤＩから入
力されたテストデータ信号を、初期的に集積回路１ｂ及
び集積回路１ａに関して各出力端子Ｏによるバウンダリ
スキャンバッファにデータセットする際、各入力端子Ｉ
側と各出力端子Ｏ側とのシリアル配線Ｃがシリアルに接
続されており、各入力端子Ｉによるバウンダリスキャン
バッファを通過させる必要があるため、シリアルパター
ン数は集積回路１ａ，１ｂにおける各入力端子及び各出
力端子の全個数分の２４パターンが必要となる。
キャン回路において、上述した手順に従って集積回路１
ａ及び集積回路１ｂの間と集積回路１ｂ及び集積回路１
ｃの間とで接続テストを行った場合を比較説明する。こ
のバウンダリスキャン回路でテスト用クロック信号ＴＣ
Ｋにより集積回路１ａのテスト用入力端子ＴＤＩから入
力されたテストデータ信号を、初期的に集積回路１ｂ及
び集積回路１ａに関して各出力端子Ｏによるバウンダリ
スキャンバッファにデータセットする際、各入力端子Ｉ
側と各出力端子Ｏ側とのシリアル配線Ｃがシリアルに接
続されており、各入力端子Ｉによるバウンダリスキャン
バッファを通過させる必要があるため、シリアルパター
ン数は集積回路１ａ，１ｂにおける各入力端子及び各出
力端子の全個数分の２４パターンが必要となる。
【００２６】又、テスト結果をテスト用出力端子ＴＤＯ
で観測する場合、集積回路１ｂ及び集積回路１ｃの各入
力端子Ｉによるバウンダリスキャンバッファに蓄えられ
たテスト結果を、集積回路１ｂ及び集積回路１ｃの各出
力端子Ｏを通過してテスト用出力端子ＴＤＯまでシフト
させるために２４パターンが必要となる。従って、従来
のバウンダリスキャン回路では、データセット時の２４
パターンとテスト結果観測時の２４パターンとによる総
計４８パターンが必要となる。
で観測する場合、集積回路１ｂ及び集積回路１ｃの各入
力端子Ｉによるバウンダリスキャンバッファに蓄えられ
たテスト結果を、集積回路１ｂ及び集積回路１ｃの各出
力端子Ｏを通過してテスト用出力端子ＴＤＯまでシフト
させるために２４パターンが必要となる。従って、従来
のバウンダリスキャン回路では、データセット時の２４
パターンとテスト結果観測時の２４パターンとによる総
計４８パターンが必要となる。
【００２７】即ち、本発明のバウンダリスキャン回路に
よれば、従来のバウンダリスキャン回路方式の半分のパ
ターン数でシリアルテストが可能となる。
よれば、従来のバウンダリスキャン回路方式の半分のパ
ターン数でシリアルテストが可能となる。
【００２８】
【発明の効果】以上に説明したように、本発明のバウン
ダリスキャン回路によれば、各集積回路における各入力
端子と各出力端子とをそれぞれ別個なシリアル配線で接
続し、各集積回路の制御回路でそれぞれ切り換えスイッ
チ回路及びセレクタ回路を制御して各シリアル配線を選
択可能にしているため、テストデータ信号又はスキャン
アウトテストデータ信号の入力，出力に際して各入力端
子側又は各出力端子側のみのスキャンで済むようにな
る。これにより、従来のバウンダリスキャン回路のよう
に入出力端子全てをスキャンする場合と比較して約半分
の時間でシリアルテストの処理を完了できるため、大規
模な集積回路を多数対象にしてもシリアルテストを迅速
に行い得るようになる。
ダリスキャン回路によれば、各集積回路における各入力
端子と各出力端子とをそれぞれ別個なシリアル配線で接
続し、各集積回路の制御回路でそれぞれ切り換えスイッ
チ回路及びセレクタ回路を制御して各シリアル配線を選
択可能にしているため、テストデータ信号又はスキャン
アウトテストデータ信号の入力，出力に際して各入力端
子側又は各出力端子側のみのスキャンで済むようにな
る。これにより、従来のバウンダリスキャン回路のよう
に入出力端子全てをスキャンする場合と比較して約半分
の時間でシリアルテストの処理を完了できるため、大規
模な集積回路を多数対象にしてもシリアルテストを迅速
に行い得るようになる。
【図面の簡単な説明】
【図１】本発明のバウンダリスキャン回路に用いられる
集積回路の基本構成を示した概略図である。
集積回路の基本構成を示した概略図である。
【図２】図１に示す集積回路を詳細に示した図である。
【図３】図１に示す集積回路を複数用いて成る本発明の
一実施例に係るバウンダリスキャン回路の基本構成を示
した概略図である。
一実施例に係るバウンダリスキャン回路の基本構成を示
した概略図である。
【図４】従来のバウンダリスキャン回路の基本構成を示
した概略図である。
した概略図である。
１ａ，１ｂ，１ｃ，１０，１０ａ，１０ｂ，１０ｃ
集積回路 ３ 切り換えスイッチ回路 ４ セレクタ回路 ５ａ，５ｂ，５ｃ，５０，５０ａ，５０ｂ，５０ｃ
制御回路 ６ インストラクションレジスタ ７ インストラクションデコーダ ８ ＴＡＰコントローラ Ｃ，Ｃ１，Ｃ２ シリアル配線
集積回路 ３ 切り換えスイッチ回路 ４ セレクタ回路 ５ａ，５ｂ，５ｃ，５０，５０ａ，５０ｂ，５０ｃ
制御回路 ６ インストラクションレジスタ ７ インストラクションデコーダ ８ ＴＡＰコントローラ Ｃ，Ｃ１，Ｃ２ シリアル配線
Claims (3)
- 【請求項１】 複数の集積回路をシリアル配線でテスト
データ信号及びテスト用補助信号を入力可能に接続して
成るバウンダリスキャン回路において、前記複数の集積
回路は、シリアルテストに供される複数の入力端子及び
複数の出力端子と、前記複数の入力端子を順番に接続し
て入力系バウンダリスキャンバッファを成す前記シリア
ル配線とは別な第１のシリアル配線と、前記複数の出力
端子を順番に接続して出力系バウンダリスキャンバッフ
ァを成す前記シリアル配線とは別な第２のシリアル配線
と、前記第１のシリアル配線及び前記第２のシリアル配
線の始端に接続されると共に、前記テストデータ信号又
は該テストデータ信号を用いてスキャンに供された後の
スキャンアウトテストデータ信号を入力する切り換えス
イッチ回路と、前記第１のシリアル配線及び前記第２の
シリアル配線の終端に接続されると共に、前記入力系バ
ウンダリスキャンバッファにおける前記テストデータ信
号又は前記スキャンアウトテストデータ信号，或いは前
記出力系バウンダリスキャンバッファにおける前記テス
トデータ信号又は前記スキャンアウトテストデータ信号
の何れかを選択するセレクタ回路と、前記切り換えスイ
ッチ回路における切り換え制御及び前記セレクタ回路に
おける選択制御を行うための制御信号を発生する制御回
路とをそれぞれ含むことを特徴とするバウンダリスキャ
ン回路。 - 【請求項２】 請求項１記載のバウンダリスキャン回路
において、前記複数の集積回路は、前記テストデータ信
号又は前記スキャンアウトテストデータ信号の何れかを
入力すると共に、前記切り換えスイッチ回路の前段に配
置されたテスト用入力端子と、前記テストデータ信号又
は前記スキャンアウトテストデータ信号の何れかを出力
すると共に、前記セレクタ回路の後段に配置されたテス
ト用出力端子とを含み、前記シリアル配線は前記テスト
用入力端子及び前記テスト用出力端子の間を接続したこ
とを特徴とするバウンダリスキャン回路。 - 【請求項３】 請求項１又は２記載のバウンダリスキャ
ン回路において、前記制御回路は、前記制御信号を前記
テスト用補助信号に含まれるテスト用制御信号に基づい
て生成したバウンダリスキャン用のインストラクション
コードを用いて生成することを特徴とするバウンダリス
キャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7037886A JPH08233904A (ja) | 1995-02-27 | 1995-02-27 | バウンダリスキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7037886A JPH08233904A (ja) | 1995-02-27 | 1995-02-27 | バウンダリスキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08233904A true JPH08233904A (ja) | 1996-09-13 |
Family
ID=12510027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7037886A Withdrawn JPH08233904A (ja) | 1995-02-27 | 1995-02-27 | バウンダリスキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08233904A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998055927A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scanning element and communication equipment using the same |
| EP0987631A1 (en) * | 1997-06-02 | 2000-03-22 | Koken Co., Ltd. | Communication equipment |
| JP2012519854A (ja) * | 2009-03-04 | 2012-08-30 | アルカテル−ルーセント | スキャン・チェーン分解を使用するシステム・テスティングの方法および装置 |
-
1995
- 1995-02-27 JP JP7037886A patent/JPH08233904A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998055927A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scanning element and communication equipment using the same |
| WO1998055926A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scan element and communication device made by using the same |
| EP0987631A1 (en) * | 1997-06-02 | 2000-03-22 | Koken Co., Ltd. | Communication equipment |
| US6658614B1 (en) | 1997-06-02 | 2003-12-02 | Koken Co., Ltd. | Boundary scan element and communication device made by using the same |
| US6701475B1 (en) | 1997-06-02 | 2004-03-02 | Koken Co. Ltd. | Boundary scanning element and communication equipment using the same |
| EP0987631B1 (en) * | 1997-06-02 | 2005-10-12 | Duaxes Corporation | Communication equipment |
| JP2012519854A (ja) * | 2009-03-04 | 2012-08-30 | アルカテル−ルーセント | スキャン・チェーン分解を使用するシステム・テスティングの方法および装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2737695B2 (ja) | スキャンテスト回路およびそれを含む半導体集積回路装置 | |
| JP2638281B2 (ja) | スキャンパス回路 | |
| GB2210171A (en) | Test overlay circuit | |
| JPH08233904A (ja) | バウンダリスキャン回路 | |
| JP3257425B2 (ja) | テスト回路及びテスト方法 | |
| KR0163967B1 (ko) | 테스트 동안 바운더리-스캔 포트에 의해 복수의 시스템을 제어하기 위한 방법 및 장치 | |
| JPH07270494A (ja) | 集積回路装置 | |
| US7155649B2 (en) | Scan test control method and scan test circuit | |
| JP2000258506A (ja) | 半導体集積回路およびそのテストパターン生成方法 | |
| JPH1123667A (ja) | 回路装置の試験方法 | |
| JP2006058242A (ja) | 集積回路 | |
| JPH11258304A (ja) | システムロジックのテスト回路およびテスト方法 | |
| JP3606520B2 (ja) | システムｌｓｉのテストパターン作成方法，システムｌｓｉのテストパターン作成装置，及びシステムｌｓｉのテスト方法 | |
| KR100313202B1 (ko) | 매크로용테스트회로 | |
| JP2633980B2 (ja) | デジタル・アナログ混在のｌｓｉ | |
| JP2648001B2 (ja) | 半導体集積回路 | |
| JP2001235513A (ja) | 半導体集積回路装置及びそのテスト方法 | |
| JPH0915299A (ja) | バウンダリスキャン回路およびこれを用いた集積 回路 | |
| JP2002005998A (ja) | 集積回路のテスト方法およびテスト回路 | |
| JP2838458B2 (ja) | 集積回路装置 | |
| JPH1090362A (ja) | 半導体集積装置 | |
| JPH0915300A (ja) | バウンダリスキャン回路 | |
| JPH1123660A (ja) | 集積回路のテスト容易化回路 | |
| JP2838459B2 (ja) | 集積回路装置 | |
| JP3526197B2 (ja) | 集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |