JPH0452904B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は複数ユニツトの論理機能を搭載し且ス
キヤンイン／アウト機能を有する高集積回路素子
（LSI）または複数の該素子を搭載する印刷配線
板（以下Pt板）における回路分割手段による試
験方法に関する。

(b) 技術の背景 近年半導体技術特に集積化技術の発達により１
パツケージに多数の回路を搭載するLSIが低コス
トで提供されるようになり、これ等を複数個搭載
接続して上位論理回路ブロツクを構成する合成樹
脂またはセラミツク板によるPt板は従来のSSI，
MSIを搭載して時代に比較して遥かに大規模な論
理機能が実現出来るようになつた。論理機能の増
大に従い同一LSI更には同一Pt板に収容する論理
回路数も膨大に及ぶのでこれ等の試験におけるプ
ログラム量や試験工数も拡大の一途を辿り、同一
Pt板を一括して試験を実施することが困難にな
りつつある。そのためPt板上のあるLSIに着目し
その出力機能である単数または複数のデータ出力
およびスキヤンアウト出力に関与する回路部分だ
けを回路分割して部分的に試験を実行する手段が
用いられている。

本発明はスキヤンイン／アウト方法で且回路分
割手段による試験方法の改良に関する。

(c) 従来技術と問題点 従来より回路分割手段により試験を実行する場
合予め注目するスキヤンアウト出力端子または／
およびデータ出力端子を例えば１個のLSIに限定
してもその出力に関与する論理回路は前後に向つ
て樹枝状複数段に接続され他の複数のLSIに及
ぶ。従つて注目するスキヤンアウト出力端子また
は／およびデータ出力端子に得られるデータはス
キヤンインおよびスキヤンアウト動作間に挿入さ
れる部分論理動作の結果得られるがこの部分論理
動作は通常の論理モード時における論理動作と同
様にシステムクロツクに従つて動作するので樹枝
状複数段の論理回路特にFFは着目するLSI1個内
のFF数または段数に比較して多いのでデータの
遅延、スキユーおよびそのバラツキに伴うレーシ
ング発生の確率が高く障害検出の障害になる場合
が発生する。

(d) 発明の目的 本発明の目的は回路分割手段による試験におい
て障害検出を従来より容易にするため試験モード
のスキヤンイン／アウト間に挿入する部分論理動
作におけるシステムクロツクの印加をLSI単位に
選択出来るようにしてデータ出力の対象となる着
目LSIを除く他のLSIへのシステムクロツク動作
を抑止してシステムクロツクによる部分論理動作
を着目LSIに限定して着目LSIへのデータ入力を
固定し該データ入力によるレーシング等の影響を
除去する手段を実現して、障害検出作業の効率化
が得られる集積回路ユニツトの試験方法を提供し
ようとするものである。

(e) 発明の構成 この目的は、複数の半導体素子により論理回路
を構成する集積回路素子を複数個搭載接続して上
位の論理回路ブロツクを形成する実装ユニツトに
おいて、実装ユニツトにおける集積回路素子はそ
れぞれスキヤンイン／アウト機能を備えると共
に、該ユニツトは素子アドレス信号に従い集積回
路素子を選択して選択に伴いシステムクロツク信
号の印加を選択制御する手段を具備し、実装ユニ
ツトの論理モード時には搭載全素子にシステムク
ロツクを印加して論理動作を実行すると共に、試
験モードにおいてはデータスキヤインおよびスキ
ヤンアウト動作間に挿入する部分論理動作におい
て選択手段に素子アドレス信号を印加して選択素
子にのみシステムクロツクを印加し、システムク
ロツクの印加が抑止された非選択素子より選択素
子への送出論理データを固定して選択素子毎に遂
一スキヤンアウトデータを送出せしめることを特
徴とする回路分割手段による集積回路素子実装ユ
ニツトの試験方式を提供することによつて達成す
ることが出来る。

(f) 発明の実施例 以下図面を参照しつゝ本発明の一実施例につい
て説明する。

１はPt板、２ａ，ｂ…ｋ…ｎ−２，ｎ−１，
ｎはLSI，３ａ，ｂはデコーダ、ANDaa〜an、
ANDba〜bnはアンド回路、NANDa〜ｎはナン
ド回路、ORはオア回路である。図の構成でデコ
ーダ３ｂ，ANDaa〜anおよびNANDa〜ｎを除
く構成は従来におけるPt板による論理ブロツク
に共通であり、通常の論理モードにおいては試験
モード信号端子TMには０が印加されており
NANDa〜ｎの出力はすべて１となつているので
ANDaa〜anをイネーブルしシステムクロツク
CLKはすべてのLSI２ａ〜ｎに供給されて、デー
タ入力端子PIa〜ｒに入力されるデータをシステ
ムクロツクに同期してデータ処理しデータ出力端
子POa〜POsよりデータを出力する。また通常の
スキヤイン／アウトにおいてはPIa〜ｒより入力
するデータおよびスキヤンアドレス端子SADa〜
１に入力されるスキヤンアドレスを受信しデコー
ダ３ａの出力する選択信号によりLSI２ａ〜ｎに
おける図示省略したがフリツプフリツプ回路
（FF）を選択してデータスキヤイン端子SIを介し
て入力するスキヤンインデータを設定した後
CLKを入力して所定の部分処理動作を実行し、
POa〜ｓよりデータを出力すると共に期待する
LSIa〜ｎにおけるFFの状態をデコーダ３ａの選
択信号によりイネーブルしたANDba〜bnの中よ
りORを介しスキヤインさせる従来のスキヤイ
ン／アウト動作を同様に実行出来る。しかし本発
明ではTMを１とした状態ではチツプアドレス信
号端子CADa〜ｊよりのチツプアドレス信号に従
つてデコーダ３ｂが出力する選択信号と否定論理
積が得られるNANDa〜ｎの内例えばNANDnだ
けが１を出力し、他のNANDa〜ｎ−１は０を出
力するので、ANDaa〜an−１に印加されるCLK
はすべてLSI２ａ〜ｎ−１への入力を抑止され診
断の対象とするLSI２ｎにおける出力に関与する
例えば斜線枠で囲つた回路分割の前段LSIこゝで
はLSI２ｂ，２ｋへのシステムクロツクは抑止さ
れLSI２ｎのみにシステムクロツクが印加される
ので、データのスキヤイン／アウト間に挿入する
部分論理動作において、この状態にすれば回路分
割試験手段におけるLSI２ｂ，２ｋからのデータ
出力は固定状態となり前段からLSI２ｎに入力さ
れるデータに伴うレーシング原因は除去され、
LSI２ｎだけがシステムクロツクに伴う論理動作
を実行するのでLSI２ｎよりの出力データはそれ
ぞれPOr〜ｓとSOに得られ障害探索範囲も限定
されるので効率の良いスキヤンイン／アウト動作
が実行出来る回路分割手段による試験方式が得ら
れる。ここでは回路分割をLSI２ｎを基準とする
形で説明したがデータ出力およびスキヤンアウト
について同様の回路分割手段による試験手法が他
のLSIをそれぞれ基準とする回路分割手段につい
て実現出来ることはいうまでもない。またPIa〜
ｒ、各LSI２ａ〜ｎおよびPOa〜ｓ間は図示省略
したが直接または／および組立て回路を介し回路
設計に従い接続されているものとする。

以上は説明の都合で回路分割およびシステムク
ロツクの抑止／印加選択の単位をLSI1個に設定
したが回路規模によつてこの単位はLSIを分割す
る形としてLSIを分割部分毎に回路分解およびシ
ステムクロツクの抑止／印加選択の単位を設定し
ても、あるいはその逆にLSI複数個を単位として
も同様に実現出来ることはいうまでもない。

(g) 発明の効果 以上説明したように本発明によれば回路分割手
段による試験において従来より障害検出を容易に
するため、試験モードのスキヤンイン／アウト間
に挿入する部分論理動作を限定する試験モード時
におけるシステムクロツクをLSI単位に選択する
手段を備えて効果の良い試験プログラム等にも負
担の軽いLSI実装ユニツトの試験方式を提供する
ことが出来る。

【図面の簡単な説明】

図は本発明の一実施例における集積回路素子実
装ユニツトの試験方式によるブロツク図を示す。
図において１は印刷配線板（Pt板）、２ａ〜ｎは
集積回路素子（LSI）、３ａ，ｂはデコーダであ
る。

Claims (1)

【特許請求の範囲】
1. １ 複数の半導体素子により論理回路を構成する
   集積回路素子を複数個搭載接続して上位の論理回
   路ブロツクを形成する実装ユニツトにおいて、実
   装ユニツトにおける集積回路素子はそれぞれスキ
   ヤンイン／アウト機能を備えると共に、該ユニツ
   トは素子アドレス信号に従い集積回路素子を選択
   して選択に伴いシステムクロツク信号の印加を選
   択制御する手段を具備し、実装ユニツトの論理モ
   ード時には搭載全素子にシステムクロツクを印加
   して論理動作を実行すると共に、試験モードにお
   いてはデータスキヤンインおよびスキヤンアウト
   動作間に挿入する部分論理動作において選択手段
   に素子アドレス信号を印加して選択素子にのみシ
   ステムクロツクを印加し、システムクロツクの印
   加が抑止された非選択素子より選択素子への送出
   論理データを固定して選択素子毎に逐一スキヤン
   アウトデータを送出せしめることを特徴とする回
   路分割手段による集積回路素子実装ユニツトの試
   験方式。