JPH02234083A - パラレルスキャン回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 本発明は入力制御性を良くしてＬＳＩを確実にチェック
するためのパラレルスキャン回路に関し、ＬＳＩチップ
内の単位セルに対するチェソクが出力可観測性のみなら
ず、入力制御性も良好に実行されるように構成したパラ
レルスキャン回路を提供することを目的とし、 ゲートアレイを得るためのＬＳＩを構成する単位セルが
、入力端子からのデータ信号に対し選択的に動作した結
果データを、単位セル出力端子と接続した出力端子ピン
に選択的に得て、前記単位セルをテストするパラレルス
キャン回路において、前記出力端子ピンへのモニタリン
グ線に信号伝送に方向性を有する切換スイッチを並列に
挿入し、該切換スイッチの開閉と出力端子ピンにおける
データ送受とを同期して動作させて、テスト済み単位セ
ルの次段の単位セルのテストを行うことで構成する。

［産業上の利用分野コ 本発明は入力制御性を良くしてＬＳＩを確実にチェック
するためのパラレルスキャン回路に関する． 従来、ＬＳＩチップの単位セルをチェックするとき、そ
の出力レベルを観測できるように、印加信号源と出力端
子ピンを具備していたが、接続路において一部でも不良
があると、単位セルを選択できる入力制御性に直ぐ影響
が生じた。そのため出力可観測性のみでなく、入力制御
性も良好としたＬＳＩ単位セルのチェック回路を開発す
ることが要望された。

［従来の技術］ セミカスタムＬＳＩは基本的な論理回路を論理ゲートと
してＬＳＩチップ上に配列してゲートアレイを構成して
いる．ゲートアレイはそのＬＳＩを使用するユーザの用
途に合わせて論理ゲート間の配線を設計製造すれば良い
ため、ユーザは半導体メーカに対し注文の後、短時間で
安価に入手することが出来る。このとき、論理ゲートと
してインバータ．ナンド回路などの単純なゲートを小数
有している「単位ゲート」を、ＬＳＩチップ上に並べて
、第３図のように構成している．第３図において、１は
ＬＳＩチップを全体的に示すもの、２−１，２−２−・
・・はアレイ状に並んだ単位セル、３はゲートアレイの
動作チェック用アドレ゛スデコーダ、５−１．５−２　
−・は単位セルに対応した出力信号開閉用スイッチ、６
−１．６−２・・・は動作チ、エッグ用出力端子ピンで
ゲートアレイに構成した複数の単位セルに対し共通的に
設けたものを示す。７はテストパターン発生器を示す。

チップ上の単位セルを製造の後でゲート間配線を行う前
に、設計通りに製造されているかどうかをチェックする
ため、テストパターン発生器７からのテストパターンは
所定の接続配線により単位セル２−１．２−２−に印加
される。

次にアドレスデコーダ３を介して所定の単位セルを選択
するアドレスが与えられたとき、所定のスイッチ５−１
．５−２・−を閉じる。そして所定の単位セルの出力信
号を所定の出力端子ピン６−１．６−２−から取り出す
ことができる．このとき、テストパタ−ンは各単位セル
に並列的に与えられ、単位セルの選択はアドレスを設定
しながら走査するため、「パラレルスキャン」゛と言い
、その回路をバラレルスキャン回路と言う。そしてこの
方法によれば単位セルの出力を容易に観測できること、
即ち出力可観測性は良好である。

Ｃ発明が解決しようとする課題コ しかしながら、第３図によっては単位セル動作用テスト
データが各単位セルに共通的に印加される．テストデー
タとしては全“０′″とが、全“１”のようなデータで
はなく所定のものであり、それがチップ上の全単位セル
に必ず正確に印加されるとは限らない．特にテストデー
タ印加端子から位置的に離れた単位セルに対しては正確
さが劣ることが多い。そのようにテストデータ信号印加
端子から、個々の単位セルにテストデータを正確に与＼ えることの出来る「入力制御性」の良好でないことが欠
点であった。

本発明の目的は前述の欠点を改善し、ＬＳＩチップ内の
単位セルに対するチェックが出力可観測性のみならず、
人力制御性良く実行されるように構成したパラレルスキ
ャン回路を提供することにある。

［課題を解決するための手段］ 第１図は本発明の原理構成を示す図である。第１図にお
いて、１はＬＳＩチップを全体的に示すもの、２−１．
２−２・−は単位セル、５−１）は出力信号開閉用スイ
ッチ、５−１２は次段単位セル入力印加用スイッチ、６
−１は出力端子、８は出力端子ピンへのモニタリング線
、９−１．９−２は方向性を有する切換スイッチ、ｌ３
はスイッチ５−１に与えられるアドレス信号、１６は出
力端子ピンから取り出した出力信号、１７は単位セル゜
２−１に与えるテストパターン信号、ｌ８は単位セル２
−２に与えるテストパターン信号、１９は単位セル２−
１．２−２の動作切換信号を示す． ゲートアレイを得るためのＬＳＩＩを構成する単位セル
２−１，Ｚ−２’・−が、入力端子からのデータ信号に
対し選択的に動作した結果データを、単位セル２−１．
２−２・・・出力端子と接続した出力端子ピン６−１，
６−２・・・・に選択的に得て、前記単位セル２−１．
２−２をテストするパラレルスキャン回路において、本
発明は下記の構成としている．即ち、前記出力端子ピン
６−１．６−２・・・・へのモニタリング線８に信号伝
送に方向性を有する切換スイッチ９−１．９−２を並列
に挿入し、該切換スイッチ９−１．９−２の開閉と出力
端子ピン６−１．６−２・・・・信号におけるデータ送
受とを同期して動作させて、テスト済み単位セルの次段
の単位セルのテストを行うことである。

［作用］ 単位セル２−１に対するテストパターン信号１７を単位
セル２−１に与え動作させる．次にアドレス信号１３を
スイッチ５−１に与えれば単位セル２−１の出力信号が
モニタリング線８、スイッチ９−１を介して出力端子ピ
ン６−１に到達する。出力端子ピン６−１より出力信号
を取り出し、単位セル２−１についてのチェックを行う
．次にスイッチ５−１）．９−１を開き、出力端子ピン
６−１に単位セル２−２に対するテストパターン信号ｌ
８を与える．そして単位セル動作切換信号１９によりス
イッチ５−１２を閉じるとき、前述とは別のテストパタ
ーンが単位セル２−２に与えられて、前述の単位セル２
−１が動作したことと同様の動作がなされる。単位セル
２−２の出力信号は図示しない出力端子ピンから取り出
される。

［実施例］ 第２図は本発明の実施例の回路構成図である，第２図に
おいて、第１図と同一符号は同様の素子を示す。即ち、
５−１）．５４２はＦ．Ｅ　Ｔによるスイッチ、９−１
はトライステート素子、９−２はＦＥＴによるスイッチ
とバフファを示す。１０は切換信号端子で、素子５−１
２．９−１．９−２に対しオン／オフを制御するように
信号を印加する。また３はテストアドレスデコード回路
を示す。第２図の動作は第１図と同様であり、切換信号
端子１０により最初は単位セル２−１側の動作をチェッ
クし、その後に切換信号により単位セル２−２側を動作
させるようにテストパターン信号を印加する。

［発明の効果］ このようにして本発明によると、単位セルの動作結果信
号を取り出す出力端子ピンへのモニタリング線に方向性
を有するスイッチを挿入して動作切喚を行い、次段の単
位セルには出力端子ピンから別のテストパターンを印加
して動作させることが出来る。そのためモニタリング線
を介して次段の単位セルの動作をチェックすることに入
力制御性が良好となる。

【図面の簡単な説明】 第１図は零発劣の原理構成を示す図、 第２図は本発明の実施例の構成を示す図、第３図は従来
のパラレルスキャン回路を示す図である． １・・・−ＬＳＩ ２−１．２−２・・・単位セル ６−１．６−２・・・出力端子ピン ８−モニタリング線 ９−１．９−２−・・・切換スイッチ 特許出願人　　　　富士通株式会社 代．理　人　　　弁理士　鈴木栄祐 杢萄瞥日月のＲ埋精ポ肥 第１図

Claims (1)

1. 【特許請求の範囲】 　ゲートアレイを得るためのＬＳＩ（１）を構成する単
   位セル（２−１）（２−２）・・・が、入力端子からの
   データ信号に対し選択的に動作した結果データを、単位
   セル（２−１）（２−２）・・・出力端子と接続した出
   力端子ピン（６−１）（６−２）・・・に選択的に得て
   、前記単位セル（２−１）（２−２）・・・をテストす
   るパラレルスキャン回路において、 前記出力端子ピン（６−１）（６−２）・・・へのモニ
   タリング線（８）に信号伝送に方向性を有する切換スイ
   ッチ（９−１）（９−２）を並列に挿入し、 該切換スイッチ（９−１）（９−２）の開閉と出力端子
   ピン（６−１）（６−２）・・・信号におけるデータ送
   受とを同期して動作させて、テスト済み単位セルの次段
   の単位セルのテストを行うこと を特徴とするパラレルスキャン回路。