JPH07212245A - データ転送回路 - Google Patents
データ転送回路Info
- Publication number
- JPH07212245A JPH07212245A JP668594A JP668594A JPH07212245A JP H07212245 A JPH07212245 A JP H07212245A JP 668594 A JP668594 A JP 668594A JP 668594 A JP668594 A JP 668594A JP H07212245 A JPH07212245 A JP H07212245A
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- clock
- transfer
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- load signal
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Abstract
(57)【要約】
【目的】 簡単な構成により転送ラインを簡略化し、確
実にデータ転送する。 【構成】 Ｐ−Ｓ変換素子１を使用して、８ビットのパ
ラレルデータをシリアルデータに変換し、図示しないマ
イコンがシリアルデータを転送するように構成されてい
る。そして、クロックよりロード信号を生成する抵抗Ｒ
とコンデンサＣ及びダイオードからなる時定数回路２１
を設け、時定数回路２１を介することで、マイコン側か
らのクロックからロード信号を生成し、Ｐ−Ｓ変換素子
１のロード端子にロード信号を入力するようになってい
る。
実にデータ転送する。 【構成】 Ｐ−Ｓ変換素子１を使用して、８ビットのパ
ラレルデータをシリアルデータに変換し、図示しないマ
イコンがシリアルデータを転送するように構成されてい
る。そして、クロックよりロード信号を生成する抵抗Ｒ
とコンデンサＣ及びダイオードからなる時定数回路２１
を設け、時定数回路２１を介することで、マイコン側か
らのクロックからロード信号を生成し、Ｐ−Ｓ変換素子
１のロード端子にロード信号を入力するようになってい
る。
Description
【０００１】
【産業上の利用分野】本発明は、クロックに基づいてデ
ータの転送を行うデータ転送回路に関する。
ータの転送を行うデータ転送回路に関する。
【０００２】
【従来の技術】データを回路間あるいは装置間で送受信
することは、データ処理においては通常行われることで
あるが、回路間では、処理の高速化のために、パラレル
データとして転送され、装置間、特に遠隔に配置された
装置間では、転送線を簡略化するためにシリアルデータ
をして情報を転送する場合がある。このような場合、従
来よりパラレル−シリアル変換素子（以下、Ｐ−Ｓ変換
素子）等からなるデータ転送回路を用いることで、装置
内部の回路内パラレルデータをシリアルデータに変換し
て、他の装置にデータ転送を行っていた。
することは、データ処理においては通常行われることで
あるが、回路間では、処理の高速化のために、パラレル
データとして転送され、装置間、特に遠隔に配置された
装置間では、転送線を簡略化するためにシリアルデータ
をして情報を転送する場合がある。このような場合、従
来よりパラレル−シリアル変換素子（以下、Ｐ−Ｓ変換
素子）等からなるデータ転送回路を用いることで、装置
内部の回路内パラレルデータをシリアルデータに変換し
て、他の装置にデータ転送を行っていた。
【０００３】いま、Ｐ−Ｓ変換素子を使用して８ビット
のパラレルデータ（Ｐ１〜Ｐ８）をシリアルデータに変
換し、図示しないマイクロコンピュータ（マイコン）が
読み取る図３のような構成のデータ転送回路を考えた場
合、本来シリアル転送に必要なマイコンからのクロック
を受信する為のクロックライン２と、データをマイコン
に転送するためのデータライン３の他に、８ビットのパ
ラレルデータ（Ｐ１〜Ｐ８）をシフトレジスタに取り込
むためのタイミング信号（ロード信号）をマイコンから
受信するために、ロード信号ライン４が必要になる。
のパラレルデータ（Ｐ１〜Ｐ８）をシリアルデータに変
換し、図示しないマイクロコンピュータ（マイコン）が
読み取る図３のような構成のデータ転送回路を考えた場
合、本来シリアル転送に必要なマイコンからのクロック
を受信する為のクロックライン２と、データをマイコン
に転送するためのデータライン３の他に、８ビットのパ
ラレルデータ（Ｐ１〜Ｐ８）をシフトレジスタに取り込
むためのタイミング信号（ロード信号）をマイコンから
受信するために、ロード信号ライン４が必要になる。
【０００４】ここであげるＰ−Ｓ変換素子１とは、ロー
ド信号の立ち上がりでパラレルデータを内部のシフトレ
ジスタにラッチし、クロックの立ち上がりで１ビットず
つデータをシフトし、最上位のデータをデータライン３
に出力する素子とする。
ド信号の立ち上がりでパラレルデータを内部のシフトレ
ジスタにラッチし、クロックの立ち上がりで１ビットず
つデータをシフトし、最上位のデータをデータライン３
に出力する素子とする。
【０００５】このような構成のデータ転送回路では、図
４に示すように、マイコン側からのロード信号の立ち上
がりを受け、８ビットのパラレルデータ（Ｐ１〜Ｐ８）
をＰ−Ｓ変換素子１の内部のシフトレジスタにラッチし
（図４（ａ））、その後はクロックの立ち上がりで（図
４（ｂ））１ビットずつデータをシフトし、最上位のデ
ータをデータライン３に出力し（図４（ｃ））、最後の
クロックの立ち上がりでデータチェック用のフラグ（Ｄ
ｓ：例えばパリティチェック用のフラグ）をデータライ
ン３に出力し、次のロード信号の立ち上がりを受け（図
４（ａ））、１バイトのデータの転送を終了する。
４に示すように、マイコン側からのロード信号の立ち上
がりを受け、８ビットのパラレルデータ（Ｐ１〜Ｐ８）
をＰ−Ｓ変換素子１の内部のシフトレジスタにラッチし
（図４（ａ））、その後はクロックの立ち上がりで（図
４（ｂ））１ビットずつデータをシフトし、最上位のデ
ータをデータライン３に出力し（図４（ｃ））、最後の
クロックの立ち上がりでデータチェック用のフラグ（Ｄ
ｓ：例えばパリティチェック用のフラグ）をデータライ
ン３に出力し、次のロード信号の立ち上がりを受け（図
４（ａ））、１バイトのデータの転送を終了する。
【０００６】
【発明が解決しようとする課題】しかしながら、通常、
シフトレジスタに取り込むロード信号のタイミングとし
ては、シリアル転送（図４中の”Ｈ”のタイミング）前
に完了していなければならず、またシリアル転送期間中
においては、ロード信号によりシフトレジスタの内容が
変化してはならないという制約が生まれる。つまり、ロ
ード信号とクロックは同期をとる必要があることにな
る。
シフトレジスタに取り込むロード信号のタイミングとし
ては、シリアル転送（図４中の”Ｈ”のタイミング）前
に完了していなければならず、またシリアル転送期間中
においては、ロード信号によりシフトレジスタの内容が
変化してはならないという制約が生まれる。つまり、ロ
ード信号とクロックは同期をとる必要があることにな
る。
【０００７】そこで、従来のデータ転送回路では、マイ
コン側でクロックに同期したロード信号を生成すること
で、ロード信号もクロック制御をつかさどるマイコンが
制御することになり、シリアル転送に３本の信号ライ
ン、すなわちクロックライン２、データライン３及びロ
ード信号ライン４が必要になる。
コン側でクロックに同期したロード信号を生成すること
で、ロード信号もクロック制御をつかさどるマイコンが
制御することになり、シリアル転送に３本の信号ライ
ン、すなわちクロックライン２、データライン３及びロ
ード信号ライン４が必要になる。
【０００８】つまり、ロード信号ライン４を必要とする
従来のデータ転送回路は、本来パラレル転送に比べ、転
送速度を犠牲にしてでも信号線の本数を減らして、長距
離転送を容易に実現するという、シリアル転送の利点を
損なうという問題がある。
従来のデータ転送回路は、本来パラレル転送に比べ、転
送速度を犠牲にしてでも信号線の本数を減らして、長距
離転送を容易に実現するという、シリアル転送の利点を
損なうという問題がある。
【０００９】本発明は上記事情に鑑みてなされたもので
あり、簡単な構成により転送ラインを簡略化し、確実に
データ転送することのできるデータ転送回路を提供する
ことを目的とする。
あり、簡単な構成により転送ラインを簡略化し、確実に
データ転送することのできるデータ転送回路を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】本発明のデータ転送回路
は、クロックに基づいてデータの転送を行うデータ転送
回路において、データの転送タイミングを制御するクロ
ックに同期した転送制御信号としてのロード信号を生成
する転送制御信号生成手段としての時定数回路２１を備
えて構成される。
は、クロックに基づいてデータの転送を行うデータ転送
回路において、データの転送タイミングを制御するクロ
ックに同期した転送制御信号としてのロード信号を生成
する転送制御信号生成手段としての時定数回路２１を備
えて構成される。
【００１１】時定数回路２１は、少なくとも抵抗とコン
デンサとを備えて構成することができる。
デンサとを備えて構成することができる。
【００１２】
【作用】本発明のデータ転送回路では、時定数回路２１
でクロックに基づいて転送制御信号を生成することで、
簡単な構成により転送ラインを簡略化し、確実にデータ
転送することを可能とする。
でクロックに基づいて転送制御信号を生成することで、
簡単な構成により転送ラインを簡略化し、確実にデータ
転送することを可能とする。
【００１３】
【実施例】図１及び図２は本発明の一実施例に係わり、
図１は、本発明のデータ転送回路の一実施例の構成を示
す構成図、図２は、図１のデータ転送回路の作用を説明
するタイミング図である。
図１は、本発明のデータ転送回路の一実施例の構成を示
す構成図、図２は、図１のデータ転送回路の作用を説明
するタイミング図である。
【００１４】本実施例のデータ転送回路は、図１に示す
ように、図３に示した従来のデータ転送回路と殆ど同じ
であり、つまり、Ｐ−Ｓ変換素子１を使用して８ビット
のパラレルデータをシリアルデータに変換し、図示しな
いマイコンがシリアルデータを受信するように構成され
ている。
ように、図３に示した従来のデータ転送回路と殆ど同じ
であり、つまり、Ｐ−Ｓ変換素子１を使用して８ビット
のパラレルデータをシリアルデータに変換し、図示しな
いマイコンがシリアルデータを受信するように構成され
ている。
【００１５】本実施例の特徴となる構成は、クロックよ
りロード信号を生成する抵抗ＲとコンデンサＣ及びダイ
オードからなる時定数回路２１を設けている点で、時定
数回路２１を介することで、マイコン側からのクロック
からロード信号を生成し、Ｐ−Ｓ変換素子１のロード端
子にロード信号を入力するようになっている。
りロード信号を生成する抵抗ＲとコンデンサＣ及びダイ
オードからなる時定数回路２１を設けている点で、時定
数回路２１を介することで、マイコン側からのクロック
からロード信号を生成し、Ｐ−Ｓ変換素子１のロード端
子にロード信号を入力するようになっている。
【００１６】このように構成された本実施例のデータ転
送回路の作用について、図２を用いて説明する。
送回路の作用について、図２を用いて説明する。
【００１７】マイコン側からのデータ転送用のクロック
は、クロックライン２を介してＰ−Ｓ変換素子１のクロ
ック端子に入力される（図２（ａ）））。一方、このク
ロックは、時定数回路２１を介してＰ−Ｓ変換素子１の
ロード端子に入力される。つまり、時定数回路２１によ
ってクロックが積分された波形の信号であるロード信号
が、ロード端子に加えられることになり、ロード端子が
Ｈｉｇｈと判別するスレッシュホールドレベルに達した
とき、パラレルデータ（Ｐ１〜Ｐ８）がＰ−Ｓ変換素子
１のシフトレジスタにロードされるようになっている。
そして、クロックに同期して、シフトレジスタの最上位
ビットデータがデータライン３に出力されるとともに、
シフトレジスタ内のデータが１ビットずつシフトされ、
次のクロックに同期して、シフトレジスタの最上位ビッ
トデータがデータライン３に出力される（図２
（ｃ））。
は、クロックライン２を介してＰ−Ｓ変換素子１のクロ
ック端子に入力される（図２（ａ）））。一方、このク
ロックは、時定数回路２１を介してＰ−Ｓ変換素子１の
ロード端子に入力される。つまり、時定数回路２１によ
ってクロックが積分された波形の信号であるロード信号
が、ロード端子に加えられることになり、ロード端子が
Ｈｉｇｈと判別するスレッシュホールドレベルに達した
とき、パラレルデータ（Ｐ１〜Ｐ８）がＰ−Ｓ変換素子
１のシフトレジスタにロードされるようになっている。
そして、クロックに同期して、シフトレジスタの最上位
ビットデータがデータライン３に出力されるとともに、
シフトレジスタ内のデータが１ビットずつシフトされ、
次のクロックに同期して、シフトレジスタの最上位ビッ
トデータがデータライン３に出力される（図２
（ｃ））。
【００１８】このようにしてデータライン３を介してシ
リアルデータがマイコン側に転送され、最後のクロック
の立ち上がりでデータチェック用のフラグ（Ｄｓ：例え
ばパリティチェック用のフラグ）をデータライン３に出
力し、クロックがＨｉｇｈレベルを維持することで、ロ
ード信号がＨｉｇｈと判別するスレッシュホールドレベ
ルに達したとき（図２（ｂ））、１バイトのデータの転
送を終了する。
リアルデータがマイコン側に転送され、最後のクロック
の立ち上がりでデータチェック用のフラグ（Ｄｓ：例え
ばパリティチェック用のフラグ）をデータライン３に出
力し、クロックがＨｉｇｈレベルを維持することで、ロ
ード信号がＨｉｇｈと判別するスレッシュホールドレベ
ルに達したとき（図２（ｂ））、１バイトのデータの転
送を終了する。
【００１９】ここで、時定数回路２１の時定数は、クロ
ックの転送速度に応じて設定されており、つまり、デー
タのシリアル転送期間中に時定数回路２１によってクロ
ックが積分された波形のロード信号が、図２（ｂ）に示
すように、スレッシュホールドレベルに達することがな
いように設定されており、シリアル転送期間中のロード
信号の変化を防ぐようになっている。
ックの転送速度に応じて設定されており、つまり、デー
タのシリアル転送期間中に時定数回路２１によってクロ
ックが積分された波形のロード信号が、図２（ｂ）に示
すように、スレッシュホールドレベルに達することがな
いように設定されており、シリアル転送期間中のロード
信号の変化を防ぐようになっている。
【００２０】このように本実施例のデータ転送回路によ
れば、時定数回路２１によってクロックからロード信号
を生成しているので、Ｐ−Ｓ変換素子１を使用してもシ
リアル転送の制御ラインであるロード信号ラインを設け
ることなく、データの転送ができる。従って、シリアル
転送の利点である長距離転送という特徴を損なうことが
ないと同時に、マイコン等の制御ライン用Ｉ／Ｏポート
の節約にもなる。
れば、時定数回路２１によってクロックからロード信号
を生成しているので、Ｐ−Ｓ変換素子１を使用してもシ
リアル転送の制御ラインであるロード信号ラインを設け
ることなく、データの転送ができる。従って、シリアル
転送の利点である長距離転送という特徴を損なうことが
ないと同時に、マイコン等の制御ライン用Ｉ／Ｏポート
の節約にもなる。
【００２１】また、ロード信号をクロックから生成する
ことにより、ロード信号とクロックの同期が必然的に取
られることになり、通常のシリアル転送と区別すること
なく、マイコンのソフトウェアも簡潔になる。
ことにより、ロード信号とクロックの同期が必然的に取
られることになり、通常のシリアル転送と区別すること
なく、マイコンのソフトウェアも簡潔になる。
【００２２】さらに、制御ラインの増加が防止できるの
で、回路基板上の配線が容易になり、あるいは接続ケー
ブルのコストアップの防止にもなる。
で、回路基板上の配線が容易になり、あるいは接続ケー
ブルのコストアップの防止にもなる。
【００２３】なお、上記実施例では、パラレル−シリア
ル変換してデータを転送するデータ転送回路としたが、
これに限ることなく、実施例の転送方向を反転させて、
シリアル−パラレル変換素子を使用したデータ転送回路
をはじめ、クロックに同期した制御信号が必要な場合に
広く応用することができることはいうまでもない。
ル変換してデータを転送するデータ転送回路としたが、
これに限ることなく、実施例の転送方向を反転させて、
シリアル−パラレル変換素子を使用したデータ転送回路
をはじめ、クロックに同期した制御信号が必要な場合に
広く応用することができることはいうまでもない。
【００２４】また、クロックからロード信号を生成する
データ転送回路としたが、これに限らず、異なる時定数
を有する複数の時定数回路を備えることで、クロックか
ら複数の異なるタイミングの複数の制御信号を生成する
データ転送回路でもよい。つまり、クロックからロード
信号を生成する電子回路に関しての一実施例を記したに
すぎず、これに限定するものではない。
データ転送回路としたが、これに限らず、異なる時定数
を有する複数の時定数回路を備えることで、クロックか
ら複数の異なるタイミングの複数の制御信号を生成する
データ転送回路でもよい。つまり、クロックからロード
信号を生成する電子回路に関しての一実施例を記したに
すぎず、これに限定するものではない。
【００２５】
【発明の効果】以上説明したように、本発明のデータ転
送回路によれば、転送制御信号生成手段でクロックに基
づいて転送制御信号を生成するので、簡単な構成により
転送ラインを簡略化し、確実にデータ転送することがで
きるという効果がある。
送回路によれば、転送制御信号生成手段でクロックに基
づいて転送制御信号を生成するので、簡単な構成により
転送ラインを簡略化し、確実にデータ転送することがで
きるという効果がある。
【図１】本発明のデータ転送回路の一実施例の構成を示
す構成図である。
す構成図である。
【図２】図１のデータ転送回路の作用を説明するタイミ
ング図である。
ング図である。
【図３】従来のデータ転送回路の構成を示す構成図であ
る。
る。
【図４】図３のデータ転送回路の作用を説明するタイミ
ング図である。
ング図である。
１ Ｐ−Ｓ変換素子 ２ クロックライン ３ データライン ４ ロード信号ライン ２１ 時定数回路
Claims (2)
- 【請求項１】 クロックに基づいてデータの転送を行う
データ転送回路において、 前記データの転送タイミングを制御する前記クロックに
同期した転送制御信号を生成する転送制御信号生成手段
を備えたことを特徴とするデータ転送回路。 - 【請求項２】 前記転送制御信号生成手段は、少なくと
も抵抗とコンデンサとからなる時定数回路であることを
特徴とする請求項１に記載のデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP668594A JPH07212245A (ja) | 1994-01-26 | 1994-01-26 | データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP668594A JPH07212245A (ja) | 1994-01-26 | 1994-01-26 | データ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07212245A true JPH07212245A (ja) | 1995-08-11 |
Family
ID=11645221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP668594A Withdrawn JPH07212245A (ja) | 1994-01-26 | 1994-01-26 | データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07212245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7830881B2 (en) | 2002-07-16 | 2010-11-09 | Panasonic Corporation | Content receiver and content transmitter |
-
1994
- 1994-01-26 JP JP668594A patent/JPH07212245A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7830881B2 (en) | 2002-07-16 | 2010-11-09 | Panasonic Corporation | Content receiver and content transmitter |
| US8503471B2 (en) | 2002-07-16 | 2013-08-06 | Panasonic Corporation | Content receiver and content transmitter |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |