JPH07219883A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH07219883A JPH07219883A JP6027419A JP2741994A JPH07219883A JP H07219883 A JPH07219883 A JP H07219883A JP 6027419 A JP6027419 A JP 6027419A JP 2741994 A JP2741994 A JP 2741994A JP H07219883 A JPH07219883 A JP H07219883A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer
- shift register
- serial data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Information Transfer Systems (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 本発明は、接続線の本数をデータ数に比較し
て少なくする事ができ、かつ転送データの受信確認をす
ることのできるデータ転送装置を提供することを目的と
する。 【構成】 本発明のデータ転送装置は、送信元から送信
先のメモリにデータを転送するデータ転送装置におい
て、送信元が、送信されるＮビットのデータとＭビット
のアドレスとをパラレルに入力してシリアルデータとし
て順次出力するシフトレジスタと、このシフトレジスタ
から出力されるシリアルデータと送信先からのシリアル
データとを比較する比較回路とで構成され、送信先が、
送信元からのシリアルデータを入力してＮビットのデー
タとＭビットのアドレスとしてメモリにそれぞれパラレ
ルに出力すると共に該入力したシリアルデータを送信元
の比較回路に転送するシフトレジスタとで構成されるこ
とを特徴とする。
て少なくする事ができ、かつ転送データの受信確認をす
ることのできるデータ転送装置を提供することを目的と
する。 【構成】 本発明のデータ転送装置は、送信元から送信
先のメモリにデータを転送するデータ転送装置におい
て、送信元が、送信されるＮビットのデータとＭビット
のアドレスとをパラレルに入力してシリアルデータとし
て順次出力するシフトレジスタと、このシフトレジスタ
から出力されるシリアルデータと送信先からのシリアル
データとを比較する比較回路とで構成され、送信先が、
送信元からのシリアルデータを入力してＮビットのデー
タとＭビットのアドレスとしてメモリにそれぞれパラレ
ルに出力すると共に該入力したシリアルデータを送信元
の比較回路に転送するシフトレジスタとで構成されるこ
とを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、メモリへデータ転送を
行うためのデータ転送装置に関するものである。
行うためのデータ転送装置に関するものである。
【０００２】
【従来技術】従来、メモリへデータを転送する際のデー
タ転送方式として各種の方式及びその装置が提案されて
いる。例えば、図７に示す従来のメモリへのデータ転送
方式では、転送元のシフトレジスタ１０１からＮビット
パラレルでドライバＤを介して出力されたデータは、転
送先ではレシーバＲを介してそのままＮビットパラレル
で受信されメモリ７に入力される。また、このときアド
レスがＭビットならば、このＭビットのアドレスもＭビ
ットパラレルでドライバＤを介して出力され、同様にＭ
ビットパラレルでメモリ７に入力される。さらに、リー
ド・ライト信号は１本の制御線を介して、転送先へ出力
される。
タ転送方式として各種の方式及びその装置が提案されて
いる。例えば、図７に示す従来のメモリへのデータ転送
方式では、転送元のシフトレジスタ１０１からＮビット
パラレルでドライバＤを介して出力されたデータは、転
送先ではレシーバＲを介してそのままＮビットパラレル
で受信されメモリ７に入力される。また、このときアド
レスがＭビットならば、このＭビットのアドレスもＭビ
ットパラレルでドライバＤを介して出力され、同様にＭ
ビットパラレルでメモリ７に入力される。さらに、リー
ド・ライト信号は１本の制御線を介して、転送先へ出力
される。
【０００３】このような従来のパラレルでデータを転送
するデータ転送方式においては、以下の様な問題があっ
た。 (1) 複数のデータを転送する場合、複数のデータ線、ア
ドレス線及び制御線が必要とされるため、これらを接続
するための接続線及び結線が多くなり、これに伴い線材
及び作業量が増え不経済となる。例えば、図７に示す例
の場合には、Ｎ本のデータ線とＭ本のアドレス線と１本
の制御線が必要とされる。 (2) データを転送した際の転送データの受信確認ができ
ない。 (3) 上記と同様に接続線及び結線が多くなることから、
相互ノイズの影響を受け易くなる。
するデータ転送方式においては、以下の様な問題があっ
た。 (1) 複数のデータを転送する場合、複数のデータ線、ア
ドレス線及び制御線が必要とされるため、これらを接続
するための接続線及び結線が多くなり、これに伴い線材
及び作業量が増え不経済となる。例えば、図７に示す例
の場合には、Ｎ本のデータ線とＭ本のアドレス線と１本
の制御線が必要とされる。 (2) データを転送した際の転送データの受信確認ができ
ない。 (3) 上記と同様に接続線及び結線が多くなることから、
相互ノイズの影響を受け易くなる。
【０００４】
【発明の目的】本発明は上述したような従来のデータ転
送方式の場合に生じる、問題を解決することのできるデ
ータ転送装置を提供することを目的とする。
送方式の場合に生じる、問題を解決することのできるデ
ータ転送装置を提供することを目的とする。
【０００５】
【発明の概要】上述の目的を達成するため本発明のデー
タ転送装置は、送信元が、送信されるＮビットのデータ
とＭビットのアドレスとをパラレルに入力してシリアル
データとして順次出力するシフトレジスタと、このシフ
トレジスタから出力されるシリアルデータと送信先から
のシリアルデータとを比較する比較回路とで構成され、
送信先が、送信元からのシリアルデータを入力してＮビ
ットのデータとＭビットのアドレスとしてメモリにそれ
ぞれパラレルに出力すると共に該入力したシリアルデー
タを送信元の比較回路に転送するシフトレジスタとで構
成されており、送信元から送信先のメモリへのデータを
シリアルに転送すると共に、送信元から送信先に転送さ
れたデータを送信元に戻すようにしたので、接続線及び
結線数を少なくすることを可能とすると共に送信元で送
信先における受信状態を確認することも可能となる。
タ転送装置は、送信元が、送信されるＮビットのデータ
とＭビットのアドレスとをパラレルに入力してシリアル
データとして順次出力するシフトレジスタと、このシフ
トレジスタから出力されるシリアルデータと送信先から
のシリアルデータとを比較する比較回路とで構成され、
送信先が、送信元からのシリアルデータを入力してＮビ
ットのデータとＭビットのアドレスとしてメモリにそれ
ぞれパラレルに出力すると共に該入力したシリアルデー
タを送信元の比較回路に転送するシフトレジスタとで構
成されており、送信元から送信先のメモリへのデータを
シリアルに転送すると共に、送信元から送信先に転送さ
れたデータを送信元に戻すようにしたので、接続線及び
結線数を少なくすることを可能とすると共に送信元で送
信先における受信状態を確認することも可能となる。
【０００６】
【実施例】以下、図面を参照して本発明に係る一実施例
を説明する。図１は、本発明の一実施例のデータ転送方
式を説明するためのブロック図であり、後述するステッ
プＳ１における状態を示す。尚、以下に示す例では、デ
ータの送り側である転送元からデータの受け側である転
送先に５ビットのデータを転送する場合について説明す
る。
を説明する。図１は、本発明の一実施例のデータ転送方
式を説明するためのブロック図であり、後述するステッ
プＳ１における状態を示す。尚、以下に示す例では、デ
ータの送り側である転送元からデータの受け側である転
送先に５ビットのデータを転送する場合について説明す
る。
【０００７】まず、図１に示す実施例１の転送元装置の
構成について説明する。転送元装置は、送信元から送信
先へ送信されるＮビットのパラレルデータとＭビットパ
ラレルのアドレスデータとをそれぞれ入力しセットした
後、入力される転送用クロック（ＳＲ−ＣＬＫ）に従っ
てこのデータを順次シフトしてシリアルデータとして出
力するシフトレジスタ１と、このシフトレジスタ１から
出力されるシリアルデータと送信先のシフトレジスタ５
から戻り線を介して入力されるシリアルデータとを比較
し、これらのデータ内容が異なるときには転送エラー信
号を出力する比較回路３と、出力側と入力側のインタフ
ェースとしてそれぞれ機能するドライバＤ1,Ｄ3,Ｄ5
と、レシーバＲ7 とによって構成される。
構成について説明する。転送元装置は、送信元から送信
先へ送信されるＮビットのパラレルデータとＭビットパ
ラレルのアドレスデータとをそれぞれ入力しセットした
後、入力される転送用クロック（ＳＲ−ＣＬＫ）に従っ
てこのデータを順次シフトしてシリアルデータとして出
力するシフトレジスタ１と、このシフトレジスタ１から
出力されるシリアルデータと送信先のシフトレジスタ５
から戻り線を介して入力されるシリアルデータとを比較
し、これらのデータ内容が異なるときには転送エラー信
号を出力する比較回路３と、出力側と入力側のインタフ
ェースとしてそれぞれ機能するドライバＤ1,Ｄ3,Ｄ5
と、レシーバＲ7 とによって構成される。
【０００８】また、転送先装置は、送信元からの転送用
クロックに従って送信元から転送されたシリアルデータ
を順次シフトして入力し、Ｎビットのパラレルデータと
Ｍビットパラレルのアドレスデータとすると共に該シリ
アルデータを送信元の比較回路３に戻り線を介して転送
するシフトレジスタ５と、シフトレジスタ５のデータを
送信元からのライト信号によって書き込むメモリ７と、
インタフェースとして機能するドライバＤ7 と、レシー
バＲ1,Ｒ3,Ｒ5 とによって構成される。
クロックに従って送信元から転送されたシリアルデータ
を順次シフトして入力し、Ｎビットのパラレルデータと
Ｍビットパラレルのアドレスデータとすると共に該シリ
アルデータを送信元の比較回路３に戻り線を介して転送
するシフトレジスタ５と、シフトレジスタ５のデータを
送信元からのライト信号によって書き込むメモリ７と、
インタフェースとして機能するドライバＤ7 と、レシー
バＲ1,Ｒ3,Ｒ5 とによって構成される。
【０００９】次に、本実施例におけるデータのメモリへ
の転送手順について図１乃至図６を参照して説明する。
まず、図１に示すようにステップＳ１で転送元のシフト
レジスタ１にＮビットパラレルデータとＭビットパラレ
ルアドレスデータとをセットする。ここでは５ビットの
データとする。
の転送手順について図１乃至図６を参照して説明する。
まず、図１に示すようにステップＳ１で転送元のシフト
レジスタ１にＮビットパラレルデータとＭビットパラレ
ルアドレスデータとをセットする。ここでは５ビットの
データとする。
【００１０】次に、図２に示すステップＳ２において、
転送用クロック（ＳＲ−ＣＬＫ）を５個出して転送先の
シフトレジスタ５にドライバＤ3 とレシーバＲ3 とを介
してデータを渡すと同時に、転送元の比較回路３に同じ
シリアルデータを渡す。従って、転送先のシフトレジス
タ５と転送元の比較回路３の２箇所に同一内容のシリア
ルデータが格納される。
転送用クロック（ＳＲ−ＣＬＫ）を５個出して転送先の
シフトレジスタ５にドライバＤ3 とレシーバＲ3 とを介
してデータを渡すと同時に、転送元の比較回路３に同じ
シリアルデータを渡す。従って、転送先のシフトレジス
タ５と転送元の比較回路３の２箇所に同一内容のシリア
ルデータが格納される。
【００１１】図３に示すステップＳ３では、転送元がラ
イト（ＷＲＩＴＥ）信号をドライバＤ1 とレシーバＲ1
とを介してメモリ７へ出力することによって、転送先の
シフトレジスタ５は、転送されたデータをメモリ７へ書
き込む。図４に示すステップＳ４では、転送先のシフト
レジスタ５の内容をクリアするために、転送元のシフト
レジスタ１に空の内容をセットして転送用クロックを５
個、ドライバＤ5 とレシーバＲ5 とを介してシフトレジ
スタ５に出す。このシフトレジスタ１にセットされた空
の内容がドライバＤ3 とレシーバＲ3 とを介してシフト
レジスタ５に転送され、シフトレジスタ５は一旦、その
内容がクリアされる。
イト（ＷＲＩＴＥ）信号をドライバＤ1 とレシーバＲ1
とを介してメモリ７へ出力することによって、転送先の
シフトレジスタ５は、転送されたデータをメモリ７へ書
き込む。図４に示すステップＳ４では、転送先のシフト
レジスタ５の内容をクリアするために、転送元のシフト
レジスタ１に空の内容をセットして転送用クロックを５
個、ドライバＤ5 とレシーバＲ5 とを介してシフトレジ
スタ５に出す。このシフトレジスタ１にセットされた空
の内容がドライバＤ3 とレシーバＲ3 とを介してシフト
レジスタ５に転送され、シフトレジスタ５は一旦、その
内容がクリアされる。
【００１２】図５に示すステップＳ５では、転送元がリ
ード（ＲＥＡＤ）信号をドライバＤ1 とレシーバＲ1 と
を介してメモリ７へ出力することによって、転送先のシ
フトレジスタ５は、ステップＳ３でメモリ７に書き込ん
だデータの内容を該メモリ７から書き込む。
ード（ＲＥＡＤ）信号をドライバＤ1 とレシーバＲ1 と
を介してメモリ７へ出力することによって、転送先のシ
フトレジスタ５は、ステップＳ３でメモリ７に書き込ん
だデータの内容を該メモリ７から書き込む。
【００１３】図６に示すステップＳ６では、転送用クロ
ックを５個、ドライバＤ5 とレシーバＲ5 とを介してシ
フトレジスタ５に出して、このシフトレジスタ５に書き
込まれたデータを転送元の比較回路３に転送し、ステッ
プＳ１で比較回路３にセットしたデータと同じであるか
ベリファイする。もし、データが異なっている場合は、
“転送エラー”信号を出す。この転送エラー信号により
データ転送のベリファイが行われる。
ックを５個、ドライバＤ5 とレシーバＲ5 とを介してシ
フトレジスタ５に出して、このシフトレジスタ５に書き
込まれたデータを転送元の比較回路３に転送し、ステッ
プＳ１で比較回路３にセットしたデータと同じであるか
ベリファイする。もし、データが異なっている場合は、
“転送エラー”信号を出す。この転送エラー信号により
データ転送のベリファイが行われる。
【００１４】上述したように、シリアルでデータを転送
する本実施例における作用及び効果は、まず第１にはＣ
ＰＵ及びＣＰＵ周辺ＩＣを使用することなくかつ転送す
るデータ数に比較して少ない本数で、確実なデータ転送
を行うことができて、リアルタイムのベリファイができ
ることにある。また、第２にはデータ転送元においてベ
リファイを行うことができるので、データを転送したこ
とを確実に確認でき、転送ミスがなくなることにある。
さらに、第３としてＣＰＵを使用する場合に比較して高
速にデータを転送でき、また接続する線が少ないので相
互ノイズの影響を受け難いことが挙げられる。
する本実施例における作用及び効果は、まず第１にはＣ
ＰＵ及びＣＰＵ周辺ＩＣを使用することなくかつ転送す
るデータ数に比較して少ない本数で、確実なデータ転送
を行うことができて、リアルタイムのベリファイができ
ることにある。また、第２にはデータ転送元においてベ
リファイを行うことができるので、データを転送したこ
とを確実に確認でき、転送ミスがなくなることにある。
さらに、第３としてＣＰＵを使用する場合に比較して高
速にデータを転送でき、また接続する線が少ないので相
互ノイズの影響を受け難いことが挙げられる。
【００１５】
【発明の効果】以上説明したように本発明は、シリアル
でデータをメモリに転送するようにしたので、転送する
データ数に比較して接続線が少ない本数ですみ、また転
送先からの戻り線を設けたので転送データの受信確認が
できる等の効果を奏する。
でデータをメモリに転送するようにしたので、転送する
データ数に比較して接続線が少ない本数ですみ、また転
送先からの戻り線を設けたので転送データの受信確認が
できる等の効果を奏する。
【図１】本発明の一実施例のデータ転送装置の構成を説
明するためのブロック図であり、ステップＳ１における
状態を示すものである。
明するためのブロック図であり、ステップＳ１における
状態を示すものである。
【図２】図１に示すデータ転送装置のステップＳ２にお
ける状態を示すブロック図である。
ける状態を示すブロック図である。
【図３】図１に示すデータ転送装置のステップＳ３にお
ける状態を示すブロック図である。
ける状態を示すブロック図である。
【図４】図１に示すデータ転送装置のステップＳ４にお
ける状態を示すブロック図である。
ける状態を示すブロック図である。
【図５】図１に示すデータ転送装置のステップＳ５にお
ける状態を示すブロック図である。
ける状態を示すブロック図である。
【図６】図１に示すデータ転送装置のステップＳ６にお
ける状態を示すブロック図である。
ける状態を示すブロック図である。
【図７】従来例の方式を説明するためのブロック図であ
る。
る。
１ シフトレジスタ ３ 比較回路 ５ シフトレジスタ ７ メモリ Ｄ ドライバ Ｒ レシーバ
Claims (1)
- 【請求項１】 送信元から送信先のメモリにデータを転
送するデータ転送装置において、 送信元が、送信されるＮビットのデータとＭビットのア
ドレスとをパラレルに入力してシリアルデータとして順
次出力するシフトレジスタと、このシフトレジスタから
出力されるシリアルデータと送信先からのシリアルデー
タとを比較する比較回路とで構成され、送信先が、送信
元からのシリアルデータを入力してＮビットのデータと
Ｍビットのアドレスとしてメモリにそれぞれパラレルに
出力すると共に該入力したシリアルデータを送信元の比
較回路に転送するシフトレジスタとで構成されることを
特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027419A JPH07219883A (ja) | 1994-01-31 | 1994-01-31 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027419A JPH07219883A (ja) | 1994-01-31 | 1994-01-31 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219883A true JPH07219883A (ja) | 1995-08-18 |
Family
ID=12220579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6027419A Pending JPH07219883A (ja) | 1994-01-31 | 1994-01-31 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365987B1 (ko) * | 1994-07-16 | 2003-04-07 | 테믹 텔레풍켄 마이크로엘렉트로닉 게엠베하 | 실시간데이타처리시스템에서데이타를전송하는방법 |
-
1994
- 1994-01-31 JP JP6027419A patent/JPH07219883A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365987B1 (ko) * | 1994-07-16 | 2003-04-07 | 테믹 텔레풍켄 마이크로엘렉트로닉 게엠베하 | 실시간데이타처리시스템에서데이타를전송하는방법 |
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