JP4376341B2 - デジタル信号の系統切換装置および方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はデジタル信号の系統切換え装置に関し、特に、音響信号の入力と出力の経路の系統の自由な設定に用いて好適なデジタル信号の系統切換装置および方法に関するものである。
【0002】
【従来の技術】
音響信号用の系統切換装置の入力部をDSP(Digital Signal Processor:デジタル信号処理装置)で実現した従来例を図7に示す。従来、この種の入力部をDSPなどで実現する場合、図7で示すような乗算器によるスイッチを用いていた。つまり、選択したい系統の信号に整数値1を乗算し、選択しない系統の信号には整数値0を乗算する。その乗算した結果を加算すれば、選択したい信号だけを通す切換え装置を構成することができる。例えば、図7の場合、第1〜第3の入力信号をそれぞれ第1〜第3の乗算器において第1〜第3の乗算係数と乗算し、それぞれの乗算結果を加算器で加算し、出力を得るように構成されている。ここで、
出力=第1の入力×第1の乗算係数+第2の入力×第2の乗算係数+第3の入力×第3の乗算係数
という演算をDSP上で作り込んでおき、第1の入力を選択したい場合は、(第1の乗算係数,第2の乗算係数,第3の乗算係数)=(1,0,0)とし、第2の入力信号を選択したい場合は、(第1の乗算係数,第2の乗算係数,第3の乗算係数)=(0,1,0)とし、第3の入力信号を選択したい場合は、(第1の乗算係数,第2の乗算係数,第3の乗算係数)=(0,0,1)とする。
【0003】
このような構成により、入力信号の選択を行っていた。
【0004】
次に、音響信号の系統切換装置の出力部の従来例を図8に示す。従来、この種の出力部をDSPで実現する場合、切り換えて出力すべき音響信号データをその都度、出力バッファにコピーする方式をとっていた。例えば、DSP内に出力すべき音響信号データがあり、そのデータを図8のように第1の出力バッファ、第2の出力バッファ、第3の出力バッファにコピーし、系統を切換えていた。すなわち、第1の出力から出力する場合は、音響信号データを第1の出力バッファにコピーする。同様に第2の出力、第3の出力の場合もそれぞれの出力バッファにコピーする必要があった。また、DSP内のメモリやアキュムレータに一時的に音響信号データを格納し、格納されたデータを選択し、出力する方法を採用していた。
【0005】
【発明が解決しようとする課題】
しかしながら、このような従来技術によりDSP上で系統切換装置を構成する場合、入力部の切換においては、前述のように乗算器と加算器が必要となり、選択する入出力の数が増えれば乗算器の数も増えるため、DSP処理ステップが多くなるという問題があった。また、出力部の切換においては、アキュムレータへのロードとロードしたデータを各出力バッファにコピーする処理をDSP内ですべて作り込まなければならないため、入出力系統の数が多くなるとDSP内でのDSP処理ステップが多くなるという問題があった。
【0006】
したがって、本発明の目的は、任意の入出力系統をDSPの外部メモリへの書込みアドレス値と読み出しアドレス値とを割り当てることにより、上記の問題を解決し、DSP上の処理ステップ数が少ない系統切換装置および方法を提供することである。また、本発明の他の目的は、デジタル信号の入出力系統切換を行うと同時に各出力系統の遅延処理の追加をDSP処理ステップの追加なしに実現できる系統切換装置および方法を提供することである。本発明のさらに別の目的は、各出力チャンネル毎にレベル操作処理を追加せずにミュート処理を実現できる系統切換装置および方法を提供することである。
【0007】
【課題を解決するための手段】
本発明は前記課題を解決するために、複数系統のデジタル信号の入出力を切り換えるデジタル信号の系統切換装置に、デジタル信号処理手段と、デジタル信号処理手段の外部記憶手段と、デジタル信号の系統切換データを入力する手段と、デジタル信号の系統別に外部記憶手段の書き込みアドレス値を設定する複数の書き込みアドレス値設定手段と、デジタル信号の系統別に外部記憶手段の読み出しアドレス値を設定する複数の読み出しアドレス値設定手段と、外部記憶手段から読み出されたデジタル信号データをデジタル信号処理手段へ読み込む複数の読み込み手段とを設け、入力された系統切換データに応じて書き込みアドレス値および読み出しアドレス値を設定することにより複数系統のデジタル信号入出力を切り換える構成とした。このように構成したことにより、デジタル信号処理手段の処理ステップ数を増やすことなくデジタル入出力信号の系統切換ができる。
【0008】
また、各出力系統別の遅延時間データに応じて前記読み出しアドレス値の設定値にオフセットを加算する手段を設け、任意の出力信号系統に対して自由に遅延時間を設定可能に構成した。このように構成したことにより、デジタル信号処理手段の処理ステップ数を増やすことなくデジタル入出力信号の系統切換ができ、さらに各出力系統の遅延処理の追加をデジタル信号処理手段の処理ステップの追加なしに実現することができる。
【0009】
さらに、ミュートする出力系統を設定する手段と、ミュート用のデジタルデータを外部記憶手段の所定のアドレスへ格納する手段とを設け、ミュートするように設定された出力系統に対しては読み出しアドレス値設定手段が前記所定のアドレスを設定する構成とした。このように構成したことにより、デジタル信号処理手段の処理ステップ数を増やすことなくデジタル入出力信号の系統切換ができ、さらに各出力系統のミュート処理の追加をデジタル信号処理手段の処理ステップの追加なしに実現することができる。
【0010】
【発明の実施の形態】
本発明の請求項1に記載の発明は、複数系統のデジタル信号の入出力を切り換えるデジタル信号の系統切換装置において、デジタル信号処理手段と、このデジタル信号処理手段の外部記憶手段と、前記デジタル信号の系統切換えデータを入力する手段と、前記デジタル信号の系統別に前記外部記憶手段の書き込みアドレス値を設定する複数の書き込みアドレス値設定手段と、前記デジタル信号の系統別に前記外部記憶手段の読み出しアドレス値を設定する複数の読み出しアドレス値設定手段と、前記外部記憶手段から読み出されたデジタル信号データを前記デジタル信号処理手段へ読み込む複数の読み込み手段とを備え、入力された系統データに応じて前記書き込みアドレス値および読み出しアドレス値を設定することにより、複数系統のデジタル信号入出力を切り換えるデジタル信号の系統切換装置であり、系統データを入力して外部記憶手段への書き込みアドレス値と読み出しアドレス値を設定するだけで、デジタル信号の入出力系統を自由に切換えることができるという作用を有する。
【0011】
本発明の請求項2に記載の発明は、デジタル信号処理手段を用いて複数系統のデジタル信号の入出力を切り換えるデジタル信号の系統切り換える際に、前記デジタル信号の系統切換えデータを入力する手順と、前記デジタル信号の系統別に前記デジタル信号処理手段の外部記憶手段の書き込みアドレス値を設定し、前記デジタル信号をそのアドレスに書き込む手順と、前記デジタル信号の系統別に前記外部記憶手段の読み出しアドレス値を設定し、前記デジタル信号をそのアドレスから読み出して前記デジタル信号処理手段に読み込む手順とを実行し、入力された系統データに応じて前記書き込みアドレス値および読み出しアドレス値を設定することにり、複数系統のデジタル信号入出力を切り換えるデジタル信号の系統切換方法であり、系統データを入力して外部記憶手段への書き込みアドレス値と読み出しアドレス値を設定するだけで、デジタル信号の入出力系統を自由に切換えることができるという作用を有する。
【0012】
本発明の請求項3に記載の発明は請求項1記載の発明において、各出力系統別の遅延時間データに応じて前記読み出しアドレス値の設定値にオフセットを加算する手段を設け、任意の出力信号系統に対して自由に遅延時間を設定可能にしたデジタル信号の系統切換装置であり、系統データと遅延時間データを入力して外部記憶手段への書き込みアドレス値と読み出しアドレス値を設定するだけで、デジタル信号の入出力系統を自由に切換えることができ、かつ各出力系統の遅延時間の設定も実現できるという作用を有する。
【0013】
本発明の請求項4に記載の発明は、請求項2記載の発明において、各出力系統別の遅延時間データに応じて前記読み出しアドレス値の設定値にオフセットを加算することにより、任意の出力信号系統に対して自由に遅延時間を設定可能にしたデジタル信号の系統切換方法であり、系統データと遅延時間データを入力して外部記憶手段への書き込みアドレス値と読み出しアドレス値を設定するだけで、デジタル信号の入出力系統を自由に切換えることができ、かつ各出力系統の遅延時間の設定も実現できるという作用を有する。
【0014】
本発明の請求項5に記載の発明は、請求項1又は3記載の発明において、ミュートする出力系統を設定する手段と、ミュート用のデジタルデータを前記外部記憶手段の所定のアドレスへ格納する手段とを備え、ミュートするように設定された出力系統に対しては前記読み出しアドレス値設定手段が前記所定のアドレスを設定するデジタル信号の系統切換装置であり、系統データの入力とミュートする出力系の設定を行い外部記憶手段への書き込みアドレス値と読み出しアドレス値を設定するだけで、デジタル信号の入出力系統を自由に切換えることができ、かつ各出力系統のミュート設定を実現できるという作用を有する。
【0015】
本発明の請求項6に記載の発明は、請求項2又は4記載の発明において、ミュートする出力系統を設定する手順と、ミュート用のデジタルデータを前記外部記憶手段の所定のアドレスへ格納する手順とを備え、ミュートするように設定された出力系統に対しては、前記ミュート用のデジタルデータを前記外部記憶手段から読み出すデジタル信号の系統切換方法であり、系統データの入力とミュートする出力系の設定を行い外部記憶手段への書き込みアドレス値と読み出しアドレス値を設定するだけで、デジタル信号の入出力系統を自由に切換えることができ、かつ各出力系統のミュート設定を実現できるという作用を有する。
【0016】
本発明の請求項7に記載の発明は、第1、第2のデジタル信号を入力する第1、第2のデジタル信号入力手段と、前記第1、第2のデジタル信号がそれぞれ異なるアドレスに書き込まれるデジタル信号処理手段の外部記憶手段と、前記第1、第2のデジタル信号入力手段から入力されたデジタル信号を出力する第1、第2のデジタル信号出力手段と、各々が前記外部記憶手段に書き込まれた前記第1、第2のデジタル信号の読み出し出力を選択する第1、第2の選択手段と、前記第1、第2の選択手段の出力を出力する第3、第4のデジタル信号出力手段とを備え、前記外部記憶手段の読み出しアドレス値と前記選択手段とを連動して切換えることで、デジタル信号出力系統の切換を行うデジタル信号の系統切換装置であり、デジタル信号処理手段の外部記憶手段を用いることにより、デジタル信号処理手段の処理ステップ数を増やすことなく2入力4出力の系統切換が自由に設定できるという作用を有する。
【0017】
本発明の請求項8に記載の発明は、第1、第2のデジタル信号を入力する第1、第2のデジタル信号入力手段と、前記第1、第2のデジタル信号がそれぞれ異なるアドレスに書き込まれるデジタル信号処理手段の外部記憶手段と、第1〜第4のデジタル信号を出力する第1〜第4のデジタル信号出力手段と、前記外部記憶手段に書き込まれた前記第1、第2のデタル信号を別系統のデジタル信号として読み出す際に系統別に読み出しアドレス値に第1〜第4のオフセットを加算する第1〜第4のオフセットアドレス加算手段と、各々が前記外部記憶手段に書き込まれた前記第1、第2のデジタル信号の読み出し出力を選択する第1、第2の選択手段と、前記第1、第2のオフセットアドレス加算手段の出力を加算して前記外部記憶手段から読み出した前記第1のデジタル信号をそれぞれ前記第1、第2のデジタル信号出力手段から出力するとともに、前記第1、第2のオフセットアドレス加算手段の出力を加算して前記外部記憶手段から読み出した前記第1のデジタル信号または前記第2のデジタル信号を前記第1、第2の選択手段を経て前記第3、第4のデジタル信号出力手段から出力するデジタル信号の系統切換装置であり、デジタル信号処理手段の外部記憶手段を用いることにより、デジタル信号処理手段の処理ステップを増やすことなく2入力4出力の信号の系統切換ができ、かつ各出力系統の遅延時間の設定もデジタル信号処理手段上の処理ステップを増やすことなく実現できるという作用を有する。
【0018】
以下、本発明の実施の形態について図1から図6を用いて説明する。
【0019】
(第1の実施の形態)
図1は、本発明の第1の実施の形態の系統切換え装置全体の構成を示すブロック図である。第1の実施の形態の系統切換装置は、DSP8、このDSP8に外付けされた外部メモリ7、系統切換データ入力手段1、系統別書き込みアドレス値データテーブル2、および系統別読み出しアドレス値データテーブル3とを備えている。
【0020】
系統切換データ入力手段1は、音響信号の入力と出力の系統切換データを入力する。系統別書き込みアドレス値データテーブル2には、入力系統別に外部メモリ7の書き込みアドレス値が格納されている。同様に、系統別読み出しアドレス値データテーブル3には、出力系統別に外部メモリ7の読み出しアドレス値が格納されている。書き込みアドレス値設定手段4は、系統別書き込みアドレス値データテーブル2から読み出された書き込みアドレス値を音響信号の書き込みアドレス値として外部メモリ7に与える。読み出しアドレス値設定手段5は、系統別読み出しアドレス値データテーブル3から読み出された読み出しアドレス値を音響信号の読み出しアドレス値として外部メモリ7に与える。外部メモリ指定値読み込み手段6は、外部メモリ7上の音響信号データをDSP8内に読み込む。ここで、書き込みアドレス値設定手段4、読み出しアドレス値設定手段5、および外部メモリ指定値読み込み手段6は、信号の系統数に応じて任意の数n組が設けられている。
【0021】
次に、以上のように構成された第1の実施の形態の動作について説明する。入力と出力の信号系統の情報が系統切換データ入力手段1から入力されると、該当する入力系統の書き込みアドレス値データが系統別書き込みアドレス値データテーブル2を用いて検索され、書き込みアドレス値設定手段4により外部メモリ7に与えられる。これによって、任意の入力系統の音響信号データが外部メモリ7における前記の設定された書き込みアドレス値に書き込まれる。そして、該当する出力系統の読み出しアドレス値データが系統別読み出しアドレス値データテーブル3を用いて検索され、読み出しアドレス値設定手段5により外部メモリ7に与えられる。この結果、任意の出力系統の音響信号データが外部メモリ7における前記の設定された読み出しアドレス値から読み出され、外部メモリ指定値読み込み手段6により、外部メモリ7からDSP8上に読み込まれる。
【0022】
このようにして、DSP8の外部メモリ7に対して音響信号データを一旦書込み、それを再読み出しすることで、外部メモリ7の任意のアドレス位置にある音響信号データを出力することができる。
【0023】
以下、具体的な例で説明する。DSP8の外部メモリ7の容量がX[byte]であると仮定する。系統切換データ入力手段1により、仮に、4入力4出力の系統が選択されたとすると、DSP8の外部メモリ7は、以下のようにマッピングされる。
【0024】
入力チャンネル#1のメモリ領域:0〜(X/4)-1 …[1]
入力チャンネル#2のメモリ領域:X/4〜(2*X/4)-1 …[2]
入力チャンネル#3のメモリ領域:2*X/4〜(3*X/4)-1 …[3]
入力チャンネル#4のメモリ領域:3*X/4〜(4*X/4)-1 …[4]
つまり、入力チャンネル#1の音響信号データは、DSP8の外付けメモリ7の0番地に格納され、入力チャンネル#2の音響信号データはX/4番地に格納され、入力チャンネル#3のデータは2*X/4番地に格納され、入力チャンネル#4のデータは3*X/4番地に格納される。このようにDSP8の外付けメモリのマッピングが設定される。
【0025】
次に、外部メモリ7上に書き込まれた音響信号データの読み出しについて説明する。出力チャンネル#1〜#4の内の任意のチャンネルが、入力チャンネル#1に接続されているとすれば、外部メモリ7上の0番地のデータをDSP上に読み込み、これを出力する。これにより、入力チャンネル#1→任意の出力チャンネルの系統が得られる。同じように入力チャンネル#2〜#4についても、マップ上のアドレス値を指定するだけで、任意の出力チャンネルを選択することができる。
【0026】
上記実施の形態によれば、図1に示すように、任意の入力数nと出力数mの情報から、DSP8の外付けメモリ上で、系統別にメモリマップのマッピングを行い、DSP8の外付けメモリに対するデータの読み書きのみで入力n×出力mの任意の系統を作成することが可能となる。これにより、従来、DSPの内部で実行されていたスイッチ切換やパッチの処理を削減できるので、DSPの処理ステップを削減でき、少ないDSPの処理ステップで系統切換装置を実現することができる。
【0027】
(第2の実施の形態)
本発明の第2の実施の形態では、第1の実施の形態において、さらに外部メモリから読み出すデジタル信号に任意の遅延時間を付加できるように構成した。
【0028】
図2は、本発明の第2の実施の形態の系統切換装置全体の構成を示すブロック図である。ここで、図1と同一もしくは同等の手段には図1で使用した符号と同一の符号を付した(以下の各実施の形態について同じ)。第2の実施の形態の系統切換装置は、第1の実施の形態の構成に、遅延時間データ入力手段9、遅延時間アドレス値換算手段10、および遅延時間オフセット値加算手段11を加えて構成した。
【0029】
遅延時間データ入力手段9は、各出力系統別に設定したい遅延時間を入力する。遅延時間アドレス値換算手段10は、遅延時間データ入力手段9から入力された遅延時間を外部メモリ7上の相対アドレス値に換算する。遅延時間オフセット値加算手段11は、換算されたアドレス値を系統別読み出しアドレス値データテーブル3から得られた読み出しアドレス値に加算する。なお、ここでは遅延時間オフセット値を加算する構成としたが、系統切換データ入力器1から入力された系統データと各出力の遅延時間データとから直接、外部メモリ7上の読み出しアドレス値を計算しても良い。これ以外の部分の構成は前述した第1の実施の形態と同一である。
【0030】
次に、以上のように構成された第2の実施の形態の動作について説明する。DSP8の外部メモリ7の容量がX[byte]であると仮定する。系統切換データ入力手段1により、仮に、4入力4出力の系統が選択されたとすると、DSP8の外部メモリ7は、前述した式[1]〜[4]に示したように、入力チャンネル#1の音響信号データはDSP8の外部メモリ7の0番地に格納され、入力チャンネル#2の音響信号データはX/4番地に格納され、入力チャンネル#3のデータはDSP8の2*X/4番地に格納され、入力チャンネル#4のデータは3*X/4番地に格納される。以上により、DSP8の外部メモリ7のマッピングが設定される。
【0031】
次に、外部メモリ7上に書き込まれた音響信号データの読み出しについて説明する。遅延時間データ入力手段9から入力された遅延時間が0の場合、出力チャンネル#2を選択したときは、読み出しアドレス値はX/4番地となる。この場合、前述した第1の実施の形態と実質的には同じ読み出し動作となる。
【0032】
一方、遅延時間データ入力手段9から入力された遅延時間が0よりも大きい場合、その遅延時間は遅延時間アドレス換算手段10により外部メモリ7上の相対アドレスに換算され、遅延時間オフセット値加算手段11によりアドレス値X/4に加算される。例えば遅延時間が100msの場合、サンプリング周波数が48kHzとすると、100ms×48000Hz=4800となり、加算処理により外部メモリ7上の(X/4+4800)番地のデータをDSP8上に読み込む。ここで、入力チャンネル#2の音響信号データはアドレス値X/4に格納され、新しいサンプルが格納される際にはそれ以前に格納されたサンプルの書き込みアドレス値がインクリメントされるように処理されている(他の入力チャンネルについても同様)。したがって、この外部メモリ7から読み込んだデータを任意の出力チャンネルから出力すれば、入力チャンネル#2から入力された音響信号に対して所望の遅延時間が付加された音響信号を任意の出力チャンネルから出力することができる。
【0033】
このように、第2の実施の形態では、DSP8内の処理としては第1の実施の形態と同様、外部メモリ7に対するアクセス手段をn組設け、その書込み処理と読み出し処理のみを実行するように構成している。したがって、第1の実施の形態と同一のDSP内の処理構成で各出力信号の遅延時間設定が可能となり、DSPの処理ステップ数を削減できる。
【0034】
(第3の実施の形態)
本発明の第3の実施の形態では、第1の実施の形態において、さらに任意の出力チャンネルのミュート処理を可能にした。
【0035】
図3は、本発明の第3の実施の形態の系統切換え装置全体の構成を示すブロック図である。第3の実施の形態の系統切換装置は、第1の実施の形態の構成に、ミュートチャンネル入力手段12、0データ読み出しアドレス値設定手段13、0データ書き込みアドレス値設定手段14を加えた構成とした。
【0036】
ミュートチャンネル入力手段12は、音響信号出力をミュートしたいチャンネルを選択する。0データ読み出しアドレス値設定手段13は、選択されたミュートチャンネルに対応して、外部メモリ7の空き領域に書き込まれたミュート状態を表す0データを読み出すためのアドレス値を設定し、系統別読み出しアドレス値データテーブル3に格納する。0データ書き込みアドレス値設定手段14は、外部メモリ7の空き領域にミュート状態を表す0データを格納するためのアドレス値を設定する。これ以外の部分は前述した第1の実施の形態と同一である。
【0037】
次に、以上のように構成された第3の実施の形態の動作について説明する。まず、ミュート処理を行わない場合、換言すればミュートチャンネル入力手段12からミュートチャンネルを入力しない場合の処理は第1の実施の形態と同一である。ただし、0データ書き込みアドレス値設定手段14により、外部メモリ7の空き領域にミュート状態を表す0データを書き込む。
【0038】
一方、ミュート処理を行う場合には、ミュートチャンネル入力手段12からミュートチャンネルが入力されると、0データ読み出しアドレス値設定手段13により、0データを読み出すためのアドレス値を設定し、系統別読み出しアドレス値データテーブル3に格納する。そして、系統別読み出しアドレス値データテーブル3から出力するアドレスを、0データ書き込みアドレス値設定手段14により0データが書き込まれたアドレスにする(例えば、外部メモリ7のアドレスを第1の実施の形態と同様にマッピングした場合、ミュートしないときにはチャンネル#1の出力はアドレス0から読み出されるが、ミュートするときには、アドレス0に代えて0データ書き込みアドレス値設定手段14により0データが書き込まれたアドレスにする)。この結果、ミュートチャンネル入力手段12で選択された任意の出力チャンネルには外部メモリ7上の0データがDSP8上に読み込まれ、そのチャンネルがミュートされる。
【0039】
このように、本発明の第3の実施の形態では、任意の出力チャンネルのミュート処理を行う場合、DSP8の外部メモリ7からの読み出しアドレス値を変えることで出力信号をミュートする構成のため、DSP内部でミュートのためのDSP処理を行う必要がなく、ミュート処理分のDSP処理ステップ数を削減できる。
【0040】
(第4の実施の形態)
本発明の第4の実施の形態では、第1の実施の形態において、さらに外部メモリから読み出すデジタル信号に任意の遅延時間を付加することかでき、かつ任意の出力チャンネルのミュート処理を行えるようにした。
【0041】
図4は、本発明の第4の実施の形態の系統切換装置全体の構成を示すブロック図である。第4の実施の形態の系統切換装置は、第2の実施の形態の構成に、ミュートチャンネル入力手段12、0データ読み出しアドレス値設定手段13、0データ書込みアドレス値設定手段14を加えた構成とした。つまり、第4の実施の形態は第2の実施の形態と第3の実施の形態を組み合わせたものと言える。
【0042】
次に、以上のように構成された第4の実施の形態の動作について説明する。まず、遅延時間設定もミュート処理も行わない場合、つまり遅延時間データ入力手段9から入力された遅延時間が0であり、かつミュートチャンネル入力手段12からミュートチャンネルの入力がない場合には、第1の実施の形態と同じ系統切換処理が行われる。そして、遅延時間データ入力手段9から0より大きい遅延時間データが入力された場合のみ、第2の実施の形態と同じ遅延処理が行われる。また、ミュートチャンネル入力手段12から任意のチャンネルが入力された場合には、第3の実施の形態と同じミュート処理が行われる。
【0043】
このミュート処理は遅延処理に影響されない。その理由は、ミュート処理が設定されている出力に関しては、遅延時間が加算されている音響信号データを外部メモリ7からDSP8上に読み込むのではなく、0データのみを読み込むため、遅延時間の設定処理を行いながらミュート出力チャンネルを設定できる構成となっているからである。
【0044】
例えば、ミュート処理の後に遅延処理がある系統でミュート処理を行った場合、一般には遅延処理で設定した時間分だけミュート処理が遅れる。一方、本実施の形態の構成では、ミュート出力が設定されているチャンネルは直接0データを読み込むため、遅延時間が任意に設定されていても、ミュートチャンネル入力手段12によりミュートされたタイミングで音響信号データも即座にミュートできる。
【0045】
(第5の実施の形態)
本発明の第5の実施の形態は、第1の実施の形態を2入力4出力の系統に限定したものである。
【0046】
図5は、本発明の第5の実施の形態の構成を示すブロック図である。この図において、入力端子15と入力端子16はそれぞれ第1のチャンネルの音響信号データと第2のチャンネルの音響信号データを入力する端子である。これらの音響信号デースタは、第1の実施の形態と同様にDSPの外部メモリ7の所定のアドレスに格納される。また、入力端子15から入力された音響信号データは出力端子17と出力端子18から出力される。選択手段21は入力端子15から入力され外部メモリ7に格納された音響信号データまたは入力端子16から入力され外部メモリ7に格納された音響信号データの一方を選択し、出力端子19へ供給する。選択手段22は入力端子15から入力され外部メモリ7に格納された音響信号データまたは入力端子16から入力され外部メモリ7に格納された音響信号データの一方を選択し、出力端子20へ供給する。なお、これらの選択手段はDSP内に設けられている。
【0047】
次に、以上のように構成された第5の実施の形態の動作を説明する。まず、入力端子15、16から入力された音響信号データを外部メモリ7に書き込む際のマッピングは、第1の実施の形態において系統切換データ入力手段1から入力される入力チャンネル数を2チャンネルに限定したものとなり、その2チャンネルの書き込みアドレス値データが系統別書き込みアドレス値データテーブル手段2により検索され、書き込みアドレス値設定手段4により外部メモリ7に与えられる。この結果、2チャンネルの音響信号データが外部メモリ7における所定の書き込みアドレスに書き込まれる。そして、外部メモリ7に書き込まれた音響信号データをDSP上に読み込み、出力端子19、20から出力する際には、選択手段21、22で選択する音響信号データの読み出しアドレス値データが系統別読み出しアドレス値データテーブル手段3により検索され、読み出しアドレス値設定手段5により外部メモリ7に与えられる。この結果、選択手段21、22で選択されたチャンネルの音響信号データが外部メモリ7からDSP上に読み込まれ、出力端子19、20から出力される。つまり、外部メモリ7の読み出しアドレス値を切り換えることにより、出力端子19、20から出力する音響信号データのチャンネルを切り換えることができる。
【0048】
この系統切換装置はスピーカが接続されるチャンネルデバイダの系統切換部分に使用することが好適である。出力端子に接続されるスピーカ構成により、1入力2出力が2系統存在する2WAY×2系統や、1入力3出力と1入力1出力が同時に使用できる3WAY+1系統、1入力4出力の4WAYの系統など、本系統切換処理の出力に接続されるスピーカシステムに対して適切な信号系統を設定できる。
【0049】
このように、本発明の第5の実施の形態によれば、2入力4出力の限定された系統において、2WAY×2系統、3WAY+1系統、あるいは4WAY系統のスピーカシステムに接続される場合の適切な系統切換を行うDSP処理数のステップ数を削減できる。
【0050】
(第6の実施の形態)
本発明の第6の実施の形態は、第2の実施の形態を2入力4出力の系統に限定したものである。
【0051】
図6は、本発明の第6の実施の形態の構成を示すブロック図である。この図に示すように、第6の実施の形態では第5の実施の形態の構成に加え、各出力端子17〜20から出力される音響信号データを外部メモリ7から読み出す際にチャンネル毎に定められたオフセットアドレスが読み出しアドレス値設定手段5が設定した読み出しアドレス値に対して加算される。すなわち、出力端子17から出力されるチャンネル1に関してはCH1オフセットアドレス値加算手段23、出力端子18から出力されるチャンネル2に関してはCH2オフセットアドレス値加算手段24、出力端子19から出力されるチャンネル3に関してはCH3オフセットアドレス値加算手段25、出力端子20から出力されるチャンネル4に関してはCH4オフセットアドレス値加算手段26の、それぞれの出力が外部メモリ7の読み出しアドレス値に対して加算される。また、出力端子17、18から出力される音響データも一旦外部メモリ7に書き込まれたものとした。それ以外の部分は第5の実施の形態と同じである。
【0052】
次に、以上のように構成された第6の実施の形態の動作について説明する。まず、入力端子15、16から入力された音響信号データを外部メモリ7に書き込む際のマッピングは、前述した第5の実施の形態と同じである。そして、外部メモリ7に書き込まれた音響信号データをDSP上に読み込み、出力端子17〜20から出力する際には、CH1〜CH4オフセットアドレス値加算手段23〜26の出力が系統別読み出しアドレス値データテーブル3から検索され、読み出しアドレス値書き込み手段5で設定された読み出しアドレス値に加算される。これによって、出力端子17〜20から出力される音響データ信号に対してそれぞれのチャンネルに設定されたオフセットアドレスに対応する遅延処理を行う。
【0053】
この系統切換装置はスピーカなどが接続されるチャンネルデバイダの系統切換部分に使用することが好適である。出力端子に接続されるスピーカ構成により、1入力2出力が2系統存在する2WAY×2系統や、1入力3出力と1入力1出力が同時に使用できる3WAY+1系統、1入力4出力の4WAYの系統など、本系統切換処理の出力に接続されるスピーカシステムに対して適切な信号系統を設定できる。また、各出力チャンネルに対して、遅延時間設定用のオフセットアドレス値加算処理により、第5の実施の形態のDSP処理構成のまま、遅延時間を設定することができる。
【0054】
このように、本発明の第6の実施の形態によれば、2入力4出力の限定された系統において、2WAY×2系統、3WAY+1系統、あるいは4WAY系統のスピーカシステムに接続される場合の適切な系統切換と遅延処理を行うDSP処理数のステップ数を削減できる。
【0055】
【発明の効果】
以上のように本発明では、デジタル信号処理手段の外部記憶手段を用い、その書き込みアドレス値および読み出しアドレス値の設定により複数系統のデジタル信号入出力を切り換える構成としたので、外部記憶手段への書き込みアドレス値と読み出しアドレス値を設定するだけで、デジタル信号の入出力系統を自由に切換えことができ、従来の方式と比較してデジタル信号処理手段の処理ステップ数を削減することができるという効果が得られる。
【0056】
また、各出力系統別の遅延時間データに応じて読み出しアドレス値の設定値にオフセットを加算し、任意の出力信号系統に対して自由に遅延時間を設定可能に構成したので、外部記憶手段への書き込みアドレス値と読み出しアドレス値を設定するだけで、デジタル信号の入出力系統を自由に切換えことができ、さらに各出力系統の遅延処理の追加をデジタル信号処理手段の処理ステップの追加なしに実現することができるという効果が得られる。
【0057】
さらに、ミュート用のデジタルデータをデジタル信号処理手段の外部記憶手段の所定のアドレスへ格納するし、かつミュートするように設定された出力系統に対しては、ミュート用のデジタルデータを外部記憶手段から読み出す構成としたので、外部記憶手段への書き込みアドレス値と読み出しアドレス値を設定するだけで、デジタル信号の入出力系統を自由に切換えことができ、さらに各出力系統のミュート処理の追加をデジタル信号処理手段の処理ステップの追加なしに実現することができるという効果が得られる。
【図面の簡単な説明】
【図1】第1の実施の形態の構成を示すブロック図、
【図2】第2の実施の形態の構成を示すブロック図、
【図3】第3の実施の形態の構成を示すブロック図、
【図4】第4の実施の形態の構成を示すブロック図、
【図5】第5の実施の形態の構成を示すブロック図、
【図6】第6の実施の形態の構成を示すブロック図、
【図7】従来の入力切換部の構成例を示すブロック図、
【図8】従来の出力切換部の構成例を示すブロック図である。
【符号の説明】
1 系統切換データ入力手段
2 系統別書き込みアドレス値データテーブル
3 系統別読み出しアドレス値データテーブル
4 書き込みアドレス値設定手段
5 読み出しアドレス値設定手段
6 外部メモリ指定値読み込み手段
7 外部メモリ
8 DSP
9 遅延時間データ入力手段
10 遅延時間アドレス換算手段
11 遅延時間オフセット値加算手段
12 ミュートチャンネル入力手段
13 0データ読み出しアドレス値設定手段
14 0データ書き込みアドレス値設定手段
15、16 入力端子
17〜20 出力端子
21、22 選択手段
23〜26 オフセットアドレス加算手段
Claims (2)
- 複数系統のデジタル信号の入出力を切り換えるデジタル信号の系統切換装置であって、
デジタル信号処理手段と、このデジタル信号処理手段の外部記憶手段と、前記デジタル信号の系統切換データを入力する手段と、前記デジタル信号の系統別に前記外部記憶手段への書き込みアドレス値を設定する複数の書き込みアドレス値設定手段と、前記デジタル信号の系統別に前記外部記憶手段からの読み出しアドレス値を設定する複数の読み出しアドレス値設定手段と、前記外部記憶手段から読み出されたデジタル信号データを前記デジタル信号処理手段へ読み込む複数の読み込み手段と、前記デジタル信号の出力系統別の遅延時間データに応じて前記読み出しアドレス値の設定値にオフセットを加算する手段と、ミュートする出力系統を設定する手段と、ミュート用のデジタルデータを前記外部記憶手段の所定のアドレスへ格納する手段とを備えたことを特徴とするデジタル信号の系統切換装置。 - デジタル信号処理手段を用いて複数系統のデジタル信号の入出力を切り換えるデジタル信号の系統切換方法であって、
前記デジタル信号の系統切換データを入力する手順と、前記デジタル信号の系統別に前記デジタル信号処理手段の外部記憶手段への書き込みアドレス値を設定し前記デジタル信号をそのアドレスに書き込む手順と、前記デジタル信号の系統別に前記外部記憶手段からの読み出しアドレス値を設定し、前記デジタル信号をそのアドレスから読み出して前記デジタル信号処理手段に読み込む手順と、各出力系統別の遅延時間データに応じて前記読み出しアドレス値の設定値にオフセットを加算する手順と、ミュートする出力系統を設定する手順と、ミュート用のデジタルデータを前記外部記憶手段の所定のアドレスへ格納する手順とを有したことを特徴とするデジタル信号の系統切換方法。
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