JP2000250806A - デジタル信号の系統切換装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＳＰの外付けメモリに対して、音響信号デ
ータを系統別にマッピングし、メモリへの書込みと読み
出しを任意に行うことで、音響信号データの系統切換処
理を形成するＤＳＰ内の処理ステップを削減する。 【解決手段】 ＤＳＰ８と、外付けされた外部メモリ７
と、音響信号の系統データを入力する系統切換データ入
力手段１と、系統別書込みアドレス値データテーブル２
と、系統別読み出しアドレス値データテーブル３とを備
えている。データテーブル２、３から得られるアドレス
データにより、外部メモリ７に対する書込みアドレスと
読み出しアドレスを設定する。ＤＳＰ８の外部メモリ７
に対して音響信号データを一旦書込み、それを再読み出
しすることで、外部メモリ７の任意のアドレス位置にあ
る音響信号データを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル信号の系統
切換え装置に関し、特に、音響信号の入力と出力の経路
の系統の自由な設定に用いて好適なデジタル信号の系統
切換装置および方法に関するものである。

【０００２】

【従来の技術】音響信号用の系統切換装置の入力部をＤ
ＳＰ（Digital Signal Processor：デジタル信号処理装
置）で実現した従来例を図７に示す。従来、この種の入
力部をＤＳＰなどで実現する場合、図７で示すような乗
算器によるスイッチを用いていた。つまり、選択したい
系統の信号に整数値１を乗算し、選択しない系統の信号
には整数値０を乗算する。その乗算した結果を加算すれ
ば、選択したい信号だけを通す切換え装置を構成するこ
とができる。例えば、図７の場合、第１〜第３の入力信
号をそれぞれ第１〜第３の乗算器において第１〜第３の
乗算係数と乗算し、それぞれの乗算結果を加算器で加算
し、出力を得るように構成されている。ここで、出力＝
第１の入力×第１の乗算係数＋第２の入力×第２の乗算
係数＋第３の入力×第３の乗算係数という演算をＤＳＰ
上で作り込んでおき、第１の入力を選択したい場合は、
（第１の乗算係数，第２の乗算係数，第３の乗算係数）
＝（１，０，０）とし、第２の入力信号を選択したい場
合は、（第１の乗算係数，第２の乗算係数，第３の乗算
係数）＝（０，１，０）とし、第３の入力信号を選択し
たい場合は、（第１の乗算係数，第２の乗算係数，第３
の乗算係数）＝（０，０，１）とする。

【０００３】このような構成により、入力信号の選択を
行っていた。

【０００４】次に、音響信号の系統切換装置の出力部の
従来例を図８に示す。従来、この種の出力部をＤＳＰで
実現する場合、切り換えて出力すべき音響信号データを
その都度、出力バッファにコピーする方式をとってい
た。例えば、ＤＳＰ内に出力すべき音響信号データがあ
り、そのデータを図８のように第１の出力バッファ、第
２の出力バッファ、第３の出力バッファにコピーし、系
統を切換えていた。すなわち、第１の出力から出力する
場合は、音響信号データを第１の出力バッファにコピー
する。同様に第２の出力、第３の出力の場合もそれぞれ
の出力バッファにコピーする必要があった。また、ＤＳ
Ｐ内のメモリやアキュムレータに一時的に音響信号デー
タを格納し、格納されたデータを選択し、出力する方法
を採用していた。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術によりＤＳＰ上で系統切換装置を構成する
場合、入力部の切換においては、前述のように乗算器と
加算器が必要となり、選択する入出力の数が増えれば乗
算器の数も増えるため、ＤＳＰ処理ステップが多くなる
という問題があった。また、出力部の切換においては、
アキュムレータへのロードとロードしたデータを各出力
バッファにコピーする処理をＤＳＰ内ですべて作り込ま
なければならないため、入出力系統の数が多くなるとＤ
ＳＰ内でのＤＳＰ処理ステップが多くなるという問題が
あった。

【０００６】したがって、本発明の目的は、任意の入出
力系統をＤＳＰの外部メモリへの書込みアドレス値と読
み出しアドレス値とを割り当てることにより、上記の問
題を解決し、ＤＳＰ上の処理ステップ数が少ない系統切
換装置および方法を提供することである。また、本発明
の他の目的は、デジタル信号の入出力系統切換を行うと
同時に各出力系統の遅延処理の追加をＤＳＰ処理ステッ
プの追加なしに実現できる系統切換装置および方法を提
供することである。本発明のさらに別の目的は、各出力
チャンネル毎にレベル操作処理を追加せずにミュート処
理を実現できる系統切換装置および方法を提供すること
である。

【０００７】

【課題を解決するための手段】本発明は前記課題を解決
するために、複数系統のデジタル信号の入出力を切り換
えるデジタル信号の系統切換装置に、デジタル信号処理
手段と、デジタル信号処理手段の外部記憶手段と、デジ
タル信号の系統切換データを入力する手段と、デジタル
信号の系統別に外部記憶手段の書き込みアドレス値を設
定する複数の書き込みアドレス値設定手段と、デジタル
信号の系統別に外部記憶手段の読み出しアドレス値を設
定する複数の読み出しアドレス値設定手段と、外部記憶
手段から読み出されたデジタル信号データをデジタル信
号処理手段へ読み込む複数の読み込み手段とを設け、入
力された系統切換データに応じて書き込みアドレス値お
よび読み出しアドレス値を設定することにより複数系統
のデジタル信号入出力を切り換える構成とした。このよ
うに構成したことにより、デジタル信号処理手段の処理
ステップ数を増やすことなくデジタル入出力信号の系統
切換ができる。

【０００８】また、各出力系統別の遅延時間データに応
じて前記読み出しアドレス値の設定値にオフセットを加
算する手段を設け、任意の出力信号系統に対して自由に
遅延時間を設定可能に構成した。このように構成したこ
とにより、デジタル信号処理手段の処理ステップ数を増
やすことなくデジタル入出力信号の系統切換ができ、さ
らに各出力系統の遅延処理の追加をデジタル信号処理手
段の処理ステップの追加なしに実現することができる。

【０００９】さらに、ミュートする出力系統を設定する
手段と、ミュート用のデジタルデータを外部記憶手段の
所定のアドレスへ格納する手段とを設け、ミュートする
ように設定された出力系統に対しては読み出しアドレス
値設定手段が前記所定のアドレスを設定する構成とし
た。このように構成したことにより、デジタル信号処理
手段の処理ステップ数を増やすことなくデジタル入出力
信号の系統切換ができ、さらに各出力系統のミュート処
理の追加をデジタル信号処理手段の処理ステップの追加
なしに実現することができる。

【００１０】

【発明の実施の形態】本発明の請求項１に記載の発明
は、複数系統のデジタル信号の入出力を切り換えるデジ
タル信号の系統切換装置において、デジタル信号処理手
段と、このデジタル信号処理手段の外部記憶手段と、前
記デジタル信号の系統切換えデータを入力する手段と、
前記デジタル信号の系統別に前記外部記憶手段の書き込
みアドレス値を設定する複数の書き込みアドレス値設定
手段と、前記デジタル信号の系統別に前記外部記憶手段
の読み出しアドレス値を設定する複数の読み出しアドレ
ス値設定手段と、前記外部記憶手段から読み出されたデ
ジタル信号データを前記デジタル信号処理手段へ読み込
む複数の読み込み手段とを備え、入力された系統データ
に応じて前記書き込みアドレス値および読み出しアドレ
ス値を設定することにより、複数系統のデジタル信号入
出力を切り換えるデジタル信号の系統切換装置であり、
系統データを入力して外部記憶手段への書き込みアドレ
ス値と読み出しアドレス値を設定するだけで、デジタル
信号の入出力系統を自由に切換えることができるという
作用を有する。

【００１１】本発明の請求項２に記載の発明は、デジタ
ル信号処理手段を用いて複数系統のデジタル信号の入出
力を切り換えるデジタル信号の系統切り換える際に、前
記デジタル信号の系統切換えデータを入力する手順と、
前記デジタル信号の系統別に前記デジタル信号処理手段
の外部記憶手段の書き込みアドレス値を設定し、前記デ
ジタル信号をそのアドレスに書き込む手順と、前記デジ
タル信号の系統別に前記外部記憶手段の読み出しアドレ
ス値を設定し、前記デジタル信号をそのアドレスから読
み出して前記デジタル信号処理手段に読み込む手順とを
実行し、入力された系統データに応じて前記書き込みア
ドレス値および読み出しアドレス値を設定することに
り、複数系統のデジタル信号入出力を切り換えるデジタ
ル信号の系統切換方法であり、系統データを入力して外
部記憶手段への書き込みアドレス値と読み出しアドレス
値を設定するだけで、デジタル信号の入出力系統を自由
に切換えることができるという作用を有する。

【００１２】本発明の請求項３に記載の発明は請求項１
記載の発明において、各出力系統別の遅延時間データに
応じて前記読み出しアドレス値の設定値にオフセットを
加算する手段を設け、任意の出力信号系統に対して自由
に遅延時間を設定可能にしたデジタル信号の系統切換装
置であり、系統データと遅延時間データを入力して外部
記憶手段への書き込みアドレス値と読み出しアドレス値
を設定するだけで、デジタル信号の入出力系統を自由に
切換えることができ、かつ各出力系統の遅延時間の設定
も実現できるという作用を有する。

【００１３】本発明の請求項４に記載の発明は、請求項
２記載の発明において、各出力系統別の遅延時間データ
に応じて前記読み出しアドレス値の設定値にオフセット
を加算することにより、任意の出力信号系統に対して自
由に遅延時間を設定可能にしたデジタル信号の系統切換
方法であり、系統データと遅延時間データを入力して外
部記憶手段への書き込みアドレス値と読み出しアドレス
値を設定するだけで、デジタル信号の入出力系統を自由
に切換えることができ、かつ各出力系統の遅延時間の設
定も実現できるという作用を有する。

【００１４】本発明の請求項５に記載の発明は、請求項
１又は３記載の発明において、ミュートする出力系統を
設定する手段と、ミュート用のデジタルデータを前記外
部記憶手段の所定のアドレスへ格納する手段とを備え、
ミュートするように設定された出力系統に対しては前記
読み出しアドレス値設定手段が前記所定のアドレスを設
定するデジタル信号の系統切換装置であり、系統データ
の入力とミュートする出力系の設定を行い外部記憶手段
への書き込みアドレス値と読み出しアドレス値を設定す
るだけで、デジタル信号の入出力系統を自由に切換える
ことができ、かつ各出力系統のミュート設定を実現でき
るという作用を有する。

【００１５】本発明の請求項６に記載の発明は、請求項
２又は４記載の発明において、ミュートする出力系統を
設定する手順と、ミュート用のデジタルデータを前記外
部記憶手段の所定のアドレスへ格納する手順とを備え、
ミュートするように設定された出力系統に対しては、前
記ミュート用のデジタルデータを前記外部記憶手段から
読み出すデジタル信号の系統切換方法であり、系統デー
タの入力とミュートする出力系の設定を行い外部記憶手
段への書き込みアドレス値と読み出しアドレス値を設定
するだけで、デジタル信号の入出力系統を自由に切換え
ることができ、かつ各出力系統のミュート設定を実現で
きるという作用を有する。

【００１６】本発明の請求項７に記載の発明は、第１、
第２のデジタル信号を入力する第１、第２のデジタル信
号入力手段と、前記第１、第２のデジタル信号がそれぞ
れ異なるアドレスに書き込まれるデジタル信号処理手段
の外部記憶手段と、前記第１、第２のデジタル信号入力
手段から入力されたデジタル信号を出力する第１、第２
のデジタル信号出力手段と、各々が前記外部記憶手段に
書き込まれた前記第１、第２のデジタル信号の読み出し
出力を選択する第１、第２の選択手段と、前記第１、第
２の選択手段の出力を出力する第３、第４のデジタル信
号出力手段とを備え、前記外部記憶手段の読み出しアド
レス値と前記選択手段とを連動して切換えることで、デ
ジタル信号出力系統の切換を行うデジタル信号の系統切
換装置であり、デジタル信号処理手段の外部記憶手段を
用いることにより、デジタル信号処理手段の処理ステッ
プ数を増やすことなく２入力４出力の系統切換が自由に
設定できるという作用を有する。

【００１７】本発明の請求項８に記載の発明は、第１、
第２のデジタル信号を入力する第１、第２のデジタル信
号入力手段と、前記第１、第２のデジタル信号がそれぞ
れ異なるアドレスに書き込まれるデジタル信号処理手段
の外部記憶手段と、第１〜第４のデジタル信号を出力す
る第１〜第４のデジタル信号出力手段と、前記外部記憶
手段に書き込まれた前記第１、第２のデタル信号を別系
統のデジタル信号として読み出す際に系統別に読み出し
アドレス値に第１〜第４のオフセットを加算する第１〜
第４のオフセットアドレス加算手段と、各々が前記外部
記憶手段に書き込まれた前記第１、第２のデジタル信号
の読み出し出力を選択する第１、第２の選択手段と、前
記第１、第２のオフセットアドレス加算手段の出力を加
算して前記外部記憶手段から読み出した前記第１のデジ
タル信号をそれぞれ前記第１、第２のデジタル信号出力
手段から出力するとともに、前記第１、第２のオフセッ
トアドレス加算手段の出力を加算して前記外部記憶手段
から読み出した前記第１のデジタル信号または前記第２
のデジタル信号を前記第１、第２の選択手段を経て前記
第３、第４のデジタル信号出力手段から出力するデジタ
ル信号の系統切換装置であり、デジタル信号処理手段の
外部記憶手段を用いることにより、デジタル信号処理手
段の処理ステップを増やすことなく２入力４出力の信号
の系統切換ができ、かつ各出力系統の遅延時間の設定も
デジタル信号処理手段上の処理ステップを増やすことな
く実現できるという作用を有する。

【００１８】以下、本発明の実施の形態について図１か
ら図６を用いて説明する。

【００１９】（第１の実施の形態）図１は、本発明の第
１の実施の形態の系統切換え装置全体の構成を示すブロ
ック図である。第１の実施の形態の系統切換装置は、Ｄ
ＳＰ８、このＤＳＰ８に外付けされた外部メモリ７、系
統切換データ入力手段１、系統別書き込みアドレス値デ
ータテーブル２、および系統別読み出しアドレス値デー
タテーブル３とを備えている。

【００２０】系統切換データ入力手段１は、音響信号の
入力と出力の系統切換データを入力する。系統別書き込
みアドレス値データテーブル２には、入力系統別に外部
メモリ７の書き込みアドレス値が格納されている。同様
に、系統別読み出しアドレス値データテーブル３には、
出力系統別に外部メモリ７の読み出しアドレス値が格納
されている。書き込みアドレス値設定手段４は、系統別
書き込みアドレス値データテーブル２から読み出された
書き込みアドレス値を音響信号の書き込みアドレス値と
して外部メモリ７に与える。読み出しアドレス値設定手
段５は、系統別読み出しアドレス値データテーブル３か
ら読み出された読み出しアドレス値を音響信号の読み出
しアドレス値として外部メモリ７に与える。外部メモリ
指定値読み込み手段６は、外部メモリ７上の音響信号デ
ータをＤＳＰ８内に読み込む。ここで、書き込みアドレ
ス値設定手段４、読み出しアドレス値設定手段５、およ
び外部メモリ指定値読み込み手段６は、信号の系統数に
応じて任意の数ｎ組が設けられている。

【００２１】次に、以上のように構成された第１の実施
の形態の動作について説明する。入力と出力の信号系統
の情報が系統切換データ入力手段１から入力されると、
該当する入力系統の書き込みアドレス値データが系統別
書き込みアドレス値データテーブル２を用いて検索さ
れ、書き込みアドレス値設定手段４により外部メモリ７
に与えられる。これによって、任意の入力系統の音響信
号データが外部メモリ７における前記の設定された書き
込みアドレス値に書き込まれる。そして、該当する出力
系統の読み出しアドレス値データが系統別読み出しアド
レス値データテーブル３を用いて検索され、読み出しア
ドレス値設定手段５により外部メモリ７に与えられる。
この結果、任意の出力系統の音響信号データが外部メモ
リ７における前記の設定された読み出しアドレス値から
読み出され、外部メモリ指定値読み込み手段６により、
外部メモリ７からＤＳＰ８上に読み込まれる。

【００２２】このようにして、ＤＳＰ８の外部メモリ７
に対して音響信号データを一旦書込み、それを再読み出
しすることで、外部メモリ７の任意のアドレス位置にあ
る音響信号データを出力することができる。

【００２３】以下、具体的な例で説明する。ＤＳＰ８の
外部メモリ７の容量がＸ[byte]であると仮定する。系統
切換データ入力手段１により、仮に、４入力４出力の系
統が選択されたとすると、ＤＳＰ８の外部メモリ７は、
以下のようにマッピングされる。

【００２４】 入力チャンネル＃１のメモリ領域：0〜(X/4)-1 …［１］ 入力チャンネル＃２のメモリ領域：X/4〜(2*X/4)-1 …［２］ 入力チャンネル＃３のメモリ領域：2*X/4〜(3*X/4)-1 …［３］ 入力チャンネル＃４のメモリ領域：3*X/4〜(4*X/4)-1 …［４］ つまり、入力チャンネル＃１の音響信号データは、ＤＳ
Ｐ８の外付けメモリ７の０番地に格納され、入力チャン
ネル＃２の音響信号データはＸ／４番地に格納され、入
力チャンネル＃３のデータは２＊Ｘ／４番地に格納さ
れ、入力チャンネル＃４のデータは３＊Ｘ／４番地に格
納される。このようにＤＳＰ８の外付けメモリのマッピ
ングが設定される。

【００２５】次に、外部メモリ７上に書き込まれた音響
信号データの読み出しについて説明する。出力チャンネ
ル＃１〜＃４の内の任意のチャンネルが、入力チャンネ
ル＃１に接続されているとすれば、外部メモリ７上の０
番地のデータをＤＳＰ上に読み込み、これを出力する。
これにより、入力チャンネル＃１→任意の出力チャンネ
ルの系統が得られる。同じように入力チャンネル＃２〜
＃４についても、マップ上のアドレス値を指定するだけ
で、任意の出力チャンネルを選択することができる。

【００２６】上記実施の形態によれば、図１に示すよう
に、任意の入力数ｎと出力数ｍの情報から、ＤＳＰ８の
外付けメモリ上で、系統別にメモリマップのマッピング
を行い、ＤＳＰ８の外付けメモリに対するデータの読み
書きのみで入力ｎ×出力ｍの任意の系統を作成すること
が可能となる。これにより、従来、ＤＳＰの内部で実行
されていたスイッチ切換やパッチの処理を削減できるの
で、ＤＳＰの処理ステップを削減でき、少ないＤＳＰの
処理ステップで系統切換装置を実現することができる。

【００２７】（第２の実施の形態）本発明の第２の実施
の形態では、第１の実施の形態において、さらに外部メ
モリから読み出すデジタル信号に任意の遅延時間を付加
できるように構成した。

【００２８】図２は、本発明の第２の実施の形態の系統
切換装置全体の構成を示すブロック図である。ここで、
図１と同一もしくは同等の手段には図１で使用した符号
と同一の符号を付した（以下の各実施の形態について同
じ）。第２の実施の形態の系統切換装置は、第１の実施
の形態の構成に、遅延時間データ入力手段９、遅延時間
アドレス値換算手段10、および遅延時間オフセット値加
算手段11を加えて構成した。

【００２９】遅延時間データ入力手段９は、各出力系統
別に設定したい遅延時間を入力する。遅延時間アドレス
値換算手段１０は、遅延時間データ入力手段９から入力
された遅延時間を外部メモリ７上の相対アドレス値に換
算する。遅延時間オフセット値加算手段１１は、換算さ
れたアドレス値を系統別読み出しアドレス値データテー
ブル３から得られた読み出しアドレス値に加算する。な
お、ここでは遅延時間オフセット値を加算する構成とし
たが、系統切換データ入力器１から入力された系統デー
タと各出力の遅延時間データとから直接、外部メモリ７
上の読み出しアドレス値を計算しても良い。これ以外の
部分の構成は前述した第１の実施の形態と同一である。

【００３０】次に、以上のように構成された第２の実施
の形態の動作について説明する。ＤＳＰ８の外部メモリ
７の容量がＸ[byte]であると仮定する。系統切換データ
入力手段１により、仮に、４入力４出力の系統が選択さ
れたとすると、ＤＳＰ８の外部メモリ７は、前述した式
［１］〜［４］に示したように、入力チャンネル＃１の
音響信号データはＤＳＰ８の外部メモリ７の０番地に格
納され、入力チャンネル＃２の音響信号データはＸ／４
番地に格納され、入力チャンネル＃３のデータはＤＳＰ
８の２＊Ｘ／４番地に格納され、入力チャンネル＃４の
データは３＊Ｘ／４番地に格納される。以上により、Ｄ
ＳＰ８の外部メモリ７のマッピングが設定される。

【００３１】次に、外部メモリ７上に書き込まれた音響
信号データの読み出しについて説明する。遅延時間デー
タ入力手段９から入力された遅延時間が０の場合、出力
チャンネル＃２を選択したときは、読み出しアドレス値
はＸ／４番地となる。この場合、前述した第１の実施の
形態と実質的には同じ読み出し動作となる。

【００３２】一方、遅延時間データ入力手段９から入力
された遅延時間が０よりも大きい場合、その遅延時間は
遅延時間アドレス換算手段10により外部メモリ７上の相
対アドレスに換算され、遅延時間オフセット値加算手段
11によりアドレス値Ｘ／４に加算される。例えば遅延時
間が100msの場合、サンプリング周波数が48kHzとする
と、100ms×48000Hz=4800となり、加算処理により外部
メモリ７上の（X/4＋4800）番地のデータをＤＳＰ８上
に読み込む。ここで、入力チャンネル＃２の音響信号デ
ータはアドレス値Ｘ／４に格納され、新しいサンプルが
格納される際にはそれ以前に格納されたサンプルの書き
込みアドレス値がインクリメントされるように処理され
ている（他の入力チャンネルについても同様）。したが
って、この外部メモリ７から読み込んだデータを任意の
出力チャンネルから出力すれば、入力チャンネル＃２か
ら入力された音響信号に対して所望の遅延時間が付加さ
れた音響信号を任意の出力チャンネルから出力すること
ができる。

【００３３】このように、第２の実施の形態では、ＤＳ
Ｐ８内の処理としては第１の実施の形態と同様、外部メ
モリ７に対するアクセス手段をｎ組設け、その書込み処
理と読み出し処理のみを実行するように構成している。
したがって、第１の実施の形態と同一のＤＳＰ内の処理
構成で各出力信号の遅延時間設定が可能となり、ＤＳＰ
の処理ステップ数を削減できる。

【００３４】（第３の実施の形態）本発明の第３の実施
の形態では、第１の実施の形態において、さらに任意の
出力チャンネルのミュート処理を可能にした。

【００３５】図３は、本発明の第３の実施の形態の系統
切換え装置全体の構成を示すブロック図である。第３の
実施の形態の系統切換装置は、第１の実施の形態の構成
に、ミュートチャンネル入力手段12、０データ読み出し
アドレス値設定手段13、０データ書き込みアドレス値設
定手段14を加えた構成とした。

【００３６】ミュートチャンネル入力手段12は、音響信
号出力をミュートしたいチャンネルを選択する。０デー
タ読み出しアドレス値設定手段13は、選択されたミュー
トチャンネルに対応して、外部メモリ７の空き領域に書
き込まれたミュート状態を表す０データを読み出すため
のアドレス値を設定し、系統別読み出しアドレス値デー
タテーブル３に格納する。０データ書き込みアドレス値
設定手段14は、外部メモリ７の空き領域にミュート状態
を表す０データを格納するためのアドレス値を設定す
る。これ以外の部分は前述した第１の実施の形態と同一
である。

【００３７】次に、以上のように構成された第３の実施
の形態の動作について説明する。まず、ミュート処理を
行わない場合、換言すればミュートチャンネル入力手段
12からミュートチャンネルを入力しない場合の処理は第
１の実施の形態と同一である。ただし、０データ書き込
みアドレス値設定手段14により、外部メモリ７の空き領
域にミュート状態を表す０データを書き込む。

【００３８】一方、ミュート処理を行う場合には、ミュ
ートチャンネル入力手段12からミュートチャンネルが入
力されると、０データ読み出しアドレス値設定手段13に
より、０データを読み出すためのアドレス値を設定し、
系統別読み出しアドレス値データテーブル３に格納す
る。そして、系統別読み出しアドレス値データテーブル
３から出力するアドレスを、０データ書き込みアドレス
値設定手段14により０データが書き込まれたアドレスに
する（例えば、外部メモリ７のアドレスを第１の実施の
形態と同様にマッピングした場合、ミュートしないとき
にはチャンネル＃１の出力はアドレス０から読み出され
るが、ミュートするときには、アドレス０に代えて０デ
ータ書き込みアドレス値設定手段14により０データが書
き込まれたアドレスにする）。この結果、ミュートチャ
ンネル入力手段12で選択された任意の出力チャンネルに
は外部メモリ７上の０データがＤＳＰ８上に読み込ま
れ、そのチャンネルがミュートされる。

【００３９】このように、本発明の第３の実施の形態で
は、任意の出力チャンネルのミュート処理を行う場合、
ＤＳＰ８の外部メモリ７からの読み出しアドレス値を変
えることで出力信号をミュートする構成のため、ＤＳＰ
内部でミュートのためのＤＳＰ処理を行う必要がなく、
ミュート処理分のＤＳＰ処理ステップ数を削減できる。

【００４０】（第４の実施の形態）本発明の第４の実施
の形態では、第１の実施の形態において、さらに外部メ
モリから読み出すデジタル信号に任意の遅延時間を付加
することかでき、かつ任意の出力チャンネルのミュート
処理を行えるようにした。

【００４１】図４は、本発明の第４の実施の形態の系統
切換装置全体の構成を示すブロック図である。第４の実
施の形態の系統切換装置は、第２の実施の形態の構成
に、ミュートチャンネル入力手段12、０データ読み出し
アドレス値設定手段13、０データ書込みアドレス値設定
手段14を加えた構成とした。つまり、第４の実施の形態
は第２の実施の形態と第３の実施の形態を組み合わせた
ものと言える。

【００４２】次に、以上のように構成された第４の実施
の形態の動作について説明する。まず、遅延時間設定も
ミュート処理も行わない場合、つまり遅延時間データ入
力手段９から入力された遅延時間が０であり、かつミュ
ートチャンネル入力手段12からミュートチャンネルの入
力がない場合には、第１の実施の形態と同じ系統切換処
理が行われる。そして、遅延時間データ入力手段９から
０より大きい遅延時間データが入力された場合のみ、第
２の実施の形態と同じ遅延処理が行われる。また、ミュ
ートチャンネル入力手段12から任意のチャンネルが入力
された場合には、第３の実施の形態と同じミュート処理
が行われる。

【００４３】このミュート処理は遅延処理に影響されな
い。その理由は、ミュート処理が設定されている出力に
関しては、遅延時間が加算されている音響信号データを
外部メモリ７からＤＳＰ８上に読み込むのではなく、０
データのみを読み込むため、遅延時間の設定処理を行い
ながらミュート出力チャンネルを設定できる構成となっ
ているからである。

【００４４】例えば、ミュート処理の後に遅延処理があ
る系統でミュート処理を行った場合、一般には遅延処理
で設定した時間分だけミュート処理が遅れる。一方、本
実施の形態の構成では、ミュート出力が設定されている
チャンネルは直接０データを読み込むため、遅延時間が
任意に設定されていても、ミュートチャンネル入力手段
12によりミュートされたタイミングで音響信号データも
即座にミュートできる。

【００４５】（第５の実施の形態）本発明の第５の実施
の形態は、第１の実施の形態を２入力４出力の系統に限
定したものである。

【００４６】図５は、本発明の第５の実施の形態の構成
を示すブロック図である。この図において、入力端子15
と入力端子16はそれぞれ第１のチャンネルの音響信号デ
ータと第２のチャンネルの音響信号データを入力する端
子である。これらの音響信号デースタは、第１の実施の
形態と同様にＤＳＰの外部メモリ７の所定のアドレスに
格納される。また、入力端子15から入力された音響信号
データは出力端子17と出力端子18から出力される。選択
手段21は入力端子15から入力され外部メモリ７に格納さ
れた音響信号データまたは入力端子16から入力され外部
メモリ７に格納された音響信号データの一方を選択し、
出力端子19へ供給する。選択手段22は入力端子15から入
力され外部メモリ７に格納された音響信号データまたは
入力端子16から入力され外部メモリ７に格納された音響
信号データの一方を選択し、出力端子20へ供給する。な
お、これらの選択手段はＤＳＰ内に設けられている。

【００４７】次に、以上のように構成された第５の実施
の形態の動作を説明する。まず、入力端子15、16から入
力された音響信号データを外部メモリ７に書き込む際の
マッピングは、第１の実施の形態において系統切換デー
タ入力手段１から入力される入力チャンネル数を２チャ
ンネルに限定したものとなり、その２チャンネルの書き
込みアドレス値データが系統別書き込みアドレス値デー
タテーブル手段２により検索され、書き込みアドレス値
設定手段４により外部メモリ７に与えられる。この結
果、２チャンネルの音響信号データが外部メモリ７にお
ける所定の書き込みアドレスに書き込まれる。そして、
外部メモリ７に書き込まれた音響信号データをＤＳＰ上
に読み込み、出力端子19、20から出力する際には、選択
手段21、22で選択する音響信号データの読み出しアドレ
ス値データが系統別読み出しアドレス値データテーブル
手段３により検索され、読み出しアドレス値設定手段５
により外部メモリ７に与えられる。この結果、選択手段
21、22で選択されたチャンネルの音響信号データが外部
メモリ７からＤＳＰ上に読み込まれ、出力端子19、20か
ら出力される。つまり、外部メモリ７の読み出しアドレ
ス値を切り換えることにより、出力端子19、20から出力
する音響信号データのチャンネルを切り換えることがで
きる。

【００４８】この系統切換装置はスピーカが接続される
チャンネルデバイダの系統切換部分に使用することが好
適である。出力端子に接続されるスピーカ構成により、
１入力２出力が２系統存在する２ＷＡＹ×２系統や、１
入力３出力と１入力１出力が同時に使用できる３ＷＡＹ
＋１系統、１入力４出力の４ＷＡＹの系統など、本系統
切換処理の出力に接続されるスピーカシステムに対して
適切な信号系統を設定できる。

【００４９】このように、本発明の第５の実施の形態に
よれば、２入力４出力の限定された系統において、２Ｗ
ＡＹ×２系統、３ＷＡＹ＋１系統、あるいは４ＷＡＹ系
統のスピーカシステムに接続される場合の適切な系統切
換を行うＤＳＰ処理数のステップ数を削減できる。

【００５０】（第６の実施の形態）本発明の第６の実施
の形態は、第２の実施の形態を２入力４出力の系統に限
定したものである。

【００５１】図６は、本発明の第６の実施の形態の構成
を示すブロック図である。この図に示すように、第６の
実施の形態では第５の実施の形態の構成に加え、各出力
端子17〜20から出力される音響信号データを外部メモリ
７から読み出す際にチャンネル毎に定められたオフセッ
トアドレスが読み出しアドレス値設定手段５が設定した
読み出しアドレス値に対して加算される。すなわち、出
力端子17から出力されるチャンネル１に関してはＣＨ１
オフセットアドレス値加算手段23、出力端子18から出力
されるチャンネル２に関してはＣＨ２オフセットアドレ
ス値加算手段24、出力端子19から出力されるチャンネル
３に関してはＣＨ３オフセットアドレス値加算手段25、
出力端子20から出力されるチャンネル４に関してはＣＨ
４オフセットアドレス値加算手段26の、それぞれの出力
が外部メモリ７の読み出しアドレス値に対して加算され
る。また、出力端子17、18から出力される音響データも
一旦外部メモリ７に書き込まれたものとした。それ以外
の部分は第５の実施の形態と同じである。

【００５２】次に、以上のように構成された第６の実施
の形態の動作について説明する。まず、入力端子15、16
から入力された音響信号データを外部メモリ７に書き込
む際のマッピングは、前述した第５の実施の形態と同じ
である。そして、外部メモリ７に書き込まれた音響信号
データをＤＳＰ上に読み込み、出力端子17〜20から出力
する際には、ＣＨ１〜ＣＨ４オフセットアドレス値加算
手段23〜26の出力が系統別読み出しアドレス値データテ
ーブル３から検索され、読み出しアドレス値書き込み手
段５で設定された読み出しアドレス値に加算される。こ
れによって、出力端子17〜20から出力される音響データ
信号に対してそれぞれのチャンネルに設定されたオフセ
ットアドレスに対応する遅延処理を行う。

【００５３】この系統切換装置はスピーカなどが接続さ
れるチャンネルデバイダの系統切換部分に使用すること
が好適である。出力端子に接続されるスピーカ構成によ
り、１入力２出力が２系統存在する２ＷＡＹ×２系統
や、１入力３出力と１入力１出力が同時に使用できる３
ＷＡＹ＋１系統、１入力４出力の４ＷＡＹの系統など、
本系統切換処理の出力に接続されるスピーカシステムに
対して適切な信号系統を設定できる。また、各出力チャ
ンネルに対して、遅延時間設定用のオフセットアドレス
値加算処理により、第５の実施の形態のＤＳＰ処理構成
のまま、遅延時間を設定することができる。

【００５４】このように、本発明の第６の実施の形態に
よれば、２入力４出力の限定された系統において、２Ｗ
ＡＹ×２系統、３ＷＡＹ＋１系統、あるいは４ＷＡＹ系
統のスピーカシステムに接続される場合の適切な系統切
換と遅延処理を行うＤＳＰ処理数のステップ数を削減で
きる。

【００５５】

【発明の効果】以上のように本発明では、デジタル信号
処理手段の外部記憶手段を用い、その書き込みアドレス
値および読み出しアドレス値の設定により複数系統のデ
ジタル信号入出力を切り換える構成としたので、外部記
憶手段への書き込みアドレス値と読み出しアドレス値を
設定するだけで、デジタル信号の入出力系統を自由に切
換えことができ、従来の方式と比較してデジタル信号処
理手段の処理ステップ数を削減することができるという
効果が得られる。

【００５６】また、各出力系統別の遅延時間データに応
じて読み出しアドレス値の設定値にオフセットを加算
し、任意の出力信号系統に対して自由に遅延時間を設定
可能に構成したので、外部記憶手段への書き込みアドレ
ス値と読み出しアドレス値を設定するだけで、デジタル
信号の入出力系統を自由に切換えことができ、さらに各
出力系統の遅延処理の追加をデジタル信号処理手段の処
理ステップの追加なしに実現することができるという効
果が得られる。

【００５７】さらに、ミュート用のデジタルデータをデ
ジタル信号処理手段の外部記憶手段の所定のアドレスへ
格納するし、かつミュートするように設定された出力系
統に対しては、ミュート用のデジタルデータを外部記憶
手段から読み出す構成としたので、外部記憶手段への書
き込みアドレス値と読み出しアドレス値を設定するだけ
で、デジタル信号の入出力系統を自由に切換えことがで
き、さらに各出力系統のミュート処理の追加をデジタル
信号処理手段の処理ステップの追加なしに実現すること
ができるという効果が得られる。

【図面の簡単な説明】

【図１】第１の実施の形態の構成を示すブロック図、

【図２】第２の実施の形態の構成を示すブロック図、

【図３】第３の実施の形態の構成を示すブロック図、

【図４】第４の実施の形態の構成を示すブロック図、

【図５】第５の実施の形態の構成を示すブロック図、

【図６】第６の実施の形態の構成を示すブロック図、

【図７】従来の入力切換部の構成例を示すブロック図、

【図８】従来の出力切換部の構成例を示すブロック図で
ある。

【符号の説明】

１ 系統切換データ入力手段 ２ 系統別書き込みアドレス値データテーブル ３ 系統別読み出しアドレス値データテーブル ４ 書き込みアドレス値設定手段 ５ 読み出しアドレス値設定手段 ６ 外部メモリ指定値読み込み手段 ７ 外部メモリ ８ ＤＳＰ ９ 遅延時間データ入力手段 10 遅延時間アドレス換算手段 11 遅延時間オフセット値加算手段 12 ミュートチャンネル入力手段 13 ０データ読み出しアドレス値設定手段 14 ０データ書き込みアドレス値設定手段 15、16 入力端子 17〜20 出力端子 21、22 選択手段 23〜26 オフセットアドレス加算手段

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数系統のデジタル信号の入出力を切り
   換えるデジタル信号の系統切換装置において、デジタル
   信号処理手段と、このデジタル信号処理手段の外部記憶
   手段と、前記デジタル信号の系統切換データを入力する
   手段と、前記デジタル信号の系統別に前記外部記憶手段
   への書き込みアドレス値を設定する複数の書き込みアド
   レス値設定手段と、前記デジタル信号の系統別に前記外
   部記憶手段からの読み出しアドレス値を設定する複数の
   読み出しアドレス値設定手段と、前記外部記憶手段から
   読み出されたデジタル信号データを前記デジタル信号処
   理手段へ読み込む複数の読み込み手段とを備え、入力さ
   れた系統切換データに応じて前記書き込みアドレス値お
   よび読み出しアドレス値を設定することにより、複数系
   統のデジタル信号入出力を切り換えることを特徴とする
   デジタル信号の系統切換装置。
2. 【請求項２】 デジタル信号処理手段を用いて複数系統
   のデジタル信号の入出力を切り換えるデジタル信号の系
   統切り換える際に、前記デジタル信号の系統切換データ
   を入力する手順と、前記デジタル信号の系統別に前記デ
   ジタル信号処理手段の外部記憶手段への書き込みアドレ
   ス値を設定し前記デジタル信号をそのアドレスに書き込
   む手順と、前記デジタル信号の系統別に前記外部記憶手
   段からの読み出しアドレス値を設定し、前記デジタル信
   号をそのアドレスから読み出して前記デジタル信号処理
   手段に読み込む手順とを実行し、入力された系統切換デ
   ータに応じて前記書き込みアドレス値および読み出しア
   ドレス値を設定することにより、複数系統のデジタル信
   号入出力を切り換えることを特徴とするデジタル信号の
   系統切換方法。
3. 【請求項３】 各出力系統別の遅延時間データに応じて
   前記読み出しアドレス値の設定値にオフセットを加算す
   る手段を備え、任意の出力信号系統に対して自由に遅延
   時間を設定可能にしたことを特徴とする請求項１記載の
   デジタル信号の系統切換装置。
4. 【請求項４】 各出力系統別の遅延時間データに応じて
   前記読み出しアドレス値の設定値にオフセットを加算す
   ることにより、任意の出力信号系統に対して自由に遅延
   時間を設定可能にしたことを特徴とする請求項２記載の
   デジタル信号の系統切換方法。
5. 【請求項５】 ミュートする出力系統を設定する手段
   と、ミュート用のデジタルデータを前記外部記憶手段の
   所定のアドレスへ格納する手段とを備え、ミュートする
   ように設定された出力系統に対しては前記読み出しアド
   レス値設定手段が前記所定のアドレスを設定することを
   特徴とする請求項１又は３記載のデジタル信号の系統切
   換装置。
6. 【請求項６】 ミュートする出力系統を設定する手順
   と、ミュート用のデジタルデータを前記外部記憶手段の
   所定のアドレスへ格納する手順とを備え、ミュートする
   ように設定された出力系統に対しては、前記ミュート用
   のデジタルデータを前記外部記憶手段から読み出すこと
   を特徴とする請求項２又は４記載のデジタル信号の系統
   切換方法。
7. 【請求項７】 第１、第２のデジタル信号を入力する第
   １、第２のデジタル信号入力手段と、前記第１、第２の
   デジタル信号がそれぞれ異なるアドレスに書き込まれる
   デジタル信号処理手段の外部記憶手段と、前記第１、第
   ２のデジタル信号入力手段から入力されたデジタル信号
   を出力する第１、第２のデジタル信号出力手段と、各々
   が前記外部記憶手段に書き込まれた前記第１、第２のデ
   ジタル信号の読み出し出力を選択する第１、第２の選択
   手段と、前記第１、第２の選択手段の出力を出力する第
   ３、第４のデジタル信号出力手段とを備え、前記外部記
   憶手段の読み出しアドレス値と前記選択手段とを連動し
   て切換えることで、デジタル信号出力系統の切換を行う
   ことを特徴とするデジタル信号の系統切換装置。
8. 【請求項８】 第１、第２のデジタル信号を入力する第
   １、第２のデジタル信号入力手段と、前記第１、第２の
   デジタル信号がそれぞれ異なるアドレスに書き込まれる
   デジタル信号処理手段の外部記憶手段と、第１〜第４の
   デジタル信号を出力する第１〜第４のデジタル信号出力
   手段と、前記外部記憶手段に書き込まれた前記第１、第
   ２のデタル信号を別系統のデジタル信号として読み出す
   際に系統別に読み出しアドレス値に第１〜第４のオフセ
   ットを加算する第１〜第４のオフセットアドレス加算手
   段と、各々が前記外部記憶手段に書き込まれた前記第
   １、第２のデジタル信号の読み出し出力を選択する第
   １、第２の選択手段と、前記第１、第２のオフセットア
   ドレス加算手段の出力を加算して前記外部記憶手段から
   読み出した前記第１のデジタル信号をそれぞれ前記第
   １、第２のデジタル信号出力手段から出力するととも
   に、前記第１、第２のオフセットアドレス加算手段の出
   力を加算して前記外部記憶手段から読み出した前記第１
   のデジタル信号または前記第２のデジタル信号を前記第
   １、第２の選択手段を経て前記第３、第４のデジタル信
   号出力手段から出力することを特徴とするデジタル信号
   の系統切換装置。