JPH06295257A - デジタル信号処理システム - Google Patents
デジタル信号処理システムInfo
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- JPH06295257A JPH06295257A JP5224225A JP22422593A JPH06295257A JP H06295257 A JPH06295257 A JP H06295257A JP 5224225 A JP5224225 A JP 5224225A JP 22422593 A JP22422593 A JP 22422593A JP H06295257 A JPH06295257 A JP H06295257A
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- Japan
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- digital signal
- memory devices
- signal processor
- memory device
- data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
Abstract
(57)【要約】
【目的】 １つの高速デジタル信号処理器の１サイクル
のシステムクロックでシステムクロックよりアクセス時
間が大きい多数のメモリ装置をパイプライン方式の時分
割によりメモリ情報を効率的にアクセスできるデジタル
信号処理システムを提供する。 【構成】 高速のデジタル信号処理器１からのアドレス
信号を１×５デマルチプレクサ２を通じて並列接続され
る第１ないし第５メモリ装置３Ａ〜３Ｅに印加し、各メ
モリ装置から読取ったデータを５×１マルチプレクサ４
を通じて各メモリ装置に対応した多数のレジスタ５に貯
蔵させた後、これをデジタル信号処理器１へ供給する。
のシステムクロックでシステムクロックよりアクセス時
間が大きい多数のメモリ装置をパイプライン方式の時分
割によりメモリ情報を効率的にアクセスできるデジタル
信号処理システムを提供する。 【構成】 高速のデジタル信号処理器１からのアドレス
信号を１×５デマルチプレクサ２を通じて並列接続され
る第１ないし第５メモリ装置３Ａ〜３Ｅに印加し、各メ
モリ装置から読取ったデータを５×１マルチプレクサ４
を通じて各メモリ装置に対応した多数のレジスタ５に貯
蔵させた後、これをデジタル信号処理器１へ供給する。
Description
【０００１】
【産業上の利用分野】本発明はデジタル信号処理システ
ム（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉ
ｎｇ ｓｙｓｔｅｍ、以下“ＤＳＰ”という）に関し、
特に、単一の高速ＤＳＰの１サイクルのシステムクロッ
クによるシステム速度より遅延時間が大きいメモリ装置
をパイプライン方式の時間分割動作によりメモリ情報を
効率的にアクセスするようにして高速性が改善されたデ
ジタル信号処理システムに関するものである。
ム（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉ
ｎｇ ｓｙｓｔｅｍ、以下“ＤＳＰ”という）に関し、
特に、単一の高速ＤＳＰの１サイクルのシステムクロッ
クによるシステム速度より遅延時間が大きいメモリ装置
をパイプライン方式の時間分割動作によりメモリ情報を
効率的にアクセスするようにして高速性が改善されたデ
ジタル信号処理システムに関するものである。
【０００２】
【従来の技術】アナログシステムの信号の流れをデジタ
ル的に処理するために使用される信号処理システムは、
デジタル量の足算、掛け算等の演算と予め決まった係数
値の貯蔵のためのメモリ装置などを含む。適切な係数値
とデジタル変換された入力信号との掛け算あるいは結果
値の足算などにより所定のシステムの処理結果を得られ
るため、通常はメモリ装置を演算装置とが備えられた汎
用のデジタル信号処理システムが提供されている。しか
しながら、演算装置の信号遅延よりもメモリ装置内のデ
ータ値をアクセスする遅延時間が比較的大きいため、常
に全体の遂行速度が制限を受けるようになる。
ル的に処理するために使用される信号処理システムは、
デジタル量の足算、掛け算等の演算と予め決まった係数
値の貯蔵のためのメモリ装置などを含む。適切な係数値
とデジタル変換された入力信号との掛け算あるいは結果
値の足算などにより所定のシステムの処理結果を得られ
るため、通常はメモリ装置を演算装置とが備えられた汎
用のデジタル信号処理システムが提供されている。しか
しながら、演算装置の信号遅延よりもメモリ装置内のデ
ータ値をアクセスする遅延時間が比較的大きいため、常
に全体の遂行速度が制限を受けるようになる。
【０００３】通常、従来のＤＳＰシステムは、１つのＤ
ＳＰに１つのメモリ装置のみを用いる構造に構成されて
おり、したがって、備えられたメモリ装置のデータアク
セスの遅延時間を基準にしてＤＳＰのシステムクロック
が設定されるため、メモリ装置のデータアクセスの遅延
時間より周期が長いシステムクロックが用いられる。
ＳＰに１つのメモリ装置のみを用いる構造に構成されて
おり、したがって、備えられたメモリ装置のデータアク
セスの遅延時間を基準にしてＤＳＰのシステムクロック
が設定されるため、メモリ装置のデータアクセスの遅延
時間より周期が長いシステムクロックが用いられる。
【０００４】
【発明が解決しようとする課題】しかしながら、ＤＳＰ
を用いて具備される信号処理システムにおいては、膨大
な量の演算を実時間処理しなければならないので、遅延
時間が大きいメモリ装置の影響で実時間処理用ＤＳＰの
具現が難しく、制限を受けるようになり、複数のＤＳＰ
を並列に結合する方式を採用するなどの不都合なところ
があった。
を用いて具備される信号処理システムにおいては、膨大
な量の演算を実時間処理しなければならないので、遅延
時間が大きいメモリ装置の影響で実時間処理用ＤＳＰの
具現が難しく、制限を受けるようになり、複数のＤＳＰ
を並列に結合する方式を採用するなどの不都合なところ
があった。
【０００５】したがって、本発明の目的は、所定の遅延
時間を有する既存のメモリ装置を用いながら、従来より
早く信号処理できるＤＳＰシステムを提供することであ
る。
時間を有する既存のメモリ装置を用いながら、従来より
早く信号処理できるＤＳＰシステムを提供することであ
る。
【０００６】さらに、本発明の他の目的は、遅延時間が
大きい多数のメモリ装置を１つの高速のＤＳＰと並列処
理的に接続し、パイプライン方式の時分割で多数のメモ
リ装置を効率的にアクセスできる高速ＤＳＰシステムを
提供することである。
大きい多数のメモリ装置を１つの高速のＤＳＰと並列処
理的に接続し、パイプライン方式の時分割で多数のメモ
リ装置を効率的にアクセスできる高速ＤＳＰシステムを
提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明のデジタル信号処理システムは、高速の演算機能
を有し、システムクロックに応じてアドレス信号を発生
するデジタル信号処理器と、デジタル信号処理器に並列
接続され、アドレス信号に応答して該当するアドレスに
あるデータを出力する、デジタル信号処理器より相対的
に遅い処理速度を有する多数のメモリ装置と、多数のメ
モリ装置それぞれに応答して各メモリ装置からアクセス
されたデータを一次的に貯蔵し、順次デジタル信号処理
器にデータを供給するための多数のレジスタとで構成さ
れる。
本発明のデジタル信号処理システムは、高速の演算機能
を有し、システムクロックに応じてアドレス信号を発生
するデジタル信号処理器と、デジタル信号処理器に並列
接続され、アドレス信号に応答して該当するアドレスに
あるデータを出力する、デジタル信号処理器より相対的
に遅い処理速度を有する多数のメモリ装置と、多数のメ
モリ装置それぞれに応答して各メモリ装置からアクセス
されたデータを一次的に貯蔵し、順次デジタル信号処理
器にデータを供給するための多数のレジスタとで構成さ
れる。
【０００８】さらに、本発明のデジタル信号処理システ
ムは、デジタル信号処理器から供給されるアドレス信号
を順次各メモリ装置に分配させるためのデマルチプレク
サと、各メモリ装置から供給される出力データを対応す
る各レジスタに選択的に出力するためのマルチプレクサ
とをさらに含む。
ムは、デジタル信号処理器から供給されるアドレス信号
を順次各メモリ装置に分配させるためのデマルチプレク
サと、各メモリ装置から供給される出力データを対応す
る各レジスタに選択的に出力するためのマルチプレクサ
とをさらに含む。
【０００９】
【作用】本発明においては、デジタル信号処理器、デマ
ルチプレクサおよびマルチプレクサがシステムクロック
に同期して動作することにより、多数のメモリ装置を時
分割方式で効率的にアクセス可能になる。この結果、遅
延時間が大きいメモリアクセスタイムにより制限された
システム性能が大きく改善される。
ルチプレクサおよびマルチプレクサがシステムクロック
に同期して動作することにより、多数のメモリ装置を時
分割方式で効率的にアクセス可能になる。この結果、遅
延時間が大きいメモリアクセスタイムにより制限された
システム性能が大きく改善される。
【００１０】
【実施例】以下、本発明の好ましい実施例を添付図面に
基づいて詳細に説明する。
基づいて詳細に説明する。
【００１１】図１は本発明の実施例に従うデジタル信号
処理システムを示すブロック図であり、図２は図１の回
路動作タイミング図である。
処理システムを示すブロック図であり、図２は図１の回
路動作タイミング図である。
【００１２】図１に示すように、高速の演算機能を有
し、システムクロックＳＣＫに応じてアドレス信号１
Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、…を発生するデジタル信
号処理器１を備えている。
し、システムクロックＳＣＫに応じてアドレス信号１
Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、…を発生するデジタル信
号処理器１を備えている。
【００１３】デジタル信号処理器１のアドレス信号１
Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、…は１×５デマルチプレ
クサ（Ｄｅｍｕｌｔｉｐｌｅｘｅｒ）２を通じて並列接
続される５つの第１ないし第５メモリ装置３Ａ〜３Ｅか
らなるメモリブロック３に順次分配される。
Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、…は１×５デマルチプレ
クサ（Ｄｅｍｕｌｔｉｐｌｅｘｅｒ）２を通じて並列接
続される５つの第１ないし第５メモリ装置３Ａ〜３Ｅか
らなるメモリブロック３に順次分配される。
【００１４】この場合、各メモリ装置はデジタル信号処
理器１より相対的に遅い処理速度を有しているブロック
である。
理器１より相対的に遅い処理速度を有しているブロック
である。
【００１５】各メモリ装置３Ａ〜３Ｅは各アドレス信号
１Ａ、１Ｂ、１Ｃ、…に応答して各メモリ装置のアドレ
スに該当するデータＤ１、Ｄ２、Ｄ３、…を出力する。
１Ａ、１Ｂ、１Ｃ、…に応答して各メモリ装置のアドレ
スに該当するデータＤ１、Ｄ２、Ｄ３、…を出力する。
【００１６】このデータは５×１マルチプレクサ４を通
じてメモリ装置３Ａ〜３Ｅに応答して同一数で構成され
る５つの第１ないし第５レジスタ５Ａ〜５Ｅに選択的に
それぞれ出力される。
じてメモリ装置３Ａ〜３Ｅに応答して同一数で構成され
る５つの第１ないし第５レジスタ５Ａ〜５Ｅに選択的に
それぞれ出力される。
【００１７】ここで、第１ないし第５デジタル５Ａ〜５
Ｅに一時的に貯蔵されるデータはラインを通じてデジタ
ル信号処理器１に供給されて演算処理される。
Ｅに一時的に貯蔵されるデータはラインを通じてデジタ
ル信号処理器１に供給されて演算処理される。
【００１８】以下に、図２のタイミング図を参考にして
より詳しく説明する。図２には、多数個のメモリ装置が
並列に構成されており、この実施例においては、５つの
メモリ装置が構成されたことを例にしている。ここで、
並列に接続するメモリ装置の個数は、用いる１つのメモ
リ装置のデータアクセスの遅延時間を、用いるＤＳＰの
システムクロック時間に分けた値により決まる。すなわ
ち、常に求めるＤＳＰ装置の処理速度が限定されている
とき、これより長いメモリアクセス時間の遅延量をメモ
リ個数に分けて動作されることでメモリ個数が決まる。
その理由は、以下の作用説明から明らかになる。
より詳しく説明する。図２には、多数個のメモリ装置が
並列に構成されており、この実施例においては、５つの
メモリ装置が構成されたことを例にしている。ここで、
並列に接続するメモリ装置の個数は、用いる１つのメモ
リ装置のデータアクセスの遅延時間を、用いるＤＳＰの
システムクロック時間に分けた値により決まる。すなわ
ち、常に求めるＤＳＰ装置の処理速度が限定されている
とき、これより長いメモリアクセス時間の遅延量をメモ
リ個数に分けて動作されることでメモリ個数が決まる。
その理由は、以下の作用説明から明らかになる。
【００１９】したがって、本例は１００ｎｓのアクセス
遅延時間を有するメモリと、２０ｎｓの処理速度を有す
るＤＳＰとを用いてＤＳＰシステムを具現する場合に５
つのメモリ装置が設けられることを意味している。
遅延時間を有するメモリと、２０ｎｓの処理速度を有す
るＤＳＰとを用いてＤＳＰシステムを具現する場合に５
つのメモリ装置が設けられることを意味している。
【００２０】メモリのないその他の必要な回路ブロック
を有するデジタル信号処理器１においては、２０ｎｓの
システムクロックＳＣＫに応じてアドレス値が連続して
出ている。システムクロックＳＣＫは図２のＡに示され
ている。
を有するデジタル信号処理器１においては、２０ｎｓの
システムクロックＳＣＫに応じてアドレス値が連続して
出ている。システムクロックＳＣＫは図２のＡに示され
ている。
【００２１】図２のタイミング図において、１番目のシ
ステムクロックのうち有効なアドレスは第１メモリ装置
３Ａのアドレス値１Ａであり、次いで２番目のシステム
クロックのうち有効なアドレスは第２メモリ装置３Ｂの
アドレス値１Ｂである。アドレスはシステムクロックに
応じて続けて出力される。図２のＢ〜Ｆは、第１メモリ
装置３Ａから第５メモリ装置３Ｅまでのメモリ装置３Ａ
〜３Ｅに連続してアドレスがアクセスされることを示し
ている。
ステムクロックのうち有効なアドレスは第１メモリ装置
３Ａのアドレス値１Ａであり、次いで２番目のシステム
クロックのうち有効なアドレスは第２メモリ装置３Ｂの
アドレス値１Ｂである。アドレスはシステムクロックに
応じて続けて出力される。図２のＢ〜Ｆは、第１メモリ
装置３Ａから第５メモリ装置３Ｅまでのメモリ装置３Ａ
〜３Ｅに連続してアドレスがアクセスされることを示し
ている。
【００２２】デジタル信号処理器１のアドレス値は１×
５デマルチプレクサ２を経て順番に出力されるよう、す
なわち重ねて出力されないようにして必ず第１メモリ装
置３Ａがアクセスされる。しかし、第１メモリ装置３Ａ
にアドレスが指定されたが１００ｎｓの後にデータが出
力される。それにもかかわらず１００ｎｓ以内に第２メ
モリ装置３Ｂ、第３メモリ装置３Ｃ、…の各メモリ装置
はデータをアクセスするようアドレス値を受入れる。
５デマルチプレクサ２を経て順番に出力されるよう、す
なわち重ねて出力されないようにして必ず第１メモリ装
置３Ａがアクセスされる。しかし、第１メモリ装置３Ａ
にアドレスが指定されたが１００ｎｓの後にデータが出
力される。それにもかかわらず１００ｎｓ以内に第２メ
モリ装置３Ｂ、第３メモリ装置３Ｃ、…の各メモリ装置
はデータをアクセスするようアドレス値を受入れる。
【００２３】５つのメモリ装置３Ａ〜３Ｅにおいて、第
５メモリ装置３Ｅがアクセスされた後、すなわち、１０
０ｎｓの後に始めて第１メモリ装置３Ａのデータが５×
１マルチプレクサ４を経て第１レジスタ５Ａに貯蔵され
る。ところが、第１メモリ装置３Ａのアクセスの後、２
０ｎｓ後に他のメモリ装置である第２メモリ装置３Ｂが
アクセスされたので、第１メモリ装置３Ａのデータが出
力されてから２０ｎｓの後に第２メモリ装置３Ｂのデー
タが出力される。したがって、レジスタ５には、２０ｎ
ｓごとメモリ装置からデータが順に入り貯蔵される。デ
ータを順序通りに選択して出力するマルチプレクサ４
は、スイッチングタイムがシステムクロックＳＣＫと同
様であり、これはなおデマルチプレクサ２とも同様であ
る。
５メモリ装置３Ｅがアクセスされた後、すなわち、１０
０ｎｓの後に始めて第１メモリ装置３Ａのデータが５×
１マルチプレクサ４を経て第１レジスタ５Ａに貯蔵され
る。ところが、第１メモリ装置３Ａのアクセスの後、２
０ｎｓ後に他のメモリ装置である第２メモリ装置３Ｂが
アクセスされたので、第１メモリ装置３Ａのデータが出
力されてから２０ｎｓの後に第２メモリ装置３Ｂのデー
タが出力される。したがって、レジスタ５には、２０ｎ
ｓごとメモリ装置からデータが順に入り貯蔵される。デ
ータを順序通りに選択して出力するマルチプレクサ４
は、スイッチングタイムがシステムクロックＳＣＫと同
様であり、これはなおデマルチプレクサ２とも同様であ
る。
【００２４】レジタル５に貯蔵されている５つのデータ
はメモリのないデジタル信号処理器１に入力されて処理
される。
はメモリのないデジタル信号処理器１に入力されて処理
される。
【００２５】５つのデータＤ１〜Ｄ５のアクセスの後、
次いでアドレス１′Ａ、１′Ｂ、…が指定されるため、
続けてデータＤ′１、Ｄ′２、…が得られる。図２のＧ
〜ＫはＴ１の時間から始めて２０ｎｓごとデータが出力
されることを示すタイミング図である。
次いでアドレス１′Ａ、１′Ｂ、…が指定されるため、
続けてデータＤ′１、Ｄ′２、…が得られる。図２のＧ
〜ＫはＴ１の時間から始めて２０ｎｓごとデータが出力
されることを示すタイミング図である。
【００２６】高速のメモリ装置が得られるとメモリ装置
の個数はこれより減少するが、効果は同一である。
の個数はこれより減少するが、効果は同一である。
【００２７】本発明においては、ＤＳＰに比べて相対的
に遅いメモリ装置を用いることができ、ＤＳＰ装置のシ
ステムクロック周期をα時間、メモリアクセス時間をβ
時間であるとするとき、第１アドレス値はα時間に有効
であり、第２アドレス値は２α、第３アドレス値は３
α、および第４アドレス値は４α時間にそれぞれ有効に
なる。そして、それぞれのアドレスに従うメモリ情報の
有効な時間は、第１データが１つのメモリ装置の遅延時
間であるβ時間、第２データはα＋β時間、第３データ
は２α＋β時間、第４データは３α＋β時間の後に有効
であるので、１つのシステムクロックであるα時間内で
これより遅延時間がずっと大きいβ時間でメモリ装置を
アクセスできることがわかる。
に遅いメモリ装置を用いることができ、ＤＳＰ装置のシ
ステムクロック周期をα時間、メモリアクセス時間をβ
時間であるとするとき、第１アドレス値はα時間に有効
であり、第２アドレス値は２α、第３アドレス値は３
α、および第４アドレス値は４α時間にそれぞれ有効に
なる。そして、それぞれのアドレスに従うメモリ情報の
有効な時間は、第１データが１つのメモリ装置の遅延時
間であるβ時間、第２データはα＋β時間、第３データ
は２α＋β時間、第４データは３α＋β時間の後に有効
であるので、１つのシステムクロックであるα時間内で
これより遅延時間がずっと大きいβ時間でメモリ装置を
アクセスできることがわかる。
【００２８】
【発明の効果】以上のように、本発明の実施例を通じた
動作からわかるように、１つのＤＳＰに適正個数のメモ
リ装置を並列に用いることにより、１サイクルのシステ
ムクロックでメモリ情報をアクセスでき、その結果、Ｄ
ＳＰシステムの中でアクセス時間が遅いメモリ装置の効
率的使用を可能にして、メモリアクセス時間が遅いにも
かかわらず速いデジタル信号処理システムの具現が可能
となる。
動作からわかるように、１つのＤＳＰに適正個数のメモ
リ装置を並列に用いることにより、１サイクルのシステ
ムクロックでメモリ情報をアクセスでき、その結果、Ｄ
ＳＰシステムの中でアクセス時間が遅いメモリ装置の効
率的使用を可能にして、メモリアクセス時間が遅いにも
かかわらず速いデジタル信号処理システムの具現が可能
となる。
【００２９】さらに、本発明の係る長所は、短い時間に
多くの情報量を処理し、メモリの使用を集中的に用いる
ＤＳＰシステムにおいて特に有効に用いられる。
多くの情報量を処理し、メモリの使用を集中的に用いる
ＤＳＰシステムにおいて特に有効に用いられる。
【図１】本発明の実施例に従うデジタル信号処理システ
ムを示すブロック図である。
ムを示すブロック図である。
【図２】図１の回路動作を示すタイミング図である。
１ デジタル信号処理器 ２ １×５デマルチプレクサ ３Ａ〜３Ｅ 第１ないし第５メモリ装置 ４ ５×１マルチプレクサ ５ レジスタ
Claims (4)
- 【請求項１】 高速の演算機能を有し、システムクロッ
クに応じてアドレス信号を発生するデジタル信号処理器
と、 前記デジタル信号処理器に並列接続され、前記アドレス
信号に応答して該当するアドレスにあるデータを出力す
る、前記デジタル信号処理器より相対的に遅い処理速度
を有する多数のメモリ装置と、 前記多数のメモリ装置それぞれに応答して各メモリ装置
からアクセスされたデータを一時的に貯蔵し、順次前記
デジタル信号処理器にデータを供給するための多数のレ
ジスタとで構成されることを特徴とするデジタル信号処
理システム。 - 【請求項２】 前記デジタル信号処理器から供給される
前記アドレス信号を順次前記各メモリ装置に分配させる
ためのデマルチプレクサと、 前記各メモリ装置から供給される前記出力データを前記
対応する各レジスタに選択的に出力するためのマルチプ
レクサとをさらに含むことを特徴とする請求項１記載の
デジタル信号処理システム。 - 【請求項３】 前記デマルチプレクサと前記マルチプ
レクサとは、前記システムクロックに同期して動作する
ことを特徴とする請求項２記載のデジタル信号処理シス
テム。 - 【請求項４】 前記デジタル信号処理器に並列接続され
るメモリ装置の数は前記各メモリ装置のデータアクセス
時間を前記デジタル信号処理器のシステムクロック時間
に分けた値に応じて決まることを特徴とする、請求項１
記載のデジタル信号処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920017211A KR940009733B1 (ko) | 1992-09-21 | 1992-09-21 | 디지탈 신호 처리장치 |
| KR92P17211 | 1992-09-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295257A true JPH06295257A (ja) | 1994-10-21 |
Family
ID=19339885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5224225A Pending JPH06295257A (ja) | 1992-09-21 | 1993-09-09 | デジタル信号処理システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5544351A (ja) |
| EP (1) | EP0589662B1 (ja) |
| JP (1) | JPH06295257A (ja) |
| KR (1) | KR940009733B1 (ja) |
| DE (1) | DE69330587T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440901A (en) * | 1992-12-01 | 1995-08-15 | Nagata Seiki Kabushiki Kaisha | Picker device of hosiery knitting machine |
| JPH08249179A (ja) * | 1995-02-10 | 1996-09-27 | Townsend & Townsend & Crew | 集積回路においてデータをパイプライン化する方法及び装置 |
Families Citing this family (11)
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|---|---|---|---|---|
| US5751999A (en) * | 1994-06-23 | 1998-05-12 | Matsushita Electric Industrial Co., Ltd. | Processor and data memory for outputting and receiving data on different buses for storage in the same location |
| US5659695A (en) * | 1995-06-02 | 1997-08-19 | Motorola, Inc. | Method and apparatus utilizing simultaneous memory reads for increasing memory access bandwidth in a digital signal processor |
| US5826092A (en) * | 1995-09-15 | 1998-10-20 | Gateway 2000, Inc. | Method and apparatus for performance optimization in power-managed computer systems |
| US5787454A (en) * | 1995-12-27 | 1998-07-28 | Intel Corporation | Recorder buffer with interleaving mechanism for accessing a multi-parted circular memory array |
| FR2748595B1 (fr) * | 1996-05-10 | 1998-07-10 | Sgs Thomson Microelectronics | Memoire a acces parallele |
| US5951659A (en) * | 1997-04-07 | 1999-09-14 | Ncr Corporation | Communications-oriented computer system backplane including a PCI input/output bus for transmission of address, data, and control information, and a time-domain multiplexed signal bus (TDMSB) for transmission of high-speed digitized signal information |
| US6247101B1 (en) | 1998-07-01 | 2001-06-12 | Lsi Logic Corporation | Tagged access synchronous bus architecture |
| TW587374B (en) * | 2003-06-03 | 2004-05-11 | Acer Labs Inc | Method and related apparatus for generating high frequency signals by a plurality of low frequency signals with multiple phases |
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| KR20180002939A (ko) * | 2016-06-29 | 2018-01-09 | 삼성전자주식회사 | 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈 |
Family Cites Families (3)
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| KR940009733B1 (ko) | 1994-10-17 |
| DE69330587D1 (de) | 2001-09-20 |
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| EP0589662B1 (en) | 2001-08-16 |
| EP0589662A2 (en) | 1994-03-30 |
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|---|---|---|---|
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